KR20210006614A - 소스 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20210006614A
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송준호
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Abstract

소스 드라이버가 제공된다. 본 발명의 몇몇 실시 예에 따른 소스 드라이버는, 이미지 데이터 및 활성화 신호를 수신하고, 이미지 데이터에 기초하여 타겟 전압을 결정하고, 각각이 서로 다른 감마 전압을 전달하는 복수의 감마 라인 중 타겟 전압을 생성하기 위한 적어도 하나의 감마 라인을 선택하는 디코더 및 선택된 감마 라인과 접속하는 복수의 입력 단자를 포함하고, 선택된 감마 라인으로부터 획득한 감마 전압에 기초하여 출력 전압을 생성하는 버퍼 회로를 포함하되, 디코더는, 활성화 신호에 기초하여 버퍼 회로의 슬루(slew) 구간에 복수의 입력 단자에 접속되는 감마 라인 그룹을 선택할 수 있다.

Description

소스 드라이버 및 이를 포함하는 디스플레이 장치{SOURCE DRIVER AND DISPLAY DEVICE INCLUDING THEREOF}
본 발명은 소스 드라이버 및 디스플레이 장치에 관한 것으로, 더욱 상세하게는 버퍼 회로의 슬루(slew)구간에 버퍼 회로의 입력 단자로 인가되는 감마 전압을 가변적으로 선택하는 소스 드라이버 및 이를 포함하는 디스플레이 장치에 관한 것이다.
TV, 랩톱 컴퓨터, 모니터 및 모바일 기기 등과 같은 영상을 표시하는 전자 장치에 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device), 유기발광 표시 장치(OLED, Organic Light Emitting Device) 등이 있다. 디스플레이 장치는 복수의 픽셀을 갖는 디스플레이 패널과, 복수의 픽셀에 전기 신호를 인가하기 위한 디스플레이 드라이버를 포함할 수 있으며, 디스플레이 드라이버가 복수의 픽셀에 제공하는 전기 신호에 의해 영상이 구현될 수 있다. 최근 들어 디스플레이 장치의 해상도와 슬루 레이트(slew rate) 등의 성능을 개선하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 동작 특성이 향상된 소스 드라이버를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는, 동작 특성이 향상된 디스플레이 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 소스 드라이버는, 이미지 데이터 및 활성화 신호를 수신하고, 이미지 데이터에 기초하여 타겟 전압을 결정하고, 각각이 서로 다른 감마 전압을 전달하는 복수의 감마 라인 중 타겟 전압을 생성하기 위한 적어도 하나의 감마 라인을 선택하는 디코더 및 선택된 감마 라인과 접속하는 복수의 입력 단자를 포함하고, 선택된 감마 라인으로부터 획득한 감마 전압에 기초하여 출력 전압을 생성하는 버퍼 회로를 포함하되, 디코더는, 활성화 신호에 기초하여 버퍼 회로의 슬루(slew) 구간에 복수의 입력 단자에 접속되는 감마 라인 그룹을 선택할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 소스 드라이버는, 이미지 데이터 및 활성화 신호를 수신하고, 이미지 데이터에 기초하여 타겟 전압을 결정하고, 다른 레벨을 갖는 복수의 감마 전압을 수신하고, 활성화 신호 및 타겟 전압에 기초하여 출력되는 감마 전압을 선택하는 디코더 및 선택된 감마 전압이 인가되는 복수의 입력 단자를 포함하고, 인가되는 감마 전압에 기초하여 출력 전압을 생성하는 버퍼 회로를 포함하되, 디코더는, 버퍼 회로의 슬루(slew) 시작 시점부터 출력 전압이 기준 전압에 도달하는 시점까지의 제1 구간에, 복수의 감마 전압 중 인접하는 레벨을 갖는 복수의 감마 전압을 포함하는 제1 전압 그룹을 선택하고, 출력 전압이 기준 전압에 도달하는 시점부터 출력 전압이 타겟 전압에 도달하는 시점까지의 제2 구간에, 복수의 감마 전압 중 타겟 전압을 생성하는 적어도 하나의 감마 전압을 포함하는 제2 전압 그룹을 선택할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 디스플레이 장치는, 복수의 픽셀들을 포함하고, 복수의 픽셀들을 통해 이미지를 디스플레이하는 디스플레이 패널, 각각이 서로 다른 감마 전압을 전달하는 복수의 감마 라인들에 연결되고, 복수의 소스 라인들을 통해 복수의 픽셀들로 계조 전압을 출력하는 소스 드라이버 및 소스 드라이버의 동작을 제어하는 제어 신호를 출력하는 타이밍 컨트롤러를 포함하되, 소스 드라이버는, 타이밍 컨트롤러로부터 이미지 데이터 및 활성화 신호를 수신하고, 이미지 데이터에 기초하여 타겟 전압을 결정하고, 감마 라인들 중 타겟 전압을 생성하기 위한 적어도 하나의 감마 라인을 선택하는 디코더 및 선택된 감마 라인과 접속하는 복수의 입력 단자를 포함하고, 선택된 감마 라인으로부터 획득한 감마 전압에 기초하여 계조 전압을 생성하는 버퍼 회로를 포함하되, 디코더는, 활성화 신호에 기초하여 버퍼 회로의 슬루(slew) 구간에 복수의 입력 단자에 접속되는 감마 라인 그룹을 선택할 수 있다.
도 1은 본 발명의 몇몇 실시 예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 도 1의 데이터 구동 회로를 개략적으로 도시한 블록도이다.
도 3은 도 2의 버퍼 회로를 설명하기 위한 도면이다.
도 4a 및 도 4b는 버퍼 회로의 입력이 복수로 구현되는 경우 감마 라인의 저항으로 인한 문제점을 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로를 설명하기 위한 도면이다.
도 6은 도 5의 디코더의 구성을 나타내는 도면이다.
도 7은 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 8a 및 도 8b는 본 발명의 몇몇 실시 예에 따라 슬루(slew) 구간에 선택되는 감마 라인을 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시 예에 따라 타겟 감마 전압의 범위에 따라 구분되는 영역을 설명하기 위한 도면이다.
도 10은 도 9의 Full DEC 영역에 해당하는 타겟 감마 전압의 경우, 슬루 구간에서 선택되는 감마 라인을 설명하기 위한 도면이다.
도 11은 도 9의 Half DEC 영역에 해당하는 타겟 감마 전압의 경우, 슬루 구간에서 선택되는 감마 라인을 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시 예에 따라 4개의 입력 전압을 수신하는 버퍼 회로를 포함하는 데이터 구동 회로를 설명하기 위한 도면이다.
도 13a 내지 도 13c는 도 12의 데이터 구동회로에서 슬루 구간에 선택되는 감마 라인을 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시 예에 따라, 입력 클록 신호에 기초한 활성화 신호를 수신하는 데이터 구동 회로를 설명하기 위한 도면이다.
도 15는 도 14의 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 몇몇 실시 예에 따라, 출력 제어부를 포함하는 데이터 구동 회로를 설명하기 위한 도면이다.
도 17은 도 16의 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 몇몇 실시 예에 따라, 슬루 검출부를 포함하는 데이터 구동 회로를 설명하기 위한 도면이다.
도 19는 도 18의 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 1은 본 발명의 몇몇 실시 예에 따른 디스플레이 장치를 나타내는 블록도이다. 도 2는 도 1의 데이터 구동 회로를 개략적으로 도시한 블록도이고, 도 3은 도 2의 버퍼 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시 예에 따른 디스플레이 장치(10)는 디스플레이 패널(100), 데이터 구동 회로(200), 게이트 구동 회로(300), 타이밍 컨트롤러(400) 및 메모리(500)를 포함할 수 있다.
디스플레이 패널(100)에는 다수의 데이터 라인(290) 및 다수의 게이트 라인들(310)이 교차되고, 이 교차 영역마다 픽셀들(P)이 매트릭스 형태로 배치된다. 디스플레이 패널(100)은 TFT-LCD, PDP, LED 디스플레이 또는 OLED와 같은 평판 디스플레이 패널 일 수 있으나, 이에 한정되는 것은 아니다.
각 픽셀(P)은 데이터 라인들(290) 중 어느 하나에, 그리고 게이트 라인들(310) 중 어느 하나에 접속된다. 각 픽셀(P)은 게이트 라인(310)을 통해 입력되는 게이트 펄스에 응답하여, 데이터 라인(290)과 전기적으로 연결되어 데이터 라인(290)으로부터 데이터전압을 입력받을 수 있다. 디스플레이 패널(100)의 디스플레이 동작은 타이밍 컨트롤러(400)의 제어에 따른 데이터 구동 회로(200)와 게이트 구동 회로(300)의 일 동작으로 이루어질 수 있다.
데이터 구동 회로(200)는 디스플레이 동작 시 타이밍 컨트롤러(400)로부터 인가되는 데이터 타이밍 제어신호(DDC)에 따라 디지털 비디오 데이터(RGB)를 화상 표시용 데이터 전압으로 변환하여 데이터 라인들(290)에 공급한다. 본 명세서에서, 데이터 구동 회로(200)는 소스 드라이버(200)로 명명될 수 있고, 데이터 라인(290)은 소스 라이(290)으로 명명될 수 있다.
게이트 구동 회로(300)는 디스플레이 동작 시 게이트 제어신호(GDC)를 기반으로 화상 표시용 게이트 펄스를 생성한 후, 행 순차 방식으로 게이트 라인들(310)에 순차 공급한다.
타이밍 컨트롤러(400)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 도트 클록 신호(DCLK) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동 회로(200)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DDC)와, 게이트 구동 회로(300)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GDC)를 생성한다.
타이밍 컨트롤러(400)는 디스플레이 동작 시 메모리(500)에 저장된 데이터를 참조로 화상 구현을 위한 디지털 비디오 데이터(RGB)를 변조한 후 데이터 구동 회로(200)에 전송한다.
몇몇 실시 예에 따라, 디스플레이 장치(10)는 프레임 단위로 이미지를 표시할 수 있다. 하나의 프레임을 표시하기 위해 필요한 시간은 수직 주기로 정의될 수 있으며, 수직 주기는 디스플레이 장치(10)의 주사율(scan rate)에 의해 결정될 수 있다. 일 실시예로, 디스플레이 장치(50)의 주사율이 60Hz인 경우, 수직 주기는 1/60초, 약 16.7msec 일 수 있다.
하나의 수직 주기 동안 게이트 구동 회로(300)는 복수의 게이트 라인들(310) 각각을 스캔할 수 있다. 게이트 구동 회로(300)가 복수의 게이트 라인들(310) 각각을 스캔하는 시간은 수평 주기로 정의될 수 있으며, 하나의 수평 주기 동안 데이터 구동 회로(200)는 픽셀들(P)에 계조 전압을 입력할 수 있다. 계조 전압은 영상 데이터(RGB)에 기초하여 데이터 구동 회로(200)가 출력하는 전압일 수 있으며, 계조 전압에 의해 픽셀들(P) 각각의 밝기가 결정될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로(200)는 레벨 시프터(210), 래치 회로(220), 디코더(230) 및 버퍼 회로(240)를 포함할 수 있다. 몇몇 실시 예에 따라, 버퍼 회로(240)는 복수의 유닛 버퍼(UB)를 포함할 수 있다.
레벨 시프터(210)는 영상 데이터(RGB)를 수신하고, 타이밍 제어 신호(DDC)에 응답하여 래치 회로(220)에 포함되는 복수의 샘플링 회로들 각각의 동작 타이밍을 제어할 수 있다. 타이밍 제어 신호(DDC)는 소정의 주기를 갖는 신호일 수 있다.
래치 회로(220)는 레벨 시프터(210)의 시프트 순서에 따라 영상 데이터(RGB)를 샘플링하고 저장할 수 있다. 래치 회로(220)는 샘플링된 영상 데이터(DQ)를 디코더(230)로 출력할 수 있다. 디코더(230)는 디지털-아날로그 컨버터(Digital-Analog Converter)일 수 있다.
몇몇 실시 예에 따라, 래치 회로(220)는 데이터를 샘플링하는 샘플링 회로 및 샘플링 회로가 샘플링한 데이터를 저장하는 홀딩 래치를 포함할 수 있다.
디코더(230)는 영상 데이터(DQ)와 함께 복수의 감마 전압들(VG) 및 활성화 신호(FS_EN)을 입력받을 수 있다. 몇몇 실시 예에 따라, 복수의 감마 전압들(VG)의 개수는 영상 데이터(DQ)의 비트 수에 따라 결정될 수 있다. 예를 들어, 영상 데이터(DQ)가 8 비트의 데이터일 경우 복수의 감마 전압들(VG)의 개수는 256개 이하일 수 있다. 다른 예로서, 영상 데이터(DQ)가 10 비트의 데이터일 경우 복수의 감마 전압들(VG)의 개수는 1024개 이하일 수 있다. 이하에서, 영상 데이터(DQ)가 8 비트이고, 이에 따라 감마 전압(VG)는 256 레벨의 전압을 가질 수 있는 경우를 예를 들어 설명한다.
버퍼 회로(240)는 연산 증폭기로 구현되는 복수의 유닛 버퍼들(UB)을 포함할 수 있고, 각각의 유닛 버퍼들(UB)은 복수의 데이터 라인들(290)과 연결될 수 있다. 도 3에 도시된 바와 같이, 복수의 단위 버퍼들(UB) 각각은 복수의 입력 단자들을 가질 수 있다. 디코더(230)는 영상 데이터(DQ)에 기초하여 복수의 감마 전압들(VG) 중에서 적어도 일부를 선택하여 복수의 단위 버퍼들(UB) 각각의 입력 단자들에 입력 전압(VL, VH)으로 제공할 수 있다. 복수의 단위 버퍼들 각각은, 디코더(230)로부터 제공받은 입력 전압(VL, VH)의 평균 값을 계조 전압(VOUT)으로서 복수의 데이터 라인들(290)에 출력할 수 있다. 따라서, 영상 데이터가 8 비트의 데이터일 경우, 디코더(230)에 복수의 감마 전압들(VG)을 입력하는 복수의 감마 라인들의 개수가 256개보다 적어도, 복수의 단위 버퍼들 각각은 256개의 계조 전압들 중 하나를 출력할 수 있다.
데이터 구동 회로(200)에 포함되는 각 구성 요소(210, 220, 230, 240)는 도 2에 도시한 실시 예로 한정되지 않으며, 다른 형태로 다양하게 변형될 수 있다.
도 4a 및 도 4b는 버퍼 회로의 입력이 복수로 구현되는 경우 감마 라인의 저항으로 인한 문제점을 설명하기 위한 도면이다.
도 4a를 참조하면, 타겟 전압이 감마 전압(VG78) 및 감마 전압(VG80)의 평균 전압 레벨에 대응하는 출력 전압(VS79)인 경우, 감마 전압(VG78)이 인가되는 감마 라인 및 감마 전압(VG80)이 인가되는 감마 라인이 선택되어 유닛 버퍼(UB1)의 입력으로 인가되고, 이 경우 복수의 감마 라인들의 저항이 병렬로 보이게 되어 하나의 감마 라인을 통해 버퍼의 입력이 인가되는 경우에 비하여 감마 라인의 저항이 감소하고, 이에 따라 감마 라인에서 발생하는 노이즈로 인한 슬루 지연 현상이 줄어든다.
마찬가지로, 타겟 전압이 감마 전압(VG80) 및 감마 전압(VG82)의 평균 전압 레벨에 대응하는 출력 전압(VS81)인 경우, 감마 전압(VG80)이 인가되는 감마 라인 및 감마 전압(VG82)이 인가되는 감마 라인이 선택되어 유닛 버퍼(UB2)의 입력으로 인가되고, 감마 라인에서 발생하는 노이즈로 인한 슬루 지연 현상이 줄어든다.
이에 반하여, 유닛 버퍼(UB3)의 경우, 타겟 전압이 감마 전압(VG80)에 대응하는 출력 전압(VS80)인 경우, 감마 전압(VG80)이 인가되는 하나의 감마 라인이 유닛 버퍼(UB3)의 복수의 입력으로 인가되고, 이러한 경우 복수의 감마 라인으로 입력 전압이 전달되는 경우에 비하여 감마 라인의 저항이 증가하고, 이에 따라 감마 라인에서 발생하는 노이즈로 인하여 슬루 지연 현상이 발생하게 된다.
또한, 도 4b를 참조하면, 유닛 버퍼(UB3)의 타겟 전압이 감마 전압(VG0)에 대응하는 출력 전압(VS0)인 경우, 감마 라인의 저항을 줄이기 위해 동일한 감마 전압(VG0)을 인가하는 감마 라인을 추가로 배치하여 감마 라인에서 발생되는 저항을 감소시킬 수 있으나, 이 경우 추가적인 회로 배치로 인해 칩 사이즈가 증가되는 문제점이 존재한다.
도 5는 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로를 설명하기 위한 도면이고, 도 6은 도 5의 디코더의 구성을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 몇몇 실시 예에 따른 디코더(230)는 영상 데이터(DQ) 및 활성화 신호(FS_EN)를 수신하고, 영상 데이터(DQ)에 기초하여 유닛 버퍼(UB)에서 출력되는 출력 전압(VS)에 대응되는 타겟 감마 전압을 결정하고, 타겟 감마 전압에 대응하는 감마 라인을 선택하여 선택되는 감마 라인을 유닛 버퍼(UB)의 2개의 입력 단자에 연결할 수 있다. 즉, 디코더(230)에 의해 선택되는 감마 라인에 인가되는 감마 전압이 유닛 버퍼(UB)의 입력 전압(VH, VL)으로 입력될 수 있다.
몇몇 실시 예에 따라, 유닛 버퍼(UB)는 연산 증폭기고 구현될 수 있고, 유닛 버퍼(UB)의 출력 단자와 반전 입력 단자가 서로 연결되는 네거티브 피드백 구조를 가질 수 있다. 예시적으로, 도시된 바와 같이, 유닛 버퍼(UB)는 2개의 비반전 입력 단자들을 가질 수 있고, 비반전 입력 단자들에 입력되는 입력 전압들(VL, VH)은 서로 다른 값을 가질 수 있다. 예를 들어, 유닛 버퍼(UB)의 출력 전압(VS)은 입력 전압들(VL, VH)의 평균 값으로 결정될 수 있다. 유닛 버퍼(UB)의 출력 전압(VS)은 디스플레이 패널(100)에 포함된 복수의 데이터 라인들(290) 중 적어도 하나에 입력되는 계조 전압일 수 있다. 본 명세서에서 유닛 버퍼의 "입력 단자"는, 해당 설명에서 별도로 정의되지 않는 이상 비반전 입력 단자를 의미할 수 있다.
도 6을 참조하면, 본 발명의 몇몇 실시 예에 따른 디코더(230)는 감마 라인들 각각에 인가되는 전압의 전달 여부를 결정하는 스위치를 포함할 수 있다. 도시된 바와 같이, 유닛 버퍼(UB)의 감마 전압 입력 단자(+)가 2개인 경우, 각각의 감마 라인과 유닛 버퍼(UB)의 감마 전압 입력 단자(VL, VH)가 연결되고, 이에 따라 하나의 감마 라인은 2개의 스위치와 연결될 수 있다. 몇몇 실시 예에 따라, 각각의 스위치는 타이밍 컨트롤러(400)의 제어 신호에 기초하여 게이팅되는 전송 트랜지스터로 구현될 수 있다.
디코더는 활성화 신호(FS_EN)에 기초하여 유닛 버퍼(UB)의 슬루 구간에 입력되는 감마 전압을 선택하고, 선택되는 감마 전압에 연결되는 스위치를 턴-온시킬 수 있다. 이에 대하여는 도 7 내지 도 8b를 참조하여 설명한다.
도 7은 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이고, 도 8a 및 도 8b는 본 발명의 몇몇 실시 예에 따라 슬루(slew) 구간에 선택되는 감마 라인을 설명하기 위한 도면이다.
도 7 내지 도 8b를 참조하면, 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로(200)는, 활성화 신호(FS_EN)에 기초하여 유닛 버퍼(UB)의 슬루 구간에서 유닛 버퍼(UB)에 전기적으로 연결되는 감마 라인을 선택적으로 적용할 수 있다. 몇몇 실시 예에 따라, 활성화 신호(FS_EN)는 타이밍 컨트롤러(400)에서 생성되어 출력될 수 있다. 도 7에서, 제1 타겟 스위치(SW_TG1) 및 제2 타겟 스위치(SW_TG2)는 요구되는 타겟 전압(VTG)을 생성하기 위한 타겟 감마 전압(VG_TG)이 인가되는 감마 라인에 연결된 스위치이고, 인접 스위치(SW_ADJ)는 상기 타겟 감마 전압(VG_TG)이 인가되는 감마 라인에 인접하는 감마 라인에 연결된 스위치로 정의한다. 몇몇 실시 예에 따라, 제1 타겟 스위치(SW_TG1) 및 제1 타겟 스위치(SW_TG1)는 동일하거나 상이한 감마 라인의 연결에 대한 스위치일 수 있다.
유닛 버퍼(UB)의 입력 단자에는 제1 시점(t1) 내지 제4 시점(t4)의 구간에 감마 전압이 인가될 수 있다. 즉, 제1 시점(t1)에서 제4 시점(t4) 사이의 구간이 유닛 버퍼(UB)의 출력 전압 생성 구간으로 정의한다. 또한, 유닛 버퍼(UB)의 슬루 구간은 제1 시점(t1) 내지 제3 시점(t3) 사이의 구간으로 정의된다. 슬루 구간(t1 내지 t3)은 유닛 버퍼(UB)의 출력 전압(VS)이 증가하여 타겟 전압(VTG)에 도달한 시점까지의 구간으로 정의될 수 있다. 이에 따라, 유닛 버퍼(UB)의 출력 전압 생성 구간(t1 내지 t4)은 슬루 구간(t1 내지 t3)을 포함할 수 있다.
제1 시점(t1)에 출력 전압(VS)을 생성하기 위한 유닛 버퍼(UB)의 동작이 개시된다. 즉, 제1 시점(t1)에 디코더(230)는 유닛 버퍼(UB)에 인가될 감마 라인을 선택하고, 이에 따라 유닛 버퍼(UB)의 복수의 입력 단자들(VL, VH)에 소정의 전압이 인가된다.
유닛 버퍼(UB)의 슬루 동작은 제1 시점(t1) 내지 제3 시점(t3) 사이에 수행될 수 있다. 즉, 제1 시점(t1)에 유닛 버퍼(UB)의 입력 단자(VL, VH)로 소정의 전압이 인가되어 출력 전압(VS)이 증가하기 시작하고, 제3 시점(t3)은 출력 전압(VS)이 타겟 전압(VTG)에 도달한 시점으로 정의한다.
슬루 구간은 제1 구간(t1 내지 t2) 및 제2 구간(t2 내지 t3)을 포함할 수 있다. 제1 구간(t1 내지 t2)은 유닛 버퍼(UB)의 출력 전압(VS)이 기정의된 기준 전압(VREF)에 도달한 시점까지의 구간으로 정의되고, 제2 구간(t2 내지 t3)은 출력 전압(VS)이 기준 전압(VREF)에 도달한 제2 시점(t2)부터 출력 전압(VS)이 타겟 전압(VTG)에 도달한 제3 시점(t3)까지의 구간으로 정의된다. 예를 들어, 기준 전압(VREF)은 타겟 전압(VTG)의 90%의 레벨을 갖는 전압으로 설정될 수 있다.
제1 구간에서, 디코더(230)는 로직 하이(high)의 논리 레벨을 갖는 활성화 신호(FS_EN)에 응답하여 제1 타겟 스위치(SW_TG1) 및 인접 스위치(SW_ADJ)을 턴-온시킬 수 있고, 이에 따라 제1 타겟 감마 전압(VG_TG) 및 인접 감마 전압(VG_ADJ)이 유닛 버퍼(UB)의 입력 전압(VH, VL)으로 인가될 수 있다.
활성화 신호(FS_EN)는 제2 시점(t2)에 로직 로우(low)의 논리 레벨로 천이될 수 있다. 제2 시점(t2)은 유닛 버퍼(UB)의 출력 전압(VS)이 기준 전압(VREF)에 도달한 시점일 수 있다.
제2 구간에서, 디코더(230)는 로직 로우의 논리 레벨을 갖는 활성화 신호(FS_EN)에 응답하여 제1 타겟 스위치(SW_TG1) 및 제2 타겟 스위치(SW_TG2)를 턴-온시키고, 이에 따라 제1 타겟 감마 전압(VG_TG) 및 제2 타겟 감마 전압(VG_TG)이 유닛 버퍼(UB)의 입력 전압(VH, VL)으로 인가될 수 있다.
유닛 버퍼(UB)의 출력 전압(VS)은 제3 시점(t3)에 타겟 전압(VTG)에 도달하고, 이후 구간에서 유닛 버퍼(UB)는 타겟 전압(VTG)의 전압 레벨을 갖는 출력 전압(VS)을 계조 전압으로서 데이터 라인(290)을 통해 디스플레이 패널(100)로 전송하고, 디스플레이 패널(100)은 계조 전압에 기초하여 영상(또는 이미지)를 디스플레이할 수 있다.
본 발명의 몇몇 실시 예에 따라 제1 구간에 제2 타겟 감마 전압(VG_TG)이 아닌 인접 감마 전압(VG_ADJ)을 유닛 버퍼(UB)의 하나의 입력으로 제공함으로써, 제1 구간에 감마 라인에서 발생되는 저항의 크기를 감소시킬 수 있고, 이에 따라 슬루 구간을 단축시킬 수 있다. 타겟 전압(VTG)에 대응하는 감마 전압이 아닌 인접 감마 전압(VG_ADJ)을 제공함으로써 정확한 타겟 전압(VTG)을 얻을 수는 없으나, 제1 구간에서 출력 전압(VS)을 타겟 전압(VTG)에 근접한 전압, 즉 기준 전압(VREF)까지 상승시킨 후, 제2 구간에 제2 타겟 감마 전압(VG_TG)을 인가하여 출력 전압(VS)을 타겟 전압(VTG)에 도달시킴으로써 정확한 계조 전압을 생성함과 동시에 슬루 구간의 길이를 단축시킬 수 있다.
도 7에서는 타겟 전압(VTG)에 대응하는 감마 전압이 제1 타겟 감마 전압(VG_TG) 및 제2 타겟 감마 전압(VG_TG), 즉 2개의 감마 전압으로 예시하였으나, 이에 한정되지는 않고 하나의 감마 라인을 통해 인가되는 하나의 타겟 감마 전압으로 구현될 수 있고, 이는 도 8a 및 도 8b에 도시된다.
도 8a 및 도 8b를 참조하면, 제1 구간, 즉 제1 시점(t1) 내지 제2 시점(t2)의 구간에서, 디코더(230)는 타겟 감마 전압(VG_TG) 및 인접 감마 전압(VG_ADJ)이 인가되는 감마 라인들의 스위치를 턴-온시켜 유닛 버퍼(UB)의 입력 전압으로 인가할 수 있다. 이후 제2 구간, 즉 제2 시점(t2) 내지 제3 시점(t3)에 디코더는 타겟 감마 전압(VG_TG)이 인가되는 감마 라인에 유닛 버퍼(UB)의 2개의 입력 단자가 연결되도록 감마 라인의 스위치를 제어할 수 있다. 즉, 제1 구간에 제1 타겟 스위치(SW_TG1)에 따른 타겟 감마 전압(VG_TG) 및 인접 스위치(SW_ADJ)에 따른 인접 감마 전압(VG_ADJ)이 유닛 버퍼(UB)의 입력 단자로 인가되고, 제2 구간에는 제1 타겟 스위치에 의한 타겟 감마 전압(VG_TG)이 유닛 버퍼(UB)의 복수의 입력 단자에 입력될 수 있다.
도 9는 본 발명의 몇몇 실시 예에 따라 타겟 감마 전압의 범위에 따라 구분되는 영역을 설명하기 위한 도면이다. 도 10은 도 9의 Full DEC 영역에 해당하는 타겟 감마 전압의 경우, 슬루 구간에서 선택되는 감마 라인을 설명하기 위한 도면이고, 도 11은 도 9의 Half DEC 영역에 해당하는 타겟 감마 전압의 경우, 슬루 구간에서 선택되는 감마 라인을 설명하기 위한 도면이다.
도 9를 참조하면, 몇몇 실시 예에 따라, 요구되는 계조 전압의 범위에 따라 감마 라인의 구성 및 선택 기준이 다르게 적용될 수 있다. 예를 들어, 요구되는 계조 전압에 대응하는 감마 전압을 타겟 감마 전압(VG_TG)으로 정의하면, 감마 전압(VG0) 내지 감마 전압(VG31) 사이의 범위 및 감마 전압(VG224) 내지 감마 전압(VG255) 사이의 범위의 타겟 감마 전압(VG_TG)에 대응되는 타겟 계조 전압의 경우 Full DEC 영역으로 정의되고, Full DEC 영역에 포함되는 타겟 감마 전압(VG_TG)을 갖는 모든 감마 라인이 디코더(230)를 통해 유닛 버퍼(UB)의 입력 단자와 연결되도록 구성될 수 있다. 이에 반해, 감마 전압(VG32) 내지 감마 전압(VG223) 사이의 범위의 타겟 감마 전압(VG_TG)에 대응되는 타겟 계조 전압의 경우 Half DEC 영역으로 정의되고, Half DEC 영역에 포함되는 타겟 감마 전압(VG_TG)을 갖는 감마 라인은 선택적으로 존재할 수 있다. 예시적으로, Half DEC 영역에 포함되는 타겟 감마 전압(VG_TG)이 인가되는 감마 라인 중 짝수의 인덱스를 갖는 감마 전압(VG32, VG34, ??, VG220, VG222)가 인가되는 감마 전압이 존재하고, 홀수의 인덱스를 갖는 감마 전압(VG33, VG35, ??, VG221, VG223)은 생략되고, 보간 방식이 적용된다고 가정한다.
도 10을 참조하면, Full DEC 영역에 포함되는 타겟 감마 전압(VG_TG)의 경우, 활성화 신호(FS_EN)가 로직 하이인 구간(제1 구간)과 로직 로우인 구간(제2 구간)에서 선택되는 감마 라인이 상이할 수 있다. 예시적으로, 감마 전압(VG0)이 타겟 감마 전압(VG_TG)인 경우, 제1 구간에서는 감마 전압(VG1) 및 감마 전압(VG0)이 인가되는 감마 라인들이 선택되어 유닛 버퍼(UB)의 입력으로 인가되고, 제2 구간에서는 감마 전압(VG0)이 인가되는 감마 라인만이 선택되고, 이에 따라 감마 전압(VG0)이 유닛 버퍼(UB)의 2개의 입력에 동일하게 인가될 수 있다. 타겟 감마 전압(VG_TG)이 감마 전압(VG1), 감마 전압(VG254), 감마 전압(VG255)인 경우에도 동일한 방식으로 적용될 수 있다.
도 11을 참조하면, Half DEC 영역에 포함되는 타겟 감마 전압(VG_TG)의 경우, 제1 구간 및 제2 구간에 감마 라인이 동일하거나 상이하게 구현될 수 있다.
타겟 감마 전압(VG_TG)이 감마 전압(VG128) 또는 감마 전압(VG130)인 경우, 즉 짝수의 인덱스를 갖는 감마 전압인 경우, 해당 감마 전압이 인가되는 감마 라인이 존재하고, 이에 따라 도 10의 Full DEC 영역에 해당하는 타겟 감마 전압(VG_TG)의 경우와 마찬가지 방식으로, 제1 및 제2 구간에 유닛 버퍼(UB)의 입력으로 인가되는 감마 전압이 상이하게 구현될 수 잇다.
이에 반해, 타겟 감마 전압(VG_TG)이 감마 전압(VG129) 또는 감마 전압(VG131)인 경우, 즉 홀수의 인덱스를 갖는 감마 전압의 경우, 해당 감마 전압이 인가되는 감마 라인이 존재하지 않고, 이에 따라 보간 방식이 적용되어 계조 전압이 생성된다. 즉, 계조 전압을 생성하기 위한 타겟 감마 전압(VG_TG)이 복수로 존재하고, 하나의 감마 라인으로 감마 전압이 인가되어 저항이 증가하는 문제가 발생하지 않으므로, 제1 구간과 제2 구간에 인가되는 감마 전압을 동일하게 구현할 수 있다.
도 12는 본 발명의 몇몇 실시 예에 따라 4개의 입력 전압을 수신하는 버퍼 회로를 포함하는 데이터 구동 회로를 설명하기 위한 도면이고, 도 13a 내지 도 13c는 도 12의 데이터 구동회로에서 슬루 구간에 선택되는 감마 라인을 설명하기 위한 도면이다.
도 12 내지 도 13c를 참조하면, 유닛 버퍼(UB')가 갖는 비반전 입력 단자들의 개수는 3 이상으로 구현될 수 있다. 도시된 바와 같이, 유닛 버퍼(UB')는 4개의 입력 전압들(V1, V2, V3, V4)을 각각 입력받는 4개의 비반전 입력 단자들을 가질 수 있다. 이 경우, 본 발명의 몇몇 실시 예에 따라 유닛 버퍼(UB')의 슬루 구간 중 제1 구간에 선택되는 인접 감마 전압(VG_ADJ)은 다양하게 구현될 수 있다. 예를 들어, 도 13a에 도시된 바와 같이, 디코더(230)는 제1 구간에 타겟 감마 전압(VG_TG)이 인가되는 감마 라인의 개수과 인접 감마 전압(VG_ADJ)이 인가되는 감마 라인의 개수를 동일하게 선택하고, 유닛 버퍼(UB')의 입력으로 인가할 수 있다. 다른 예로서, 도 13b에 도시된 바와 같이, 디코더(230)는 제1 구간에 타겟 감마 전압(VG_TG)이 인가되는 감마 라인의 개수와 인접 감마 전압(VG_ADJ)이 인가되는 감마 라인의 개수를 상이하게 선택하고, 유닛 버퍼(UB')의 입력으로 인가할 수 있다. 또다른 예로서, 도 13c에 도시된 바와 같이, 디코더(230)는 제1 구간에 선택되는 인접 감마 라인을 복수로 선택할 수 있다. 즉, 디코더(230)는 제1 구간에 타겟 감마 전압(VG_TG), 제1 인접 감마 전압(VG_ADJ) 및 제2 인접 감마 전압(VG_ADJ)이 인가되는 감마 라인들을 선택하고, 유닛 버퍼(UB')의 입력으로 인가할 수 있다. 이 경우, 각 감마 라인의 개수는 언제든지 변형하여 적용될 수 있다.
도 14는 본 발명의 몇몇 실시 예에 따라, 입력 클록 신호에 기초한 활성화 신호를 수신하는 데이터 구동 회로를 설명하기 위한 도면이고, 도 15는 도 14의 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 14 및 도 15를 참조하면, 본 발명의 실시 예에 따른 데이터 구동 회로(200)는, 유닛 버퍼(UB)의 출력 전압(VS)의 생성 동작을 트리거하는 트리거 신호(CLK_INPUT), 제1 및 제2 구간을 정의하는 활성화 신호(FS_EN) 및 영상 데이터(DQ)를 수신하고, 이에 기초하여 감마 라인을 선택하여 유닛 버퍼(UB)의 입력 단자와 연결할 수 있다.
몇몇 실시 예에 따라, 트리거 신호(CLK_INPUT)는 유닛 버퍼(UB)의 출력 전압(VS)을 생성하는 동작을 개시하는 신호일 수 있고, 디코더(230)는 트리거 신호(CLK_INPUT)의 라이징 에지에 응답하여 감마 라인의 선택 동작을 시작할 수 있다. 몇몇 실시 예에 따라, 활성화 신호(FS_EN)는 트리거 신호(CLK_INPUT)에 기초하여 제어될 수 있다. 즉, 활성화 신호(FS_EN)는 트리거 신호(CLK_INPUT)의 라이징 에지에서 로직 하이의 논리 레벨로 천이되고, 이후 기정의된 소정의 시간 동안 로직 하이의 논리 레벨을 유지할 수 있다. 이후 활성화 신호(FS_EN)에 기초한 데이터 구동 회로(200)의 동작은, 도 7을 참조하여 설명한 동작과 실질적으로 동일한 동작이 수행될 수 있다.
도 16은 본 발명의 몇몇 실시 예에 따라, 출력 제어부를 포함하는 데이터 구동 회로를 설명하기 위한 도면이고, 도 17은 도 16의 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 16 및 도 17을 참조하면, 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로(200)는 출력 제어부(OTHZ, 250)를 더 포함할 수 있다. 몇몇 실시 예에 따라, 출력 제어부(250)는 유닛 버퍼(UB)의 출력단과 연결될 수 있고, 유닛 버퍼(UB)의 출력 전압(VS)을 디스플레이 패널(100)과 연결하는 스위치를 포함할 수 있다. 즉, 출력 제어부(250)는 출력 활성화 신호(OTHZ_EN)에 기초하여 스위치의 턴-온 또는 턴-오프를 결정할 수 있다. 예를 들어, 출력 활성화 신호(OTHZ_EN)의 논리 레벨이 로직 로우인 구간에서 스위치가 턴-온되어 출력 전압(VS)이 디스플레이 패널(100)로 출력되고, 출력 활성화 신호(OTHZ_EN)의 논리 레벨이 로직 하이인 구간에서 스위치가 턴-오프, 즉 개방되어 출력 전압(VS)이 디스플레이 패널(100)로 출력되지 않을 수 있다.
몇몇 실시 예에 따라, 활성화 신호(FS_EN)는 출력 활성화 신호(OTHZ_EN)가 로직 하이인 구간에서 활성화될 수 있다. 이 경우, 출력 전압(VS)은 출력 제어부(250)의 스위치가 개방되는 구간, 즉 활성화 신호(FS_EN)가 활성화되는 제1 시점(t1) 내지 제2 시점(t2) 사이의 구간에서는 초기 값을 유지하고, 출력 제어부(250)의 스위치가 턴-온되는 제2 시점(t2) 이후의 구간에서 슬루 구간이 형성될 수 있다. 이 경우, 제1 시점(t1) 내지 제2 시점(t2) 구간에서의 유닛 버퍼(UB)의 입력 전압인 제1 타겟 감마 전압(VG_TG) 및 인접 감마 전압(VG_ADJ)이 입력되는 과정에서 발생하는 노이즈가 반영되지 않고, 유닛 버퍼(UB)의 입력 전압이 소정의 레벨로 상승된 이후에 출력 전압(VS)의 상승이 시작됨으로써 슬루 구간(제2 시점(t2)에서 시점(tA) 사이의 구간)이 단축될 수 있다. 도시된 바와 같이, 도 7을 참조하여 설명한 실시 예에 따라 출력 전압(VS)이 타겟 전압(VTG)에 도달하는 제1 슬루 구간(T1)보다, 출력 활성화 신호(OTHZ_EN)에 따라 제2 시점(t2) 이후에 출력 전압(VS)이 상승하여 타겟 전압(VTG)에 도달하는 제2 슬루 구간(T2)은 단축될 수 있다.
도 18은 본 발명의 몇몇 실시 예에 따라, 슬루 검출부를 포함하는 데이터 구동 회로를 설명하기 위한 도면이고, 도 19는 도 18의 데이터 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 18 및 도 19를 참조하면, 본 발명의 몇몇 실시 예에 따른 데이터 구동 회로(200)는 슬루 검출부(270)를 더 포함할 수 있다. 슬루 검출부(270)는 유닛 버퍼(UB)에서 수행되는 슬루 동작을 추적(track)하고, 이에 기초하여 검출 신호(DET)를 출력할 수 있다. 몇몇 실시 예에 따라, 검출 신호(DET)는 출력 전압(VS)이 기준 전압(VREF)에 도달한 시점에 대한 정보를 포함할 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 검출 신호(DET)는 슬루 동작이 시간된 시점, 즉 유닛 버퍼(UB)의 출력 전압(VS)이 상승하는 시점에 로직 하이의 논리 레벨로 천이될 수 있고, 출력 전압(VS)이 기준 전압(VREF)에 도달하는 시점에 로직 로우의 논리 레벨로 변경될 수 있다. 즉, 도 7을 참조하여 설명한 활성화 신호(FS_EN)에 기초하여 수행되는 동작이 검출 신호(DET)에 기초하여 수행될 수 있다. 즉, 검출 신호(DET)에 기초한 데이터 구동 회로(200)의 동작은, 도 7을 참조하여 설명한 활성화 신호(FS_EN)에 기초한 데이터 구동 회로(200)의 동작과 실질적으로 동일한 동작이 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였으나, 본 발명은 상기 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 디스플레이 장치 100: 디스플레이 패널
200: 데이터 구동 회로 210: 레벨 시프터
220: 래치 회로 230: 디코더
240: 버퍼 회로 300: 게이트 구동 회로
400: 타이밍 컨트롤러 500: 메모리

Claims (10)

  1. 이미지 데이터 및 활성화 신호를 수신하고, 상기 이미지 데이터에 기초하여 타겟 전압을 결정하고, 각각이 서로 다른 감마 전압을 전달하는 복수의 감마 라인 중 상기 타겟 전압을 생성하기 위한 적어도 하나의 감마 라인을 선택하는 디코더; 및
    상기 선택된 감마 라인과 접속하는 복수의 입력 단자를 포함하고, 상기 선택된 감마 라인으로부터 획득한 감마 전압에 기초하여 출력 전압을 생성하는 버퍼 회로를 포함하되,
    상기 디코더는, 상기 활성화 신호에 기초하여 상기 버퍼 회로의 슬루(slew) 구간에 상기 복수의 입력 단자에 접속되는 감마 라인 그룹을 선택하는 소스 드라이버.
  2. 제1항에 있어서,
    상기 디코더는, 서로 인접하는 2개의 감마 라인을 포함하여 상기 감마 라인 그룹을 선택하는 소스 드라이버.
  3. 제2항에 있어서,
    상기 버퍼 회로의 출력 단자에 연결되고, 스위치 활성화 신호에 기초하여 상기 버퍼 회로의 슬루 구간 이후에 턴-온되어 상기 버퍼 회로의 출력 전압을 소스 라인을 통해 외부로 출력하는 출력 스위치를 더 포함하는 소스 드라이버.
  4. 제2항에 있어서,
    상기 버퍼 회로의 출력 전압을 추적하는 슬루 검출부를 더 포함하고,
    상기 디코더는, 상기 슬루 검출부로부터 출력되는 검출 신호를 상기 활성화 신호로서 수신하는 소스 드라이버.
  5. 이미지 데이터 및 활성화 신호를 수신하고, 상기 이미지 데이터에 기초하여 타겟 전압을 결정하고, 서로 다른 레벨을 갖는 복수의 감마 전압을 수신하고, 상기 활성화 신호 및 상기 타겟 전압에 기초하여 출력되는 감마 전압을 선택하는 디코더; 및
    상기 선택된 감마 전압이 인가되는 복수의 입력 단자를 포함하고, 상기 인가되는 감마 전압에 기초하여 출력 전압을 생성하는 버퍼 회로를 포함하되,
    상기 디코더는,
    상기 버퍼 회로의 슬루(slew) 시작 시점부터 상기 출력 전압이 기준 전압에 도달하는 시점까지의 제1 구간에, 상기 복수의 감마 전압 중 인접하는 레벨을 갖는 복수의 감마 전압을 포함하는 제1 전압 그룹을 선택하고,
    상기 출력 전압이 상기 기준 전압에 도달하는 시점부터 상기 출력 전압이 상기 타겟 전압에 도달하는 시점까지의 제2 구간에, 상기 복수의 감마 전압 중 상기 타겟 전압을 생성하는 적어도 하나의 감마 전압을 포함하는 제2 전압 그룹을 선택하는 소스 드라이버.
  6. 제5항에 있어서,
    상기 제1 구간은 상기 활성화 신호가 로직 하이(high)의 논리 레벨을 갖는 구간으로 정의되고, 상기 제2 구간은 상기 활성화 신호가 로직 로우(low)의 논리 레벨을 갖는 구간으로 정의되되,
    상기 디코더는, 상기 활성화 신호의 논리 레벨에 기초하여 상기 제1 전압 그룹 또는 상기 제2 전압 그룹을 선택하는 소스 드라이버.
  7. 제5항에 있어서,
    상기 디코더는,
    상기 타겟 전압의 레벨이 제1 전압 레벨보다 작거나 제2 전압 레벨보다 큰 제1 영역에 포함되는 경우 상기 타겟 전압에 상응하는 감마 전압을 수신하고, 상기 타겟 전압의 레벨이 상기 제1 및 상기 제2 전압 레벨 사이인 제2 영역에 포함되는 경우, 상기 타겟 전압을 생성하기 위한 적어도 하나의 감마 전압을 수신하되,
    상기 타겟 전압의 레벨이 상기 제1 영역에 포함되는 경우 상기 제1 및 제2 전압 그룹을 서로 다른 감마 전압으로 선택하고, 상기 타겟 전압의 레벨이 상기 제2 영역에 포함되는 경우 상기 제1 및 제2 전압 그룹을 동일 또는 상이하게 선택하는 소스 드라이버.
  8. 제7항에 있어서,
    상기 디코더는,
    상기 타겟 전압의 레벨이 상기 제2 영역에 포함되고 상기 타겟 전압에 상응하는 감마 전압을 수신하는 경우, 상기 제1 및 제2 전압 그룹을 상이하게 선택하고, 상기 타겟 전압의 레벨이 상기 제2 영역에 포함되고 상기 타겟 전압에 상응하는 감마 전압을 수신하지 않는 경우, 상기 제1 및 제2 전압 그룹을 동일하게 선택하는 소스 드라이버.
  9. 복수의 픽셀들을 포함하고, 상기 복수의 픽셀들을 통해 이미지를 디스플레이하는 디스플레이 패널;
    각각이 서로 다른 감마 전압을 전달하는 복수의 감마 라인들에 연결되고, 복수의 소스 라인들을 통해 상기 복수의 픽셀들로 계조 전압을 출력하는 소스 드라이버; 및
    상기 소스 드라이버의 동작을 제어하는 제어 신호를 출력하는 타이밍 컨트롤러를 포함하되,
    상기 소스 드라이버는,
    상기 타이밍 컨트롤러로부터 이미지 데이터 및 활성화 신호를 수신하고, 상기 이미지 데이터에 기초하여 타겟 전압을 결정하고, 상기 감마 라인들 중 상기 타겟 전압을 생성하기 위한 적어도 하나의 감마 라인을 선택하는 디코더; 및
    상기 선택된 감마 라인과 접속하는 복수의 입력 단자를 포함하고, 상기 선택된 감마 라인으로부터 획득한 감마 전압에 기초하여 상기 계조 전압을 생성하는 버퍼 회로를 포함하되,
    상기 디코더는, 상기 활성화 신호에 기초하여 상기 버퍼 회로의 슬루(slew) 구간에 상기 복수의 입력 단자에 접속되는 감마 라인 그룹을 선택하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 타이밍 컨트롤러는, 계조 전압의 출력 동작을 트리거하는 트리거 신호를 생성하고, 상기 트리거 신호의 라이징 에지(rising edge)에 논리 레벨이 로직 하이로 전환되는 상기 활성화 신호를 출력하고,
    상기 디코더는, 상기 활성화 신호의 논리 레벨에 기초하여 상기 감마 라인 그룹을 선택하는 디스플레이 장치.







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