JP2021528847A - 裏面照光センサおよびセンサの製造方法 - Google Patents

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Abstract

電子または短波長光用の画像センサは、半導体膜と、半導体膜の一方の面に形成された回路素子と、半導体膜の他方の面の純ボロン層とを備える。回路素子は、耐熱金属を含む金属相互接続部によって接続される。純ボロン層の上に反射防止層または保護層を形成してもよい。この画像センサは、複数年にわたる高束での連続使用下でも高効率で安定性に優れている。画像センサは、ＣＣＤ（電荷結合素子）またはＣＭＯＳ（相補型金属酸化膜半導体）技術を使用して製造されてもよい。画像センサは、二次元エリアセンサまたは一次元アレイセンサであってもよい。
【選択図】 図１

Description

関連出願
[0001]本出願は、２０１８年６月１８日に出願され、参照により本明細書に引用される米国仮特許出願第６２／６８６，６６７号（発明の名称「ＢＡＣＫ−ＩＬＬＵＭＩＮＡＴＥＤ ＳＥＮＳＯＲ ＡＮＤ Ａ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ Ａ ＳＥＮＳＯＲ」）の優先権を主張する、２０１９年５月２３日に出願された米国特許出願第１６／４２１，２１２号（発明の名称「ＢＡＣＫ−ＩＬＬＵＭＩＮＡＴＥＤ ＳＥＮＳＯＲ ＡＮＤ Ａ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ Ａ ＳＳＥＮＳＯＲ」）の優先権を主張する。
［開示の背景］
［開示の分野］
[0002]本出願は、深ＵＶ（ＤＵＶ）および真空ＵＶ（ＶＵＶ）波長での放射を感知するのに適した画像センサ、およびそのような画像センサを製造するための方法に関する。これらのセンサは、フォトマスク、レチクル、またはウエハ検査システムでの使用やその他の用途に適している。
［関連技術］
[0003]以下の説明および例は、本稿に含まれていることから先行技術であるとはみなされない。
[0004]集積回路産業では、集積回路、フォトマスク、レチクル、太陽電池、電荷結合素子などのこれまでにない小さな機能構造を解像し、これらの構造のサイズと同程度、またはこれより小さい欠陥を感知するために、ますます高解像度を有する検査ツールが必要となっている。
[0005]短波長、例えば約２５０ｎｍより短い波長で動作する検査システムは、多くの場合、そのような解像度を提供できる。具体的には、フォトマスクまたはレチクルの検査では、リソグラフィに使用される波長と同じかそれに近い波長、すなわち現世代のリソグラフィでは１９３．４ｎｍに近く、将来のＥＵＶリソグラフィでは１３．５ｎｍに近い波長を使用して検査することが望ましい。パターンによって生じる検査光の位相シフトが、リソグラフィの間に生じるものと同一または非常に類似しているためである。半導体パターン化ウエハを検査する場合、広い波長範囲は個々の波長で反射率に大きな変化を引き起こす可能性のある層厚やパターン寸法の小さな変化に対する感度を低減させ得るため、近ＵＶ、ＤＵＶ、および／またはＶＵＶ領域の波長を含む波長範囲などの比較的広い波長範囲にわたって動作する検査システムが好適となり得る。
[0006]フォトマスク、レチクル、半導体ウエハ上の小さな欠陥や粒子を感知するには、高い信号対雑音比が必要である。感知された光子数の統計的変動（ポアソンノイズ）は信号対雑音比の基本的な制限であるため、高速で検査するときに高い信号対雑音比を確保するには、高い光子束密度が必要である。多くの場合、ピクセル当たり約１０万以上の光子が必要である。検査システムは通常、停止時間はごく短く、１日２４時間使用されているため、センサはわずか数か月の動作後、大量の放射にさらされる。
[0007]真空波長が２５０ｎｍの光子は、約５ｅＶのエネルギーを有する。二酸化ケイ素のバンドギャップは約１０ｅＶである。このような波長の光子は二酸化ケイ素に吸収されないように思われるが、シリコン表面に成長した二酸化ケイ素は、シリコンとの界面に必ずある程度のダングリングボンドを有する。これは、二酸化ケイ素の構造がシリコン結晶の構造に完全には合致することができないためである。さらに、単一の二酸化物はアモルファスであるため、ダングリングボンドがおそらく材料内にも存在する。実際には、酸化物内、および下にある半導体との界面に、無視できないほどの密度の欠陥と不純物があり、ＤＵＶ波長、特に波長が約２２０ｎｍより短い光子を吸収する可能性がある。さらに、高い放射束密度の下では、２つの高エネルギー光子が非常に短い時間間隔（ナノ秒またはピコ秒）内に同じ場所付近に到着する可能性があり、これにより、立て続けに発生する２つの吸収事象または二光子吸収によって、電子が二酸化ケイ素の伝導帯に励起される可能性がある。
[0008]検査、計測、および関連する用途に使用されるセンサのさらなる要件は、高感度である。上述のように、高い信号対雑音比が必要となる。センサが入射光子の大部分を信号に変換しない場合、より効率的なセンサを備えた検査または計測システムと比較して、同じ検査または測定速度を維持するためには、より高輝度の光源が必要になる。より高輝度の光源は、機器の光学系と検査または測定中の試料をより高い光度にさらし、時間の経過とともに損傷または劣化を引き起こす可能性がある。より高輝度の光源はまた、より高価であり、または特にＤＵＶおよびＶＵＶ波長では入手できない場合がある。
[0009]ＤＵＶおよびＶＵＶの波長は、シリコンによって強く吸収される。このような波長は、シリコン表面から約１０ｎｍまたは数十ｎｍ以内で大部分が吸収される可能性がある。ＤＵＶまたはＶＵＶ波長で動作するセンサの効率は、吸収された光子によって生成される電子のどのぐらいの部分が、その電子が再結合する前に回収されることができるかに依存する。二酸化ケイ素は、低密度の欠陥を有するシリコンとの高品質の界面を形成できる。反射防止被膜に一般的に使用されるものの多くを含む他の大半の材料は、シリコン上に直接堆積されると、シリコン表面に非常に高密度の電気的欠陥をもたらす。シリコン表面の高密度の電気的欠陥は、可視波長で動作することを目的としたセンサにとって問題ではない可能性がある。そのような波長は通常、吸収される前にシリコン内に約１００ｎｍ以上進行する可能性があり、したがって、シリコン表面の電気的欠陥によってほとんど影響を受けないためである。ただし、ＤＵＶおよびＶＵＶの波長はシリコン表面の非常に近くで吸収されるため、表面の電気的欠陥および／または表面の層（複数可）内の捕獲電荷により、生成された電子のかなりの部分が、シリコン表面またはその付近で再結合して失われ、低効率センサとなってしまう。
[0010]Ｃｈｅｒｎらの米国特許第９，４９６，４２５号および第９，８１８，８８７号は、画像センサ構造、および少なくとも画像センサの露出された裏面に堆積されたボロン層を含む画像センサを製造する方法を記載している。約４００から４５０℃の範囲および約７００から８００℃の範囲を含む、ボロンの堆積のための異なる範囲の温度が開示されている。発明者らは、約６００℃から約９００℃の間の堆積温度など、ボロンのより高い堆積温度の１つの利点は、そのような温度でボロンがシリコンに拡散し、非常に薄い、高濃度のｐ型ドープシリコン層を感光性裏面に提供することであると見出した。このｐ型ドープシリコン層は、表面近くに静電界を生成し、これが電子を表面からシリコン層内に加速するため、ＤＵＶおよびＶＵＶ放射に対して高い量子効率を確保するために重要である。また、ｐ型シリコンはシリコンの裏面の導電性を高める。これは、センサの表面の電極での信号の切り替えによって引き起こされる接地電流にリターンパスが必要なため、画像センサの高速動作にとって重要である。
[0011]ただし、４５０℃はＣＭＯＳデバイスの製造に一般的に使用されるアルミニウムや銅などの金属の融点に近いため、４５０℃を超える処理温度は従来のＣＭＯＳ回路を含む半導体ウエハでは使用できない。４５０℃を超えるような高温では、これらの金属は膨張し、柔化し、剥離する可能性がある。さらに、高温では、銅はシリコンを介して容易に拡散する可能性があり、これによりＣＭＯＳ回路の電気的特性が変化する。何らかの金属が堆積する前にウエハを薄くすると、６００から９００℃の温度で、前述の特許に記載されているように裏面にボロン層を堆積させることができ、ボロン層の堆積の間またはその後にボロンが表面に拡散する。続いて、表面に金属相互接続部を形成することができる。ウエハの画像センサ領域が、例えば約２５μｍ以下の厚さに薄化された後、薄化された領域は著しく歪む可能性があり、数十ミクロン以上の凹凸の非平坦性を有する可能性がある。したがって、数ミクロン以上の幅など、比較的幅の広い金属相互接続ラインとビアを使用して、非平坦性によって引き起こされるずれにもかかわらず、ラインとビアが確実に接続されるようにする必要がある。このような幅の広い金属相互接続部とビアは、これらのラインとビアに関連する単位面積当たりの静電容量を増加させる。さらに、幅の広い相互接続部とビアにより、約１００万ピクセル以上の大きなエリアセンサ上の全ての信号を相互接続することが困難または不可能になる可能性がある。場合によっては、金属相互接続部を一緒に接続するためにポリシリコンジャンパが必要になることがあるが、ポリシリコンはどの金属よりも抵抗率がはるかに高いため、このようなジャンパを使用すると、センサの最大動作速度が制限される可能性がある。
[0012]したがって、劣化することなく上記の不利の一部または全てを克服しつつ、高エネルギー光子を効率的に感知することができる画像センサが必要とされている。特に、比較的平坦なウエハ（すなわち、約１０μｍ以下の平坦度）上に金属相互接続部の形成を可能にしながら、その裏面にボロン層およびボロンドーピングを有する裏側薄化画像センサを製造する方法によって、より微細な設計ルール（０．３５μｍまたはこれより微細なプロセスに対応する設計ルールなど）の使用が可能になるであろう。そのような方法は、浮遊拡散などの重要な機能構造に接続するより狭い金属線を可能にし、より小さな浮遊拡散容量およびより高い電荷対電圧変換比を可能にするであろう。より微細な設計ルールにより、センサの単位面積当たりの相互接続ラインが増え、画像センサの回路を接続する柔軟性が向上する。
［開示の概要］
[0013]画像センサ、およびＤＵＶおよび／またはＶＵＶを撮像するための高量子効率を有する画像センサを製造する方法が記載される。これらの画像センサは、高束のＤＵＶおよびＶＵＶ放射下で長寿命動作が可能である。これらの方法は、半導体（好ましくはシリコン）ウエハ上に感光能動および／または受動回路素子を層で形成する処理ステップと、センサの電気素子間の金属相互接続部を形成する処理ステップとを含む。これらの画像センサは、ボロン層で被覆された裏面と、ボロン層に直接隣接する高濃度にドープされたｐ型シリコン層とを有しながら、微細な金属相互接続部とビア（約０．３５μｍまたはこれより微細な設計ルールに準拠するものなど）を備えることができる。金属相互接続部は、タングステン、モリブデン、または他の耐熱（すなわち、高融点）金属を含んでもよい。一実施形態では、金属相互接続部は、耐熱金属のみからなってもよい。一実施形態では、金属相互接続部を形成するために用いられる堆積プロセスは、金属層内の応力を低減するように構成されてもよい。一実施形態では、アルミニウムまたは銅を含む追加の金属相互接続部は、耐熱金属を含む金属相互接続部の上に追加され、それらに接続されてもよい。
[0014]画像センサを製造する例示的な方法は、基板上にエピタキシャル層を形成するステップと、エピタキシャル層上にゲート層を形成するステップであって、ゲート層は、二酸化ケイ素および窒化ケイ素などの誘電材料の１つ以上の層を含む、該形成するステップと、ポリシリコンおよび誘電材料を有するゲート層上に回路素子を形成するステップと、これらの回路素子の少なくとも一部を一緒に接続するための第１の金属ビアおよび第１の金属相互接続部を形成するステップと、基板を薄化してエピタキシャル層の少なくとも一部を露出させるステップと（露出したエピタキシャル層は、本明細書では、半導体膜と呼ばれる）、エピタキシャル層の露出部分に純ボロン層を直接形成するステップと、ボロン層の形成の間および／または形成の後にボロンをエピタキシャル層に拡散させるステップと、任意で、ボロン層の面に１つ以上の反射防止層を直接形成するステップと、を含む。本明細書で使用される場合、「回路素子」という用語は、電荷結合素子およびフォトダイオード等の感光デバイス、ならびにトランジスタ、ダイオード、抵抗器、およびコンデンサ等の他の半導体素子、ならびにこれらの間の電気的相互接続部（しばしば相互接続部と呼ばれる）を指す。これらの回路素子は、フォトリソグラフィ、堆積、エッチング、イオン注入法、およびアニールを含むがこれらに限定されない標準的な半導体製造工程を用いて形成される。第１の金属相互接続部は、タングステンまたはモリブデンなどの耐熱金属を含む。試料（例えばウエハ）の薄化は、イオンエッチング、化学エッチング、および／または研磨を用いて実施できる。とりわけ、この薄化により、裏面に入射する光に対する画像センサの感度が増加され得る。ボロン層上には反射防止被膜を形成してもよい。この方法は、純ボロン層を形成するステップの後、第１の相互接続部の上に、これと接続される、１つ以上の追加の相互接続層を形成するステップをさらに含んでもよい。追加の相互接続層は、約４５０℃を超える温度にさらされる必要がないことから、アルミニウムまたは銅などの金属を含んでもよい。追加の相互接続層は、１μｍプロセスまたはそれより粗いプロセスに対応する設計ルールに従って製造され、これによって、１０μｍ以上の非平坦性を有し得る表面上に形成されてもよい。
[0015]画像センサを製造する別の方法は、基板上にエピタキシャル層を形成するステップと、その後、エピタキシャル層上に回路素子を形成するステップとを含む。このステップは、金属相互接続部を形成する工程を含む。金属相互接続部は、タングステンやモリブデンなどの耐熱金属を含んでもよく、またはこれらのみからなってもよい。回路素子上に保護層を形成してもよい。回路素子を含む表面にハンドルウエハを接着してもよい。次に、基板を薄化して、エピタキシャル層の少なくとも一部を露出させる。上述のように、この薄化により、裏面に入射する光に対する画像センサの感度が増加され得る。薄化工程で露出したエピタキシャル層の表面に純ボロン層が形成される。純ボロン層は、６００℃より高い温度で堆積されてもよいし、または堆積後に６００℃より高い温度に上げて、ボロンをエピタキシャル層に拡散させてもよい。ボロン層上には反射防止被膜を形成してもよい。
[0016]ＤＵＶおよび／またはＶＵＶ放射用の高量子効率および長寿命動作を有する画像センサについて説明する。これらの画像センサは、裏側から薄化されるため、これらは、画像センサの裏側に入射する放射に非常に敏感である（ここで、画像センサは、裏面照光される）。画像センサは、タングステンやモリブデンなどの耐熱金属を含む、またはこれらのみからなる、第１の金属相互接続部を備える。エピタキシャル層の裏面上に直接堆積されるのは、高純度アモルファスボロンの薄い（例えば約２ｎｍと約２０ｎｍとの間の厚さの）層である。一実施形態では、１つ以上の追加の材料層がボロン上に被覆されてもよい。画像センサへの所望の波長の伝送を増加させ、および／またはボロン層を損傷から保護するために、各層の厚みおよび材料が選択され得る。一実施形態では、第２の金属相互接続部が、第１の金属相互接続部の上に形成されて、これと接続されてもよい。第２の金属相互接続部は、アルミニウムおよび銅のうちの１つを含んでもよく、１μｍまたはより粗い設計ルールに従って配置されてもよい。
[0017]上述の画像センサは、ＣＣＤ（電荷結合素子）またはＣＭＯＳ（相補型金属酸化膜半導体）技術を使用して製造されてもよい。画像センサは、二次元エリアセンサまたは一次元アレイセンサであってもよい。
[0018] 本発明に従って製造された例示的な画像センサを示す断面図である。 [0019] 画像センサを製造するための例示的な方法を示している。 画像センサを製造するための例示的な方法を示している。 [0020] 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 図２および図３を参照して説明される方法に供されたウエハの例示的な断面を示している。 [0021] 画像センサ、シリコンインターポーザ、および他の電子機器を組み込んだ例示的検出器アセンブリを示している。
［図面の詳細な説明］
[0022]図１は、本発明の例示的な実施形態による深紫外線（ＤＵＶ）放射、真空紫外線（ＶＵＶ）放射、極紫外線（ＥＵＶ）放射、または荷電粒子を感知するように構成された画像センサ１００の一部を示す断面側面図である。画像センサ１００は、半導体膜１０１の上（第１の）面１０１Ｕに形成された回路素子１０３と、回路素子１０３上の誘電材料層１１２に配置された第１の金属相互接続部１１０と、半導体膜１０１の下（第２の）面１０１Ｌに形成された純ボロン層１０６とを備える。
[0023]一実施形態では、半導体膜１０１は、１０μｍから４０μｍの範囲の厚さＴ１および約１０１３ｃｍ−３から１０１４ｃｍ−３の範囲のｐ型（ボロン）ドーパント濃度を有する、低濃度にｐ型ドープされたエピタキシャルシリコンの層を備える。
[0024]回路素子１０３は、半導体膜１０１の上（第１の）面１０１Ｕに（すなわち、その中および上に）形成されるセンサデバイス（例えば、フォトダイオードなどの感光デバイス）および関連する制御トランジスタを備える。図示の例示的な実施形態では、回路素子１０３は、上面１０１Ｕから半導体膜１０１の対応する部分内へ延びる、間隔を置いて配置されたｎ＋ドープ拡散領域１０３−１１、１０３−１２および１０３−１２、ならびにゲート酸化物層を介在させることにより、それぞれ上面１０１Ｕから分離されている多結晶シリコン（ポリシリコン）ゲート構造１０３−２１および１０３−２２を備える。回路素子１０３を形成する拡散領域およびゲート構造の図示された構成は、例示的な回路素子構造を説明する目的でのみ提供され、機能的センサデバイスを表すこと、または添付の特許請求の範囲を制限することを意図するものではない。
[0025]一実施形態では、純ボロン層１０６は、純ボロン層１０６が２ｎｍから２０ｎｍの範囲の厚さＴ２を有するように、以下に記載される技術を用いて形成される。一実施形態では、純ボロン層１０６は、８０％以上のボロン濃度を有し、相互拡散されたシリコン原子および酸素原子が主に残りの２０％以下を構成する。
[0026]第１の態様によれば、画像センサ１００は、下面１０１Ｌから半導体膜１０１内へ延びる高濃度のｐ型ドープ領域１０２（すなわち、ｐ型ドープ領域１０２は、純ボロン層１０６に直接隣接して配置されている）を備える。一実施形態では、ｐ型ドープ領域１０２は、純ボロン層１０６の形成の間または形成の直後に、下面１０１Ｌを介したボロン原子の拡散によって形成されるボロンドープ領域である。好ましくは、ｐ型ドープ領域１０２は、下面１０１Ｌに直接隣接して最大ドーパント濃度を有し、このドーパント濃度は、下面１０１Ｌから半導体膜１０１内部に向かう距離とともに減少するものである。例示的な実施形態では、ｐ型ドープ領域１０２は下面１０１Ｌに直接隣接して１０１９ｃｍ−３を超える公称ｐ型ドーピング濃度を有し、その下面から１０ｎｍから５０ｎｍの間の距離にわたって、半導体膜１０１と同様のドーパント濃度（例えば、１０１３ｃｍ−３から１０１４ｃｍ−３の範囲のドーパント濃度）まで減少する。
[0027]第２の態様によれば、第１の金属相互接続部１１０および対応する第１の金属ビア１１５は、以下で明らかになる理由により、耐熱金属（例えば、タングステンおよびモリブデンの一方または両方）を含む。例示的な実施形態では、第１の金属相互接続部は、３つのメタライゼーションプロセスＭ１、Ｍ２、およびＭ３の一部としてそれぞれ形成される金属線１１０−１、１１０−２、および１１０−３を備え、これには、第１の金属相互接続部１１０が回路素子１０３の関連部分に電気的に接続されるように第１の金属ビア１１５を形成することも含む。第１の金属相互接続部１１０および第１の金属ビア１１５の構成は、例示の目的で任意に示され、限定することを意図するものではない（例えば、第１の金属相互接続部１１０は、任意の数の金属層で形成されてもよい）。
[0028]別の特定の実施形態では、任意の反射防止被膜１０８が、純ボロン層１０６の下（外向き）面１０６Ｌに堆積され、純ボロン層１０６の厚さＴ２は、３ｎｍから１０ｎｍの範囲である。
[0029]一実施形態では、画像センサ１００は、（第１の）金属相互接続部１１０が保護層１０４と半導体膜１０１との間に完全に配置されるように、誘電体層１１２上に形成される任意の保護層１０４を備える。代替の実施形態では、保護層１０４は、ハンドラウエハの一部によって実装される（例えば、単結晶シリコンまたはガラス）か、または誘電体層１１２の上に取り付けられた／形成された保護材料（例えば、二酸化ケイ素、窒化ケイ素、または酸窒化ケイ素）の層によって実装される。一実施形態では、保護層１０４は、０．５μｍから３μｍの範囲の厚さを有する。他の実施形態では、保護層１０４は完全に省略される。
[0030]一実施形態では、１つ以上の第２の金属相互接続部１２０が、第１の金属相互接続部１１０上の第２の誘電体層１２２内に形成され、第２の金属ビアを介して回路素子１０３に結合される。例えば、第２の金属相互接続部１２０−１が、第２の金属ビア１２５−１を介して回路素子１０３の一部に直接接続され、第２の金属相互接続部１２０−２が、第２の金属ビア１２５−２および第１の金属相互接続部１１０−２を介して回路素子１０３に電気的に接続される。一実施形態では、第２の金属相互接続部１２０は、アルミニウムおよび銅の少なくとも１つを含む。一実施形態では、第２の金属相互接続部１２０は、保護層１０４の上に配置され、第２の金属ビア１２５−１および１２５−２は、保護層１０４にわたって延びる。
[0031]図２および図３は、画像センサを製造するための例示的な技術２００を示している。この実施形態では、回路素子は、リソグラフィ、堆積、イオン注入法、アニール、およびエッチングを含む標準的な半導体処理ステップを用いて、ステップ２０１で作成することができる。一実施形態では、ＣＣＤおよび／またはＣＭＯＳセンサ素子およびデバイスもまた、ステップ２０１で作成されてもよい。これらの回路素子は、ウエハの表側表面のエピタキシャル（エピ）層に作成される。好適な実施形態では、エピタキシャル層は、約１０μｍから４０μｍの厚さである。エピタキシャル層は低濃度でｐ型ドープされている（ｐ−）。一実施形態では、エピタキシャル層の抵抗率は、約１０から１０００Ωｃｍの間である。第１の金属相互接続部は、タングステン、モリブデン、または他の耐熱金属を使用してステップ２０１で作成されるため、この金属相互接続部は後続のステップ、特にステップ２０９および／または２１１での高温（約６００℃を超える温度など）に耐えることができる。好ましくは、第１の金属相互接続部の組成およびこれらの相互接続部を堆積するために用いられるプロセスは、金属内の応力を低減するように選択されてもよい。低減応力タングステンを堆積するための堆積プロセスは、例えば、Ｓｃｈｍｉｔｚらの「Ｔｈｅ Ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔｈｅ Ｓｔｒｅｓｓ ｏｆ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｅｄ Ｔｕｎｇｓｔｅｎ Ｆｉｌｍｓ ｏｎ Ｄｅｐｏｓｉｔｉｏｎ Ｐａｒａｍｅｔｅｒｓ」，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，１４１，ｐｐ．８４３−８４８（１９９４）に記載されている。この文献は参照により本明細書に引用される。
[0032]ステップ２０３において、ウエハの表側表面を保護することができる。この保護は、ステップ２０１の間に形成された回路素子の上に１つ以上の保護層を堆積することを含んでもよい。１つ以上の保護層は、二酸化ケイ素、窒化ケイ素、または他の材料を含んでもよい。この保護はさらに、または上記に代えて、シリコンウエハ、石英ウエハ、または他の材料で作られたウエハなどのハンドリングウエハに、上記ウエハを取り付けることを含み得る。ハンドリングウエハは、回路素子に接続するためのタングステンまたはモリブデンなどの耐熱金属を含むビアを備えてもよい。
[0033]ステップ２０５は、少なくともアクティブセンサ領域内のエピタキシャル層を露出させるように、ウエハを裏側から薄化することを含む。このステップは、研磨、エッチング、またはその両方が含まれてもよい。一部の実施形態では、ウエハ全体が裏側薄化される。他の実施形態では、アクティブセンサ領域のみがエピタキシャル層まで薄化される。
[0034]ステップ２０７は、ボロン堆積の前に裏側表面を洗浄および準備することを含む。この洗浄中に、自然酸化物および有機物や金属を含む汚染物質を裏側表面から除去する必要がある。一実施形態では、この洗浄は、希釈ＨＦ溶液を用いて、またはＲＣＡ洗浄プロセスを用いて実施することができる。洗浄の後および準備の間、ウエハをマランゴニ乾燥技術または類似の技術を用いて乾燥し、表面を乾燥させてウォーターマークがない状態にすることができる。
[0035]好適な実施形態では、ウエハは、洗浄後の自然酸化物の再成長を最小にするため、ステップ２０７から２０９の間、（例えば、乾燥した窒素を用いて）制御された雰囲気中で保護される。
[0036]ステップ２０９では、ボロンは、ウエハの裏側表面に堆積される。１つの好適な実施形態では、この堆積は、ジボランおよび水素ガスの混合物を用いて約６００から９００℃の温度で行うことができ、それによって高純度のアモルファスボロン層が作成される。代替の実施形態では、この堆積は、窒素で希釈されたジボラン、またはジボラン−水素混合物を使用して行われてもよい。堆積したボロン層の厚さは、センサの用途によって異なる。典型的には、ボロン層の厚さは、約２ｎｍから２０ｎｍの間、好ましくは約３ｎｍから１０ｎｍの間である。最小厚さは、ピンホールのない均一な膜の必要性により制限され、一方、最大厚みは、ボロンによる光子または所望の荷電粒子の吸収と、ウエハを引き上げられた温度に維持することができる最長時間とに依存する。
[0037]ステップ２０９では、ウエハは、水素ガスなどの還元環境において、高温で数分間保持され得る。好適な実施形態では、ウエハは、約８００℃から８５０℃の温度で約１から４分間保持され得る。この高温により、ステップ２０７の後に再成長した可能性のある自然酸化物層を除去できる。
[0038]ボロン堆積に関するさらなる詳細は、Ｓａｒｕｂｂｉらの「Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ａ−ｂｏｒｏｎ ｌａｙｅｒｓ ｏｎ ｓｉｌｉｃｏｎ ｆｏｒ ｃｏｎｔｒｏｌｌｅｄ ｎａｎｏｍｅｔｅｒ−ｄｅｅｐ ｐ＋−ｎ ｊｕｎｃｔｉｏｎ ｆｏｒｍａｔｉｏｎ」，Ｊ．Ｅｌｅｃｔｒｏｎ．Ｍａｔｅｒｉａｌ，ｖｏｌ．３９，ｐｐ．１６２−１７３，２０１０に見出すことができ、この文献は参照により本明細書に引用される。
[0039]ステップ２１１では、ウエハは、ボロンがエピタキシャル層の表面に拡散する（例えば、これによって、表面１０１Ｌのすぐ内側の膜１０１にボロンドープ領域（ドープ層）１０２を形成する）ことを可能にするために、約６００℃から約９００℃の間の温度などの高温に数分間、例えば、約１から１０分の時間の間保持される。ステップ２１１で使用される温度は、ボロン層を堆積するために２０９で使用される温度と同様か、またはそれより高くてもよい。好ましくは、ステップ２１１は、窒素、アルゴンまたは他の不活性ガスの環境で実施される。
[0040]ステップ２１１の後、他の層がボロン層の上に堆積されてもよい。これらの他の層には、二酸化ケイ素、窒化ケイ素、酸化アルミニウム、二酸化ハフニウム、フッ化マグネシウム、およびフッ化リチウムなどの１つ以上の材料から構成される反射防止被膜を含んでもよい。これらの他の層は、ルテニウム、タングステン、またはモリブデンなどの金属を含む薄い保護層を含んでもよい。１つ以上のこれらの他の層を、（原子層堆積）ＡＬＤを用いて堆積してもよい。これらの層の堆積にＡＬＤプロセスを用いることの利点は、ＡＬＤプロセスによって典型的に、堆積される層（複数可）の厚さの非常に精密な（単一の単分子層）制御が可能になることである。代替の実施形態では、他の層は、図３に示されるステップの１つなど、後の処理ステップの１つの後に、ボロン層の上に堆積されてもよい。
[0041]一実施形態では、保護表側層および／またはハンドリングウエハは、少なくとも一部の回路素子および／または第１の金属相互接続部を露出させるために、ステップ２１３で部分的または完全に除去されてもよい。
[0042]一実施形態では、第２の金属相互接続部は、ウエハの表側に製造され、ステップ２１５で第１の金属相互接続部および／または回路素子に接続されてもよい。第２の金属相互接続部は後続の処理ステップ中に高温（４５０℃を超える温度など）にさらされない可能性があるため、第２の金属相互接続部は、銅またはアルミニウムを含む任意の便利な金属を含んでもよい。第２の金属相互接続部は、電気めっき、無電解めっき、化学蒸着（ＣＶＤ）、ＡＬＤ、または物理蒸着（ＰＶＤ）を含むがこれらに限定されない任意の適切な処理技術で堆積されてもよい。ステップ２１５では、ステップ２０１よりもウエハの平坦性が低くなる可能性があるため、第２の金属相互接続部のパターンは、比較的大きな設計ルール（１μｍまたはより粗いプロセスに対応する設計ルールなど）に従ってもよく、マスクアライナ、コンタクトマスク、または他の比較的低解像度のリソグラフィプロセスによって印刷されてもよい。第２の金属相互接続部は、選択された第１の金属相互接続部と並列に伝導経路を形成することができ、これによって、これらの相互接続部の全体的な抵抗を低減し、第１の金属相互接続部は耐熱金属の使用により比較的高い抵抗を持つ可能性があることから、第１の金属相互接続部のみによって可能であるよりも画像センサの高速動作を可能にする。
[0043]ステップ２２３では、ボンディングパッドまたはバンプパッドなどの外部接続部が、ウエハ上に製造され、例えば、第１の金属相互接続部または第２の金属相互接続部に接続することによって、回路素子に電気的に接続される。ステップ２２３で形成された外部接続部は、ウエハの表側、裏側、または両側であってもよい。一実施形態では、外部接続部を第１の金属相互接続部または第２の金属相互接続部に接続することは、ハンドリングウエハ、保護表側層、またはウエハにビアを作成、開放、または露出させることを含んでもよい。一実施形態では、シリコン貫通ビアを用いて、ウエハの裏側の外部接続部を、ウエハの表側の第１の金属相互接続部または第２の金属相互接続部に接続する。
[0044]ステップ２２５では、得られた構造は、適切なパッケージでパッキングされてもよい。パッキングのステップは、基板へのデバイスのフリップチップボンディングまたはワイヤボンディングを含んでもよい。パッケージは、所望の波長を伝送するウィンドウを含んでもよく、または真空シールへの界面のためのフランジまたはシールを含んでもよい。
[0045]図４Ａから図４Ｉは、方法２００（図２および図３）に供されたウエハの例示的な断面を示している。図４Ａは、基板４０１の表側に形成されたエピタキシャル（エピ）層４０２を示している。エピ層４０２は、好ましくは、ｐ−エピ層である。一実施形態では、エピ層の抵抗率は、約１０から１０００Ωｃｍの間である。
[0046]図４Ｂは、エピ層上に形成された第１の金属相互接続部を含む様々な回路素子４０３を示している（ステップ２０１）。第１の金属相互接続部４１０は、基板４０１がまだ数百ミクロンの厚さであり、したがってひどく歪んでいない間に形成されるため、第１の金属相互接続部４１０は、通常のサブミクロンＣＭＯＳ処理技術を用いて形成でき、高密度金属相互接続部の複数の層を備えてもよい。第１の金属相互接続部４１０は、タングステンまたはモリブデンなどの耐熱金属を含む。一実施形態では、第１の金属相互接続部４１０は、耐熱金属のみからなる。一実施形態では、回路素子４０３への接続を可能にするため、画像センサアレイの１つ以上の縁部の周りに複数のシリコン貫通ビア（ＴＳＶ）４０３Ａが作成される。
[0047]図４Ｃは、回路素子４０３の上に取り付けられた支持ウエハまたはハンドリングウエハ４０４を示している（ステップ２０３）。シリコン貫通ビアが示されているが、図面を過度に複雑化しないようにラベリングされていないことに留意されたい。代替の実施形態では、支持ウエハまたはハンドリングウエハ４０４の代わりに、またはそれに加えて、保護層を使用することができる。一実施形態（不図示）では、回路素子４０３への接続を可能にするため、ビアがウエハまたは層４０４に形成される。
[0048]図４Ｄは、基板４０１が裏側薄化されて（ステップ２０５）、エピ層４０２の裏側表面（すなわち、回路素子４０３が形成される側の反対側の表面）の一部または全部を露出した後のウエハを示している。基板４０１が完全に除去される場合、エピ層４０２が半導体膜を形成する。図４Ｄに示されるように、自然酸化物４０２Ａが、裏側薄化によって露出されたエピ層４０２の表面上に形成し得る。
[0049]図４Ｅは、裏側表面の洗浄および準備（ステップ２０７）後のウエハを示している。
[0050]図４Ｆは、エピ層４０２の裏側表面に形成された（ステップ２０９）後の純ボロン層４０６を示している。ボロンがエピ層に拡散すると、ボロン層に隣接するエピ層の表面に薄い（数ナノメートルから数十ナノメートル）高濃度にｐ型ドープされたシリコン層（不図示）が作成される（ステップ２１１）。
[0051]図４Ｇは、純ボロン層４０６の上に堆積された１つ以上の任意の反射防止層または保護層４０８を示している。これらの層の少なくとも１つは、ＡＬＤプロセスを用いて堆積されてもよい。
[0052]図４Ｈは、保護層または支持ウエハまたはハンドリングウエハ４０４が完全にまたは部分的に除去され（ステップ２１３）、第２の金属相互接続部（４０９）が表側に製造された（ステップ２１５）、一実施形態のウエハを示す。図２および図３を参照して上述したように、第２の金属相互接続部４０９は、アルミニウムまたは銅などの金属を含んでもよく、回路素子４０３に含まれる第１の金属相互接続部に使用されるものよりもはるかに粗い設計ルールに従ってパターン化されてもよい。
[0053]図４Ｉは、適切なパターニング、エッチング、および堆積ステップによって金属パッド４０７ａおよび４０７ｂを製造した（ステップ２２３）後のウエハを示している。パッド４０７ａは、表側に製造され、例えば、第２の金属相互接続部４０９に電気的に接続する。パッド４０７ｂは裏側に製造されており、ＴＳＶ４０３Ａに電気的に接続されている。図２および図３を参照して上述したように、画像センサは、表面のみ（パッド４０７ａなど）、裏面のみ（パッド４０７ｂなど）、または表面と裏面の両方にパッドを備えてもよい。任意の第２の金属相互接続部が存在しない場合、金属パッドは回路素子４０３に直接電気的に接続されることに留意されたい。
[0054]上記の例は、本明細書に開示される本発明の範囲を限定することを意味するものではない。それらは単に、耐熱金属を含む、またはそれからなる第１の金属相互接続部をどのように用いて、後にその感光面がボロン層で被覆される画像センサを製造することができるかの例示を意味するのみである。第１の金属相互接続部は耐熱金属を含むため、ボロンの堆積および拡散の間の高温に耐えることができる。
[0055]図５は、本発明の特定の実施形態による、画像センサ５０４、シリコンインターポーザ５０２、および他の電子機器を組み込んだ例示的な検出器アセンブリ５００を示している。
[0056]本発明の一態様では、検出器アセンブリ５００は、インターポーザ５０２の表面に配置された１つ以上の感光センサ５０４を備えてもよい。一実施形態では、アセンブリ５００の１つ以上のインターポーザ５０２は、シリコンインターポーザを含み得るが、これに限定されない。本発明のさらなる態様では、アセンブリ５００の１つ以上の感光センサ５０４は、裏側薄化され、本明細書に記載のようにボロン層およびボロン層に隣接する高濃度ドープ層を含んで裏面照射のためにさらに構成される。
[0057]本発明の別の態様では、アセンブリ５００の様々な回路素子を、インターポーザ５０２上に配置してもよく、またはインターポーザ５０２に組み込んでもよい。一実施形態では、１つ以上の増幅回路（例えば、電荷変換増幅器）（不図示）を、インターポーザ５０２上に配置してもよく、またはインターポーザ５０２に組み込んでもよい。別の実施形態では、１つ以上の変換回路５０８（例えば、アナログ−デジタル変換回路、すなわちデジタイザ５０８）を、インターポーザ５０２上に配置してもよく、またはインターポーザ５０２に組み込んでもよい。別の実施形態では、１つ以上のドライバ回路５０６を、インターポーザ５０２上に配置してもよく、またはインターポーザ５０２に組み込んでもよい。例えば、１つ以上のドライバ回路５０６は、タイミング／シリアル駆動回路を含んでもよい。例えば、１つ以上のドライバ回路５０６は、クロックドライバ回路またはリセットドライバ回路を含んでもよいが、これらに限定されない。別の実施形態では、１つ以上のデカップリングコンデンサ（不図示）を、インターポーザ５０２上に配置してもよく、またはインターポーザ５０２に組み込んでもよい。さらなる実施形態では、１つ以上のシリアル伝送器（図５では不図示）を、インターポーザ５０２上に配置してもよく、またはインターポーザ５０２に組み込んでもよい。
[0058]本発明の別の態様では、センサ５０４に物理的支持を提供するために、１つ以上の支持構造を、感光アレイセンサ５０４の底面とインターポーザ５０２の上面との間に配置してもよい。一実施形態では、センサ５０４に物理的支持を提供するために、複数のはんだボール５１６を、感光アレイセンサ５０４の底面とインターポーザ５０２の上面との間に配置してもよい。センサ５０４の画像化領域は、外部の電気的接続部を含まない場合があるが、センサ５０４の裏側薄化は、センサ５０４をますます可撓化させる原因になることが、ここに認識される。このように、センサ５０４の画像化部分を補強する方法でセンサ５０４をインターポーザ５０２に接続するため、はんだボール５１６を利用してもよい。代替の実施形態では、センサ５０４に物理的支持を提供するために、アンダーフィル材料を、感光アレイセンサ５０４の底面とインターポーザ５０２の上面との間に配置してもよい。例えば、エポキシ樹脂を、感光アレイセンサ５０４の底面とインターポーザ５０２の上面との間に配置してもよい。
[0059]本発明の別の態様では、インターポーザ５０２および様々な追加の回路（例えば、増幅回路、ドライバ回路５０６、デジタイザ回路５０８など）が、基板５１０の表面上に配置される。さらなる態様では、基板５１０は、高い熱伝導率を有する基板（例えば、セラミック基板）を含む。この点に関して、基板５１０は、物理的支持をセンサ５０４／インターポーザ５０２アセンブリに提供する一方、画像化センサ５０４および種々の他の回路（例えば、デジタイザ５０６、ドライバ回路５０８、増幅器等）から効率的に熱を伝導除去するための手段をアセンブリ５００に提供するように構成される。基板は、当該技術分野で公知の任意の硬質の高熱伝導率の基板材料を含み得ることがここに認識される。例えば、基板５１０は、セラミック基板を含み得るが、これに限定されない。例えば、基板５１０は、窒化アルミニウムを含み得るが、これに限定されない。
[0060]別の実施形態では、基板５１０は、ソケットまたは下にあるプリント回路基板（ＰＣＢ）へのインタフェースを提供するように構成されてもよい。例えば、図５に示されるように、基板５１０は、相互接続部５１２を介して、インターポーザ５０２とソケットまたはＰＣＢとの間の相互接続を提供してもよい。基板５１０は、下にあるＰＣＢに作動的に結合され、さらに、その全てが本発明の範囲内であると解釈される様々な方法でソケットまたはＰＣＢに電気的に結合され得ることを、当業者は認識するであろう。
[0061]上記の本発明の構造および方法の様々な実施形態は、本発明の原理の例示にすぎず、本発明の範囲を上述の特定の実施形態に限定することを意図するものではない。例えば、追加のステップが、図２および図３に示されるフローチャートに追加されてもよいし、または示されるステップのいくつかは、示されるものとは異なる順序で実行されてもよい。したがって、本発明は、以下の特許請求の範囲およびそれらの均等物によってのみ制限される。
[0024]回路素子１０３は、半導体膜１０１の上（第１の）面１０１Ｕに（すなわち、その中および上に）形成されるセンサデバイス（例えば、フォトダイオードなどの感光デバイス）および関連する制御トランジスタを備える。図示の例示的な実施形態では、回路素子１０３は、上面１０１Ｕから半導体膜１０１の対応する部分内へ延びる、間隔を置いて配置されたｎ＋ドープ拡散領域１０３−１１、１０３−１２および１０３−１３、ならびにゲート酸化物層を介在させることにより、それぞれ上面１０１Ｕから分離されている多結晶シリコン（ポリシリコン）ゲート構造１０３−２１および１０３−２２を備える。回路素子１０３を形成する拡散領域およびゲート構造の図示された構成は、例示的な回路素子構造を説明する目的でのみ提供され、機能的センサデバイスを表すこと、または添付の特許請求の範囲を制限することを意図するものではない。
[0059]本発明の別の態様では、インターポーザ５０２および様々な追加の回路（例えば、増幅回路、ドライバ回路５０６、デジタイザ回路５０８など）が、基板５１０の表面上に配置される。さらなる態様では、基板５１０は、高い熱伝導率を有する基板（例えば、セラミック基板）を含む。この点に関して、基板５１０は、物理的支持をセンサ５０４／インターポーザ５０２アセンブリに提供する一方、画像化センサ５０４および種々の他の回路（例えば、ドライバ回路５０６、デジタイザ５０８、増幅器等）から効率的に熱を伝導除去するための手段をアセンブリ５００に提供するように構成される。基板は、当該技術分野で公知の任意の硬質の高熱伝導率の基板材料を含み得ることがここに認識される。例えば、基板５１０は、セラミック基板を含み得るが、これに限定されない。例えば、基板５１０は、窒化アルミニウムを含み得るが、これに限定されない。

Claims (21)

  1. 深紫外線（ＤＵＶ）放射、真空紫外線（ＶＵＶ）放射、極紫外線（ＥＵＶ）放射、および荷電粒子の少なくとも１つを感知するための画像センサであって、
    半導体膜であって、前記半導体膜の第１の面に形成された回路素子および前記回路素子上に形成された第１の金属相互接続部を備える前記半導体膜と、
    前記半導体膜の第２の面に形成された純ボロン層と、を備える画像センサであって、
    前記半導体膜が、第２の面から前記半導体膜内へ延びるボロンドープ領域であって、前記純ボロン層に直接隣接して配置される前記ボロンドープ領域を含み、
    前記第１の金属相互接続部が耐熱金属を含む、
    画像センサ。
  2. 前記半導体膜が、１０μｍから４０μｍの範囲の厚さＴ１を有するエピタキシャル層を含む、請求項１に記載の画像センサ。
  3. 前記純ボロン層が、２ｎｍから２０ｎｍの範囲の厚さＴ２を有する、請求項１に記載の画像センサ。
  4. 前記画像センサが、前記純ボロン層の外向きの面に堆積された反射防止被膜をさらに備える、請求項１に記載の画像センサ。
  5. 前記回路素子上に形成された保護層をさらに備え、前記保護層は、前記第１の金属相互接続部が前記半導体膜と前記保護層との間に完全に配置されるように形成されている、請求項１に記載の画像センサ。
  6. 前記保護層が、単結晶シリコンおよびガラスの１つ以上を含む、請求項５に記載の画像センサ。
  7. 前記第１の金属相互接続部が、タングステンおよびモリブデンのうちの少なくとも１つを含む、請求項１に記載の画像センサ。
  8. 前記第１の金属相互接続部の上方に配置され、前記回路素子に結合された第２の金属相互接続部をさらに備え、
    前記第２の金属相互接続部が、アルミニウムおよび銅のうちの少なくとも１つを含む、請求項１に記載の画像センサ。
  9. 前記画像センサが、電荷結合素子（ＣＣＤ）およびＣＭＯＳ素子のうちの１つを備える、請求項３に記載の画像センサ。
  10. 深紫外線（ＤＵＶ）放射、真空紫外線（ＶＵＶ）放射、極紫外線（ＥＵＶ）放射、および荷電粒子の少なくとも１つを感知するための画像センサであって、
    第１のｐ型ドーピング濃度を有する半導体膜であって、前記半導体膜の第１の面に形成された回路素子を備える前記半導体膜と、
    前記回路素子の少なくとも１つに接続された第１の金属相互接続部であって、耐熱金属を含む前記第１の金属相互接続部と、
    前記半導体膜の第２の面に形成された純ボロン層と、
    前記純ボロン層に直接隣接して、前記半導体膜に形成されたｐ型ドープ層と、を備える画像センサであって、
    前記ｐ型ドープ層が、前記第１のｐ型ドーピング濃度よりも高い第２のｐ型ドーピング濃度を有する、
    画像センサ。
  11. 前記純ボロン層の厚さが２ｎｍから２０ｎｍの間であり、
    前記半導体膜の厚さが１０μｍから４０μｍの間である、
    請求項１０に記載の画像センサ。
  12. 前記画像センサが反射防止層または保護層をさらに備え、
    前記純ボロン層の前記厚さが３ｎｍから１０ｎｍの間である、請求項１１に記載の画像センサ。
  13. 前記第１の金属相互接続部が、タングステンおよびモリブデンのうちの少なくとも１つを含む、請求項１１に記載の画像センサ。
  14. 前記画像センサが、前記第１の金属相互接続部の上方に配置され、前記回路素子に結合された第２の金属相互接続部をさらに備え、
    前記第２の金属相互接続部が、アルミニウムおよび銅のうちの少なくとも１つを含む、請求項１１に記載の画像センサ。
  15. 画像センサを製造する方法であって、
    基板上にエピタキシャル層を形成するステップと、
    前記エピタキシャル層上に回路素子を形成するステップと、
    前記回路素子に接続された耐熱金属を含む第１の金属相互接続部を形成するステップと、
    前記基板を薄化して、前記エピタキシャル層の少なくとも一部を露出させる薄化基板を形成するステップと、
    前記エピタキシャル層の前記露出部分に純ボロン層を形成するステップと、
    前記純ボロン層に隣接して前記エピタキシャル層の前記表面にドープ層を形成するステップと、
    を含む方法。
  16. 前記耐熱金属が、タングステンおよびモリブデンのうちの少なくとも１つを含む、請求項１５に記載の方法。
  17. 前記ドープ層を形成するステップが、前記エピタキシャル層を６００℃から９００℃の間の温度に加熱する工程を含む、請求項１５に記載の方法。
  18. 前記方法が、前記基板を薄化するステップの前に、ハンドリングウエハを前記回路素子に取り付けるステップをさらに含む、請求項１５に記載の方法。
  19. 前記方法が、前記純ボロン層を形成するステップの前に、前記エピタキシャル層および前記ハンドリングウエハのうちの少なくとも１つにビアを形成するステップをさらに含む、請求項１８に記載の方法。
  20. 前記方法が、前記ドープ層を形成するステップの後に、前記ビアを露出するステップをさらに含む、請求項１９に記載の方法。
  21. 前記方法が、前記ドープ層を形成するステップの後に、第２の金属相互接続部を形成するステップをさらに含み、
    前記第２の金属相互接続部が、前記回路素子に結合され、
    前記第２の金属相互接続部が、アルミニウムおよびタングステンのうちの少なくとも１つを含む、請求項１５に記載の方法。
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