KR20210020115A - 후면 조사형 센서 및 센서 제조 방법 - Google Patents
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Abstract
전자들 또는 단파장 광을 위한 이미지 센서는 반도체 멤브레인, 반도체 멤브레인의 한 표면 상에 형성된 회로 요소들, 및 반도체 멤브레인의 다른 표면 상의 순수 붕소 층을 포함한다. 회로 요소들은 내화성 금속을 포함하는 금속 인터커넥트들에 의해 연결된다. 순수 붕소 층의 상단 상에는 반사 방지 또는 보호성 층이 형성될 수 있다. 이 이미지 센서는 수년 동안 높은 선속에서 연속 사용되더라도 높은 효율성과 우수한 안정성을 갖는다. 이미지 센서는 전하 결합 디바이스(CCD) 또는 상보성 금속 산화물 반도체(CMOS) 기술을 사용하여 제조될 수 있다. 이미지 센서는 2 차원 구역 센서 또는 1 차원 어레이 센서일 수 있다.
Description
본 출원은 2019년 5월 23일 출원된 "후면 조사형 센서 및 센서 제조 방법"이라는 명칭의 미국 특허 출원 번호 제16/421,212호에 대한 우선권을 주장하며, 이 미국 특허 출원은 2018년 6월 18일에 "후면 조사형 센서 및 센서 제조 방법"이라는 명칭으로 출원된 미국 가특허 출원 번호 제62/686,667호의 우선권을 주장하며, 이들은 본원에 참고로 포함된다.
본 출원은 심자외선(deep UV)(DUV) 및 진공 자외선(vacuum UV)(VUV) 파장들의 방사선을 감지하는 데 적합한 이미지 센서들, 및 그러한 이미지 센서들을 제조하는 방법들에 관한 것이다. 이러한 센서들은 포토마스크, 레티클, 또는 웨이퍼 검사 시스템들 및 다른 용도들용으로 사용하는 데 적합하다.
이하의 설명 및 예들은 본 섹션에 포함되어 있다고 해서 종래 기술인 것으로 인정되는 것은 아니다.
집적 회로 산업은 집적 회로들, 포토마스크들, 레티클들, 태양 전지들, 전하 결합 디바이스들 등의 보다 작은 피처들을 분해할 뿐만 아니라 사이즈들이 그러한 피처 사이즈들보다도 작거나 그러한 피처 사이즈 정도인 결함들을 검출하기 위해 점점 더 높아지는 분해능의 검사 툴들을 필요로 하고 있다.
단파장들, 예컨대, 약 250 nm보다 짧은 파장들에서 동작하는 검사 시스템들은 많은 경우에 이러한 분해능을 제공할 수 있다. 특히, 포토마스크 또는 레티클 검사의 경우, 리소그래피에 사용될 파장과 동일하거나 가까운 파장을 사용하여 검사하는 것이 바람직할 수 있으며, 즉, 현재 세대의 리소그래피의 경우 193.4 nm에 가깝고 향후의 EUV 리소그래피의 경우 13.5 nm에 가까운 파장을 사용하여 검사하는 것이 바람직할 수 있으며, 이는 패턴들로 인해 유발되는 검사 광(inspection light)의 위상 변화들(phase-shifts)이 리소그래피 동안 유발되는 것들과 동일하거나 매우 유사하기 때문이다. 반도체 패터닝된 웨이퍼들을 검사하는 경우, 근자외선(near UV), DUV, 및/또는 VUV 범위들의 파장들을 포함하는 파장 범위와 같이, 상대적으로 넓은 범위들의 파장들에서 동작하는 검사 시스템들이 유리할 수 있으며, 이는 넓은 범위의 파장들이 개별 파장에서 반사율에 큰 변화를 일으킬 수 있는 층 두께들 또는 패턴 치수들의 작은 변화에 대한 감도를 감소시킬 수 있기 때문이다.
포토마스크들, 레티클들, 및 반도체 웨이퍼들 상에서의 작은 결함들이나 입자들을 감지하려면 높은 신호 대 잡음비들이 필요하다. 고속으로 검사할 때 높은 신호 대 잡음비들을 보장하는 데 높은 광자 선속 밀도들(photon flux densities)이 필요한데, 이는 검출된 광자들의 수의 통계적 변동(푸아송 잡음(Poisson noise))이 신호 대 잡음비에 대한 근본적인 한계이기 때문이다. 대부분의 경우, 픽셀 당 약 100,000 개 이상의 광자들이 필요하다. 검사 시스템들은 전형적으로 짧은 중단만으로 하루 24 시간 사용되기 때문에, 센서는 동작 후 몇 달만에 다량의 방사선 노즈량에 노출된다.
진공 파장이 250 nm인 광자는 약 5 eV의 에너지를 갖는다. 실리콘 이산화물의 밴드갭(bandgap)은 약 10 eV이다. 이러한 파장 광자들은 실리콘 이산화물에 흡수될 수 없는 것처럼 보이지만, 실리콘 표면 상에서 성장되는 실리콘 이산화물은 실리콘 이산화물 구조가 실리콘 결정의 구조와 완벽하게 매칭될 수 없기 때문에 실리콘과의 계면에서 약간의 댕글링 결합들(dangling bonds)을 가져야 한다. 또한, 단일 이산화물은 비정질이기 때문에 재료 내에는 또한 약간의 댕글링 결합이 있을 가능성이 있다. 실제로, DUV 파장들, 특히 파장이 약 220 nm보다 짧은 광자들을 흡수할 수 있는 산화물 내부뿐만 아니라 하부의 반도체에 대한 계면에서는 무시할 수없는 결함들 및 불순물들의 밀도가 있을 것이다. 또한, 높은 방사선 선속 밀도하에서, 두 개의 고 에너지 광자들은 매우 짧은 시간 간격(나노초 또는 피코초) 내에 동일한 위치 근처에 도달할 수 있으며, 이는 고속으로 연속하는 두 개의 흡수 이벤트들에 의해 또는 2 개의 광자 흡수에 의해 실리콘 이산화물의 전도 대역에 여기중인 전자들이 유도되게 할 수 있다.
검사, 계측, 및 관련 애플리케이션에 사용되는 센서들에 대한 추가 요구 사항은 고감도이다. 위에서 설명한 바와 같이, 높은 신호 대 잡음비들이 필요하다. 센서가 입사 광자들의 대부분을 신호로 변환하지 않는 경우, 보다 효율적인 센서를 가진 검사 또는 계측 시스템과 비교하여 동일한 검사 또는 측정 속도를 유지하기 위해 보다 높은 강도의 광 소스가 필요할 것이다. 보다 높은 강도의 광 소스는 검사되거나 측정되는 샘플 및 계측 광학계(instruments optics)를 보다 높은 강도들에 노출시켜 시간이 지남에 따라 손상이나 성능 저하를 일으킬 수 있을 것이다. 보다 높은 강도의 광 소스는 또한 보다 고가일 수 있거나, 또는 특히 DUV 및 VUV 파장들에서 이용 가능하지 않을 수 있다.
DUV 및 VUV 파장들은 실리콘에 의해 강하게 흡수된다. 이러한 파장들은 실리콘 표면의 약 10 nm 또는 수십 nm 내에서 대부분 흡수될 수 있다. DUV 또는 VUV 파장들에서 동작하는 센서의 효율성은 흡수된 광자들에 의해 생성된 전자들의 부분들이 전자들의 재결합 전에 얼마나 수집될 수 있는지에 따라 달라진다. 실리콘 이산화물은 낮은 결함 밀도로 실리콘과의 고품질 계면을 형성할 수 있다. 반사 방지 코팅에 일반적으로 사용되는 많은 재료를 포함한 대부분의 다른 재료들은 실리콘 상에 직접 퇴적되는 경우 실리콘의 표면 상에 매우 높은 밀도의 전기적 결함들을 발생시킨다. 실리콘의 표면 상의 고밀도의 전기적 결함들은 가시광 파장들에서 동작하도록 설계된 센서에 대해서는 문제가 되지 않을 수 있는데, 이는 이러한 파장들이 일반적으로 흡수되기 전에 실리콘 내로 약 100 nm 이상으로 이동할 수 있기 때문이며, 따라서 실리콘 표면 상의 전기적 결함들에 의해서는 거의 영향을 받지 않을 수 있다. 그러나, DUV 및 VUV 파장들은 실리콘 표면에 너무 가깝게 흡수되므로, 표면 상의 및/또는 표면 상의 층(들) 내에 트래핑되어 채워진 전기적 결함들로 인해, 실리콘 표면이나 그 근처에서 생성된 전자의 상당한 부분들이 재결합되어 소실되어, 저효율 센서를 유발할 수 있게 된다.
Chern 등의 미국 특허 제9,496,425호 및 제9,818,887호는 이미지 센서 구조들 및 이미지 센서들의 제조 방법들을 기술하며, 이 이미지 센서들은 적어도 이미지 센서의 노출된 후면 상에 퇴적된 붕소 층을 포함한다. 약 400 내지 450 ℃의 범위 및 약 700 내지 800 ℃의 범위를 포함하는 붕소 퇴적을 위한 상이한 온도 범위가 개시된다. 본 발명자들은, 약 600 ℃ 내지 약 900 ℃의 퇴적 온도와 같이 붕소에 대한 보다 높은 퇴적 온도의 한 가지 이점은 그러한 온도에서 붕소가 실리콘 내로 확산되어 매우 얇고 고농도로 p 타입 도핑된 실리콘 층을 감광성 후면 표면 상에 제공한다는 것을 알게 되었다. 이러한 p 타입 도핑된 실리콘 층은 DUV 및 VUV 방사선에 대한 높은 양자 효율을 보장하는 데 중요하며, 이는 이러한 실리콘 층이 표면 근처에서 정적 전계를 생성하여 전자들을 표면으로부터 멀리 실리콘 층 내로 가속화시키기 때문이다. 이러한 p 타입 실리콘은 또한 이미지 센서의 고속 동작에 중요한 실리콘의 후면 표면의 전도도를 증가시키며, 이는 센서의 전면 표면 상의 전극들 상의 신호들의 스위칭에 의해 유도된 접지 전류들에 대한 복귀 경로가 필요하기 때문이다.
그러나, 450 ℃보다 높은 처리 온도들은 기존 CMOS 회로들을 포함하는 반도체 웨이퍼들에 대해서는 사용될 수 없으며, 이는 450 ℃가 CMOS 디바이스들을 제조하는 데 일반적으로 사용되는 알루미늄 및 구리와 같은 금속들의 용융점에 가깝기 때문이다. 450 ℃보다 높은 온도와 같은 고온들에서, 이러한 금속들은 팽창하고, 연화되며, 그리고 박리될 수 있다. 또한, 고온들에서 구리는 실리콘을 통해 쉽게 확산되어 CMOS 회로들의 전기적 특성들을 변화시킬 것이다. 웨이퍼를 박형화(thinning)한 후 그 웨이퍼 상에 임의의 금속들을 퇴적하게 되면, 앞서 언급한 특허들에서 설명된 바와 같이 600 내지 900 ℃의 온도에서 붕소 층이 후면 표면 상에 퇴적될 수 있어 붕소 층의 퇴적 동안 또는 그에 후속하여 그 표면 내로 붕소가 확산될 수 있다. 그 후 금속 인터커넥트들이 전면 표면 상에 형성될 수 있다. 웨이퍼의 이미지 센서 영역들이, 예를 들어, 약 25 ㎛ 이하의 두께로 박형화된 후, 박형화된 영역은 상당히 뒤틀릴 수 있으며 수십 미크론 이상의 피크 대 밸리의 비평탄도를 가질 수 있다. 따라서, 수십 미크론 폭 이상과 같은 비교적 넓은 폭의 인터커넥트 라인들 및 비아들을 사용하여, 비평탄도로 인해 야기되는 어떠한 오정렬에도 불구하고, 그러한 라인들 및 비아들이 연결되도록 보장할 필요가 있다. 이러한 넓은 금속 인터커넥트들 및 비아들은 해당 라인들 및 비아들과 연관된 단위 면적당 캐패시턴스를 증가시킨다. 더욱이, 넓은 폭의 인터커넥트들 및 비아들은 약 백만 개 이상의 픽셀들을 갖는 대면적 센서 상의 모든 신호들을 인터커넥트하는 것을 어렵거나 불가능하게 만들 수 있다. 일부의 경우에, 금속 인터커넥트들을 연결하는 데 폴리실리콘 점퍼들이 필요할 수 있지만, 폴리실리콘은 어떤 금속보다 훨씬 높은 비저항(resistivity)을 가지므로 이러한 점퍼들을 사용하면 센서의 최대 동작 속도가 제한될 수 있다.
따라서, 전술한 단점들의 일부 또는 전부를 극복하는 것을 저하시키지 않으면서도 고에너지 광자들을 효율적으로 검출할 수 있는 이미지 센서가 필요하다. 특히, 비교적 평탄한 웨이퍼(즉, 약 10 ㎛ 이하의 평탄도를 갖는 웨이퍼) 상에 금속 인터커넥트들을 형성할 수 있게 하면서 붕소 층과 붕소 도핑이 후면 표면에 있는 후면 박형화된 이미지 센서를 제조하는 방법은 보다 미세한 설계 규칙들(예컨대, 0.35 ㎛ 공정 또는 더 미세한 공정에 해당하는 설계 규칙들)의 사용을 가능하게 할 것이다. 이러한 방법은 플로팅 확산(floating diffusion)과 같은 임계 피처들에 대한 보다 좁은 폭의 금속 라인들의 연결을 허용하면서, 보다 작은 플로팅 확산 캐패시턴스 및 보다 높은 전하 대 전압 변환비들을 가능하게 할 것이다. 보다 미세한 설계 규칙들은 또한 센서의 단위 면적당 보다 많은 인터커넥트 라인들을 허용하고, 이미지 센서 상의 회로들을 연결함에 있어 보다 많은 유연성을 가능하게 한다.
DUV 및/또는 VUV 이미징을 위한 높은 양자 효율을 갖는 이미지 센서들 및 그 이미지 센서들의 제조 방법들이 설명된다. 이러한 이미지 센서들은 높은 DUV 및 VUV 방사선 선속하에서 긴 수명으로 동작할 수 있다. 이러한 방법들은 반도체(바람직하게는 실리콘) 웨이퍼 상의 층에 감광성 능동 및/또는 수동 회로 요소들을 형성하는 공정 단계들뿐만 아니라, 센서의 전기적 요소들 간의 금속 인터커넥트들을 형성하는 공정 단계들을 포함한다. 이러한 이미지 센서들은 (약 0.35 ㎛ 또는 더 미세한 설계 규칙들을 준수하는 것들과 같은) 미세 금속 인터커넥트들 및 비아들을 포함할 수 있는 한편, 붕소 층으로 코팅된 후면측 표면과, 붕소 층 바로 인접하게 고농도로 도핑된 p 타입 실리콘 층을 가질 수 있다. 금속 인터커넥션들(metal interconnections)은 텅스텐, 몰리브덴, 또는 다른 내화성(즉, 고 용융점) 금속을 포함할 수 있다. 일 실시예에서, 금속 인터커넥션들은 내화성 금속들로만 구성될 수 있다. 일 실시예에서, 금속 인터커넥션들을 형성하는 데 사용되는 퇴적 공정들은 금속 층들 내의 응력을 감소시키도록 구성될 수 있다. 일 실시예에서, 알루미늄 또는 구리를 포함하는 추가적인 금속 인터커넥션들은 내화성 금속을 포함하는 금속 인터커넥션들의 상단에 부가되어 그들에 연결될 수 있다.
이미지 센서를 제조하는 예시적인 방법은: 기판 상에 에피택셜 층을 형성하는 단계; 상기 에피택셜 층 상에 게이트 층을 형성하는 단계 ― 상기 게이트 층은 실리콘 이산화물 및 실리콘 질화물과 같은 하나 이상의 유전체 재료 층을 포함함 ―; 폴리실리콘 및 유전체 재료들을 포함하는 게이트 층 상에 회로 요소들을 형성하는 단계; 상기 회로 요소들 중 적어도 일부를 함께 연결하기 위해 제 1 금속 비아들 및 제 1 금속 인터커넥트들을 형성하는 단계; 상기 기판을 박형화하여 상기 에피택셜 층의 적어도 일부를 노출시키는 단계 ― 상기 노출된 에피택셜 층은 본원에서 반도체 멤브레인으로 지칭됨 ―; 상기 에피택셜 층의 노출된 부분들 상에 직접 순수 붕소 층을 형성하는 단계; 상기 붕소 층을 형성하는 동안 및/또는 상기 붕소 층을 형성하는 것에 후속하여 붕소를 상기 에피택셜 층 내로 확산시키는 단계; 및 상기 붕소 층의 표면 상에 직접 하나 이상의 반사 방지 층을 선택적으로 형성하는 단계를 포함한다. 본원에서 사용되는 바와 같이, "회로 요소들"이라는 문구는 전하 결합 디바이스들 및 포토다이오드들과 같은 감광성 디바이스들; 트랜지스터들, 다이오드들, 저항기들 및 캐패시터들과 같은 다른 반도체 디바이스들; 및 이들 사이의 전기적 인터커넥션들(종종 인터커넥트들이라고 지칭되기도 함)을 지칭한다. 이러한 회로 요소들은 포토리소그래피, 퇴적, 에칭, 이온 주입, 및 어닐링을 포함하지만 이에 제한되지 않는 표준 반도체 제조 공정들을 사용하여 형성된다. 제 1 금속 인터커넥트들은 텅스텐 또는 몰리브덴과 같은 내화성 금속을 포함한다. 샘플(예컨대, 웨이퍼)의 박형화는 이온 에칭, 화학적 에칭, 및/또는 연마를 사용하여 수행될 수 있다. 특히, 이러한 박형화는 후면 표면 상에 충돌하는 광에 대한 이미지 센서의 감도를 증가시킬 수 있다. 붕소 층 상에는 반사 방지 코팅이 형성될 수 있다. 방법은 순수 붕소 층을 형성한 후에 제 1 인터커넥트들의 상단 상에 그리고 이들 제 1 인터커넥트들에 연결되는 하나 이상의 추가적인 인터커넥트 층들을 형성하는 단계를 더 포함할 수 있다. 추가적인 인터커넥트 층들은 알루미늄 또는 구리와 같은 금속을 포함할 수 있으며, 이는 이러한 층들이 약 450 ℃보다 높은 온도들에 노출될 필요가 없기 때문이다. 추가적인 인터커넥트 층들은 1 ㎛ 공정 또는 더 거친 공정에 해당하는 설계 규칙들에 따라 제조될 수 있으므로 이들 층들은 10 ㎛ 이상의 비평탄도를 가질 수 있는 표면 상에 형성될 수 있다.
이미지 센서를 제조하는 또 다른 방법은 기판 상에 에피택셜 층을 형성한 다음 에피택셜 층 상에 회로 요소들을 형성하는 단계를 포함한다. 이 단계는 금속 인터커넥트들을 형성하는 단계를 포함한다. 금속 인터커넥트들은 텅스텐 및 몰리브덴과 같은 내화성 금속들을 포함할 수 있거나, 또는 완전히 이들 금속들로 구성될 수 있다. 보호 층은 회로 요소들 상에 형성될 수 있다. 핸들 웨이퍼는 회로 요소들을 포함하는 표면 상에 본딩될 수 있다. 기판은 그 후 에피택셜 층의 적어도 일부를 노출시키도록 박형화된다. 위에 표시된 바와 같이, 이러한 박형화는 후면 표면 상에 충돌하는 광에 대한 이미지 센서의 감도를 증가시킬 수 있다. 박형화 공정에서 노출된 에피택셜 층의 표면 상에는 순수 붕소 층이 형성된다. 순수 붕소 층은 600 ℃보다 높은 온도에서 퇴적될 수 있거나, 또는 퇴적 후에 600 ℃보다 높은 온도로 상승되어 붕소가 에피택셜 층 내로 확산되도록 할 수 있다. 붕소 층 상에는 반사 방지 코팅이 형성될 수 있다.
DUV 및/또는 VUV 방사선에 대해 높은 양자 효율 및 긴 수명 동작을 갖는 이미지 센서들이 설명된다. 이러한 이미지 센서들은 이미지 센서들의 후면측 상에 충돌하는 방사선에 대해 고감광성이도록 후면측으로부터 박형화된다(여기서 이들 이미지 센서들은 후면 조사된다). 이미지 센서들은, 텅스텐 및 몰리브덴과 같은 내화성 금속들을 포함하거나 완전히 이러한 내화성 금속들로 구성되는 제 1 금속 인터커넥트들을 포함한다. 에피택셜 층의 후면 표면 상에 직접 퇴적된 것은 고순도 비정질 붕소의 얇은(예컨대, 약 2 nm 내지 약 20 nm 두께의) 층이다. 일 실시예에서, 하나 이상의 추가적인 재료 층이 붕소 상에 코팅될 수 있다. 각 층의 두께 및 재료는 이미지 센서 내로의 관심 파장의 투과를 증가시키고, 및/또는 붕소 층을 손상으로부터 보호하기 위해 선택될 수 있다. 일 실시예에서, 제 2 금속 인터커넥트들은 제 1 금속 인터커넥트들의 상단 상에 형성되어 이들 제 1 금속 인터커넥트들에 연결될 수 있다. 제 2 금속 인터커넥트들은 알루미늄과 구리 중 하나를 포함할 수 있고, 1 ㎛ 또는 더 거친 설계 규칙들에 따라 배열될 수 있다.
본원에 설명된 이미지 센서는 전하 결합 디바이스(charge coupled device)(CCD) 또는 상보성 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 기술을 사용하여 제조될 수 있다. 이미지 센서들은 2 차원 구역 센서들 또는 1 차원 어레이 센서들일 수 있다.
도 1은 본 발명에 따라 제조된 예시적인 이미지 센서를 도시하는 단면도이다.
도 2 및 3은 이미지 센서를 제조하는 예시적인 방법을 도시한 것이다.
도 4a 내지 도 4i는 도 2 및 도 3을 참조하여 기술된 방법이 적용된 웨이퍼의 예시적인 단면들을 도시한 것이다.
도 5는 이미지 센서, 실리콘 인터포저, 및 다른 전자 장치들을 포함하는 예시적인 검출기 어셈블리를 도시한 것이다.
도 2 및 3은 이미지 센서를 제조하는 예시적인 방법을 도시한 것이다.
도 4a 내지 도 4i는 도 2 및 도 3을 참조하여 기술된 방법이 적용된 웨이퍼의 예시적인 단면들을 도시한 것이다.
도 5는 이미지 센서, 실리콘 인터포저, 및 다른 전자 장치들을 포함하는 예시적인 검출기 어셈블리를 도시한 것이다.
도 1은 본 발명의 예시적인 실시예에 따라 심자외선(DUV) 방사선, 진공 자외선(VUV) 방사선, 극자외선(EUV) 방사선, 또는 하전 입자들을 감지하도록 구성된 이미지 센서(100)의 일부를 도시하는 측단면도이다. 이미지 센서(100)는 반도체 멤브레인(101)의 상부 (제 1) 표면(101U) 상에 형성된 회로 요소(103), 회로 요소(103) 위의 유전체 재료 층들(112) 내에 배치된 제 1 금속 인터커넥트들(110), 및 반도체 멤브레인(101)의 하부 (제 2) 표면(101L) 상에 형성된 순수 붕소 층(106)을 포함한다.
일 실시예에서, 반도체 멤브레인(101)은 10 ㎛ 내지 40 ㎛의 범위의 두께(T1) 및 약 1013 cm-3 내지 1014 cm-3의 범위의 p 타입 (붕소) 도펀트를 갖는 저농도로 p 도핑된 에피택셜 실리콘 층을 포함한다.
회로 요소(103)는 반도체 멤브레인(101)의 상부 (제 1) 표면(101U) 상에 (즉, 내부 및 위에) 형성되는 센서 디바이스(예컨대, 포토다이오드와 같은 감광성 디바이스) 및 관련 제어 트랜지스터들을 포함한다. 도시된 예시적인 실시예에서, 회로 요소(103)는 반도체 멤브레인(101)의 상부 표면(101U)으로부터 대응하는 부분들로 연장되는 이격된 n+ 도핑된 확산 영역들(103-11, 103-12, 및 103-12), 및 게이트 산화물 층들을 개재함으로써 상부 표면(101U)으로부터 각각 분리되는 다결정 실리콘 (폴리실리콘) 게이트 구조물들(103-21 및 103-22)을 포함한다. 회로 요소(103)를 형성하는 확산 영역들 및 게이트 구조물들의 도시된 구성은 예시적인 회로 요소 구조물들을 설명하기 위한 목적으로만 제공되며, 기능 센서 디바이스를 나타내거나 첨부된 청구범위를 제한하기 위한 것은 아니다.
일 실시예에서, 순수 붕소 층(106)은, 2 nm 내지 20 nm의 범위의 두께(T2)를 갖도록 이하에 설명된 기술들을 사용하여 형성된다. 일 실시예에서, 순수 붕소 층(106)은 80 % 이상의 붕소 농도를 포함하고, 상호 확산된 실리콘 원자들 및 산소 원자들은 나머지 20 % 이하를 주로 구성한다.
제 1 양태에 따르면, 이미지 센서(100)는 하부 표면(101L)로부터 반도체 멤브레인(101)으로부터 연장되는 (즉, 순수 붕소 층(106)에 바로 인접하게 배치되는) 고농도로 p 도핑된 영역(102)을 포함한다. 일 실시예에서, p 도핑된 영역(102)은 순수 붕소 층(106)의 형성 동안 또는 순수 붕소 층(106)의 형성 직후에 하부 표면(101L)을 통한 붕소 원자들의 확산에 의해 형성되는 붕소 도핑 영역이다. 바람직하게는 p 도핑된 영역(102)은 하부 표면(101L)에 바로 인접한 곳에서 최대 도펀트 농도를 가져야 하며, 이 도펀트 농도는 하부 표면(101L)으로부터 멀리 반도체 멤브레인(101) 내로의 거리에 따라 감소한다. 예시적인 실시예에서, p 도핑된 영역(102)은 하부 표면(101L)에 바로 인접한 곳에서 1019 cm-3보다 큰 공칭 p 타입 도핑 농도를 가지며, 이러한 도핑 농도는 그 하부 표면으로부터 멀리 10 nm 내지 50 nm의 거리에 걸쳐 반도체 멤브레인(101)의 농도와 유사한 도펀트 농도(예를 들어, 1013 cm-3 내지 1014 cm-3의 범위의 도펀트 농도)로 감소한다.
제 2 양태에 따르면, 제 1 금속 인터커넥트들(110) 및 대응하는 제 1 금속 비아들(115)은 아래에서 명확해질 이유 때문에 내화성 금속(예컨대, 텅스텐 및 몰리브덴 중 하나 또는 둘 모두)을 포함한다. 예시적인 실시예에서, 제 1 금속 인터커넥트들은 3 개의 금속화 공정들(M1, M2, 및 M3)의 일부로서 각각 형성되는 금속 라인들(110-1, 110-2, 및 110-3)을 포함하며, 이들 제 1 금속 인터커넥트들은 또한 제 1 금속 비아들(115)의 형성을 포함하므로, 제 1 금속 인터커넥트들(110)은 회로 요소(103)의 관련 부분들에 전기적으로 연결된다. 제 1 금속 인터커넥트들(110) 및 제 1 금속 비아들(115)의 구성은 예시적인 목적을 위해 임의로 도시된 것이고, 제한하려는 의도가 아니다(예컨대, 제 1 금속 인터커넥트들(110)은 임의의 수의 금속 층들 내에 형성될 수 있다).
또 다른 특정 실시예에서, 선택적 반사 방지 코팅(108)은 순수 붕소 층(106)의 하부 (외향) 표면(106L) 상에 퇴적되고, 순수 붕소 층(106)의 두께(T2)는 3 nm 내지 10 nm의 범위이다.
일 실시예에서, 이미지 센서(100)는, (제 1) 금속 인터커넥트들(110)이 보호 층(104)과 반도체 멤브레인(101) 사이에 완전히 배치되도록, 유전체 층(112) 위에 형성되는 선택적 보호 층(104)을 포함한다. 대안적인 실시예에서, 보호 층(104)은 핸들러 웨이퍼(예컨대, 단결정 실리콘 또는 글래스)의 일부에 의해 구현되거나, 또는 유전체 층(112) 위에 부착/형성된 보호성 재료 층(예컨대, 실리콘 이산화물, 실리콘 질화물, 또는 실리콘 옥시 질화물)에 의해 구현된다. 일 실시예에서, 보호 층(104)은 약 0.5 ㎛ 내지 약 3 ㎛ 범위의 두께를 갖는다. 다른 실시예에서, 보호 층(104)은 완전히 생략된다.
일 실시예에서, 하나 이상의 제 2 금속 인터커넥트들(120)은 제 1 금속 인터커넥트들(110) 위의 제 2 유전체 층(122) 내에 형성되고, 제 2 금속 비아들을 통해 회로 요소(103)에 연결된다. 예를 들어, 제 2 금속 인터커넥트(120-1)는 제 2 금속 비아(125-1)를 통해 회로 요소(103)의 일부에 직접 연결되고, 제 2 금속 인터커넥트(120-2)는 제 2 금속 비아(125-2) 및 제 1 금속 인터커넥트(110-2)를 통해 회로 요소(103)에 전기적으로 연결된다. 일 실시예에서, 제 2 금속 인터커넥트들(120)은 알루미늄과 구리 중 적어도 하나를 포함한다. 일 실시예에서, 제 2 금속 인터커넥트들(120)은 보호 층(104) 위에 배치되고, 제 2 금속 비아들(125-1 및 125-2)은 보호 층(104)을 통해 연장된다.
도 2 및 도 3은 이미지 센서를 제조하는 예시적인 기술(200)을 도시한 것이다. 이 실시예에서, 회로 요소는 리소그래피, 퇴적, 이온 주입, 어닐링, 및 에칭을 포함하는 표준 반도체 처리 단계들을 사용하여 단계(201)에서 생성될 수 있다. 일 실시예에서, CCD 및/또는 CMOS 센서 요소들 및 디바이스들은 또한 단계(201)에서 생성될 수 있다. 이러한 회로 요소들은 웨이퍼의 전면측 표면 상의 에피택셜(epi) 층에서 생성된다. 바람직한 실시예에서들, 에피택셜 층은 약 10 ㎛ 내지 40 ㎛의 두께이다. 에피택셜 층은 저농도로 p 도핑된다(p-). 일 실시예에서, 에피택셜 층의 비저항은 약 10 내지 1000 Ω cm이다. 제 1 금속 인터커넥트들은 텅스텐, 몰리브덴, 또는 다른 내화성 금속을 사용하여 단계(201)에서 생성되므로, 이 금속 인터커넥트들은 후속 단계들, 특히, 단계들(209 및/또는 211)에서 고온들(예를 들어, 약 600 ℃보다 높은 온도들)에 견딜 수 있다. 바람직하게는, 제 1 금속 인터커넥트들의 조성물 및 이들 인터커넥트들을 퇴적하는 데 사용되는 공정들은 금속들의 응력을 감소시키기 위해 선택될 수 있다. 감소된 응력 텅스텐을 퇴적하기 위한 퇴적 공정은, 예를 들어, Schmitz 등에 의한 "증착 파라미터들에 대한 화학 기상 증착된 텅스텐 막들의 응력의 의존성(The Dependence of the Stress of Chemical Vapor Deposited Tungsten Films on Deposition Parameters)"(J. Electrochem. Soc., 141, pp843-848 (1994))에서 설명된다. 이 문헌은 본원에 참고로 포함된다.
단계(203)에서, 웨이퍼의 전면측 표면이 보호될 수 있다. 이러한 보호는 단계(201) 동안 형성된 회로 요소들의 상단에 하나 이상의 보호성 층을 퇴적하는 것을 포함할 수 있다. 하나 이상의 보호성 층은 실리콘 이산화물, 실리콘 질화물, 또는 다른 재료를 포함할 수 있다. 이러한 보호는 또한, 또는 대신에, 이러한 웨이퍼를 실리콘 웨이퍼, 석영 웨이퍼, 또는 다른 재료로 만들어진 웨이퍼와 같은 핸들링 웨이퍼에 부착하는 것을 포함할 수 있다. 핸들링 웨이퍼는 회로 요소들에 연결하기 위한 텅스텐 또는 몰리브덴과 같은 내화성 금속을 포함하는 비아들을 포함할 수 있다.
단계(205)는 적어도 활성 센서 구역들 내의 에피택셜 층을 노출시키기 위해 후면측으로부터 웨이퍼를 박형화하는 것을 포함한다. 이 단계는 연마, 에칭, 또는 둘 다를 포함할 수 있다. 일부 실시예에서, 전체 웨이퍼는 후면 박형화된다. 다른 실시예들에서, 활성 센서 구역들만이 에피택셜 층에까지 완전히 박형화된다.
단계(207)는 붕소 퇴적 이전에 후면측 표면을 세정하고 준비하는 것을 포함한다. 이 세정 중에 유기물들 및 금속들을 포함한 모든 오염물들과 자연 산화물(native oxide)을 후면측 표면에서 제거해야 한다. 일 실시예에서, 이 세정은 희석된 HF 용액을 사용하거나 RCA 세정 공정을 사용하여 수행될 수 있다. 세정 후 그리고 준비 중에, 웨이퍼는 마랑고니(Marangoni) 건조 기술 또는 유사한 기술을 사용하여 건조되어, 표면을 건조 상태로 유지하고 워터 마크들(water marks)이 없는 상태로 유지할 수 있다.
바람직한 실시예들에서, 웨이퍼는 세정 후 자연 산화물 재성장을 최소화하기 위해 단계들(207과 209) 사이에서 (예컨대, 건조 질소를 사용하여) 제어된 분위기에서 보호된다.
단계(209)에서, 웨이퍼의 후면측 표면 상에 붕소를 퇴적한다. 바람직한 일 실시예에서, 이 퇴적은 약 600 내지 900 ℃의 온도에서 디보란(diborane) 및 수소 가스들의 혼합물을 사용하여 수행될 수 있으며, 이에 따라 고순도 비정질 붕소 층을 생성할 수 있다. 대안적인 실시예에서, 퇴적은 질소로 희석된 디보란 또는 디보란-수소 혼합물을 사용하여 수행될 수 있다. 퇴적되는 붕소 층의 두께는 센서의 용도에 따라 달라진다. 전형적으로, 붕소 층 두께는 약 2 nm 내지 20 nm, 바람직하게는 약 3 nm 내지 10 nm일 것이다. 최소 두께는 핀홀이 없는 균일한 막의 필요에 따라 설정되는 반면, 최대 두께는 붕소에 의한 관심있는 광자들 또는 하전 입자들의 흡수와 웨이퍼가 상승된 온도에서 유지될 수 있는 최대 시간 길이에 따라 달라진다.
단계(209)에서, 웨이퍼는 수소 가스와 같은 환원 환경에서 몇 분 동안 고온에서 유지될 수 있다. 바람직한 실시예들에서, 웨이퍼는 약 1 내지 4 분 동안 약 800 ℃ 내지 850 ℃의 온도에서 유지될 수 있다. 이러한 고온은 단계(207) 이후에 재성장할 수도 있는 임의의 자연 산화물 층을 제거할 수 있다.
붕소 퇴적에 대한 자세한 세부 사항들은 "제어된 나노미터 깊이의 p+-n 접합 형성을 위한 실리콘 상의 a-붕소 층의 화학 기상 증착(Chemical vapor deposition of a-boron layers on silicon for controlled nanometer-deep p+-n junction formation)"(Sarubbi et al., J. Electron. Material, vol. 39, pp. 162-173, 2010)에서 찾을 수 있으며, 이는 본원에 참고로 포함된다.
단계(211)에서, 웨이퍼는 고온에서, 예를 들어, 약 600 ℃ 내지 약 900 ℃ 사이의 온도에서 몇 분 동안, 예를 들어, 약 1 내지 10 분의 시간 동안 유지되어, 붕소가 에피택셜 층의 표면 내로 확산될 수 있게 된다(예를 들어, 이에 의해 표면(101L) 바로 내부의 멤브레인(101)에 붕소 도핑 영역(도핑된 층)(102)을 형성하게 된다). 단계(211)에서 사용되는 온도는 붕소 층을 퇴적하기 위해 단계(209)에서 사용된 온도와 유사하거나 더 높을 수 있다. 바람직하게는 단계(211)는 질소, 아르곤, 또는 다른 불활성 가스 환경에서 수행된다.
단계(211) 후에, 다른 층들이 붕소 층의 상단에 퇴적될 수 있다. 이들 다른 층들은, 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 이산화물, 마그네슘 불화물, 및 리튬 불화물과 같은 하나 이상의 재료로 구성된 반사 방지 코팅을 포함할 수 있다. 이들 다른 층들은 루테늄, 텅스텐, 또는 몰리브덴과 같은 금속을 포함하는 얇은 보호성 층을 포함할 수 있다. 이들 다른 층들 중 하나 이상은 원자 층 증착(ALD)을 사용하여 퇴적될 수 있다. 이러한 층들을 퇴적하기 위해 ALD 공정을 사용하는 이점은 ALD 공정들이 일반적으로 퇴적된 층(들)의 두께를 매우 정밀하게 (단일의 일분자층(monolayer)) 제어할 수 있다는 것이다. 대안적인 실시예에서, 다른 층들은 도 3에 도시된 단계들 중 하나와 같은 나중의 공정 단계들 중 하나 후에 붕소 층의 상단에 퇴적될 수 있다.
일 실시예에서, 보호성 전면측 층 및/또는 핸들링 웨이퍼는 적어도 일부 회로 요소들 및/또는 제 1 금속 인터커넥트들을 노출시키기 위해 단계(213)에서 부분적으로 또는 전체적으로 제거될 수 있다.
일 실시예에서, 제 2 금속 인터커넥트들은 단계(215)에서 웨이퍼의 전면측 상에 제조되고 제 1 금속 인터커넥트들 및/또는 회로 요소들에 연결될 수 있다. 제 2 금속 인터커넥트들은 후속 처리 단계들 동안 고온(예를 들어, 450 ℃를 초과하는 온도)으로 처리되지 않을 수 있기 때문에 구리 또는 알루미늄을 포함하는 임의의 적합한 금속을 포함할 수 있다. 제 2 금속 인터커넥트들은 전기 도금, 무전해 도금, 화학 기상 증착(CVD), ALD, 또는 물리 기상 증착(PVD)을 포함하지만 이에 제한되지 않는 임의의 적절한 처리 기술에 의해 퇴적될 수 있다. 웨이퍼가 단계(201)에서보다 단계(215)에서 덜 평탄할 수 있기 때문에, 제 2 금속 인터커넥트들의 패턴들은 비교적 큰 설계 규칙들(예를 들어, 1㎛ 또는 더 거친 공정에 대응하는 설계 규칙들)을 따를 수 있고, 마스크 정렬기, 컨택트 마스크, 또는 다른 상대적으로 저해상도의 리소그래피 공정에 의해 프린팅될 수 있다. 제 2 금속 인터커넥트들은 선택된 제 1 금속 인터커넥트들과 병렬로 전도 경로를 형성할 수 있으며, 이로써 그 인터커넥트들의 전체 저항을 감소시킬 수 있고, 제 1 금속 인터커넥트들만으로 가능했던 것보다 이미지 센서의 고속 동작을 가능하게 할 수 있는데, 이는 제 1 금속 인터커넥트들이 내화성 금속을 사용하기 때문에 상대적으로 높은 저항을 가질 수 있기 때문이다.
단계(223)에서, 외부 커넥션들, 예를 들어, 본딩 패드들 또는 범프 패드들은 웨이퍼 상에 제조되고, 예를 들어, 제 1 금속 인터커넥트들에 연결하거나 제 2 금속 인터커넥트들에 연결함으로써 회로 요소들에 전기적으로 연결된다. 단계(223)에서 형성된 외부 커넥션들은 웨이퍼의 전면측, 후면측, 또는 양면에 있을 수 있다. 일 실시예에서, 외부 커넥션들을 제 1 금속 인터커넥트들 또는 제 2 금속 인터커넥트들에 연결하는 것은 핸들링 웨이퍼, 보호성 전면측 층, 또는 웨이퍼에서 비아들을 생성, 개방, 또는 노출시키는 것을 포함할 수 있다. 일 실시예에서, 실리콘 관통 비아들은 웨이퍼의 후면측 상의 외부 커넥션들을 웨이퍼의 전면측 상의 제 1 금속 인터커넥트들 또는 제 2 금속 인터커넥트들에 연결하는 데 사용된다.
단계(225)에서, 결과적인 구조물은 적합한 패키지로 패킹될 수 있다. 패킹 단계는 디바이스를 기판에 플립-칩 본딩 또는 와이어 본딩하는 것을 포함할 수 있다. 패키지는 관심 파장을 전송하는 윈도우(window)를 포함할 수 있거나 진공 밀봉에 대한 인터페이싱을 위한 플랜지(flange) 또는 밀봉(seal)을 포함할 수 있다.
도 4a 내지 도 4i는 방법(200)(도 2 및 도 3)이 적용된 웨이퍼의 예시적인 단면들을 도시한 것이다. 도 4a는 기판(401)의 전면측 상에 형성된 에피택셜 (epi) 층(402)을 도시한 것이다. epi 층(402)은 바람직하게는 p-epi 층이다. 일 실시예에서, epi 층의 비저항은 약 10 내지 1000 Ω cm이다.
도 4b는 epi 층 상에 형성된 제 1 금속 인터커넥트들을 포함하는 다양한 회로 요소들(403)을 도시한 것이다(단계(201)). 제 1 금속 인터커넥트들(410)이 형성되는 동안 기판(401)은 여전히 수백 미크론의 두께이고 따라서 심하게 뒤틀리지 않기 때문에, 제 1 금속 인터커넥트들(410)은 일반적인 서브 미크론 CMOS 처리 기술들을 사용하여 형성될 수 있고 고밀도 금속 인터커넥트들의 다중 층들을 포함할 수 있다. 제 1 금속 인터커넥트들(410)은 텅스텐 또는 몰리브덴과 같은 내화성 금속을 포함한다. 일 실시예에서, 제 1 금속 인터커넥션들(410)은 전적으로 내화성 금속들로 구성된다. 일 실시예에서, 다중 실리콘 관통 비아들(through-silicon vias)(TSV)(403A)은 회로 요소들(403)에 대한 커넥션을 가능하게 하기 위해 이미지 센서 어레이의 하나 이상의 에지 주위에 생성된다.
도 4c는 회로 요소들(403)의 상단에 부착된 지지 또는 핸들링 웨이퍼(404)를 도시한 것이다(단계(203)). 주목되는 것은 실리콘 관통 비아들이 도시되어 있지만 도면을 지나치게 복잡하게 하지 않도록 라벨링되지는 않는다는 것이다. 대안적인 실시예에서, 보호성 층이 지지 또는 핸들링 웨이퍼(404) 대신에, 또는 이에 추가하여, 사용될 수 있다. 일 실시예(도시되지 않음)에서, 회로 요소들(403)에 대한 커넥션을 가능하게 하기 위해 비아들이 웨이퍼 또는 층(404) 내에 형성된다.
도 4d는 기판(401)이 epi 층(402)의 후면측 표면(즉, 회로 요소들(403)이 형성되는 표면에 반대되는 표면)의 일부 또는 전부를 노출시키기 위해 후면 박형화된(단계(205)) 후의 웨이퍼를 도시한 것이다. 기판(401)이 완전히 제거된 경우, epi 층(402)은 반도체 멤브레인을 형성한다. 도 4d에 도시된 바와 같이, 자연 산화물(402A)은 후면 박형화에 의해 노출된 epi 층(402)의 표면 상에 형성될 수 있다.
도 4e는 후면측 표면의 세정 및 준비(단계(207)) 후의 웨이퍼를 도시한 것이다.
도 4f는 epi 층(402)의 후면측 표면 상에 형성된 후의 순수 붕소 층(406)을 도시한 것이다(단계(209)). 붕소를 epi 층 내으로 확산시키면, 붕소 층에 인접한 epi 층의 표면에서 얇은 (수 나노미터 내지 수십 나노미터의) 고농도로 p 도핑된 실리콘 층(도시되지 않음)이 생성된다(단계(211)).
도 4g는 순수 붕소 층(406)의 상단에 퇴적된 하나 이상의 선택적인 반사 방지 또는 보호 층들(408)을 도시한 것이다. 적어도 하나의 층은 ALD 공정을 사용하여 퇴적될 수 있다.
도 4h는 보호성 층 또는 지지 또는 핸들링 웨이퍼(404)가 완전히 또는 부분적으로 제거되고(단계(213)) 그리고 제 2 금속 인터커넥트들(409)이 전면측 상에 제조되는(단계(215)) 일 실시예의 웨이퍼를 도시한 것이다. 도 2 및 도 3을 참조하여 위에서 설명한 바와 같이, 제 2 금속 인터커넥트들(409)은 알루미늄 또는 구리와 같은 금속을 포함할 수 있고, 회로 요소들(403) 내에 포함된 제 1 금속 인터커넥트들에 사용되는 것보다 훨씬 더 거친 설계 규칙들에 따라 패터닝될 수 있다.
도 4i는 적절한 패터닝, 에칭, 및 퇴적 단계들에 의해 금속 패드들(407a 및 407b)의 제조(단계(223)) 후의 웨이퍼를 도시한 것이다. 패드(407a)는 전면측 상에 제조되고, 예를 들어, 제 2 금속 인터커넥트들(409)에 전기적으로 연결된다. 패드(407b)는 후면측 상에 제조되고, TSV(403A)에 전기적으로 연결된다. 도 2 및 도 3을 참조하여 위에서 설명한 바와 같이, 이미지 센서는 전면측 상에서만의 패드들(예를 들어, 패드(407a)), 후면측 상에서만의 패드들(예를 들어, 패드(407b)), 또는 전면측 및 후면측 상의 모두에서의 패드들을 포함할 수 있다. 주목되는 것은 선택적인 제 2 금속 인터커넥트들이 존재하지 않는 경우, 금속 패드들은 회로 요소들(403)에 직접 전기적으로 연결될 것이라는 것이다.
전술한 예들은 본원에 개시된 본 발명의 범위를 제한하는 것을 의미하지는 않는다. 이는 내화성 금속들을 포함하거나 내화성 금속들로 구성되는 제 1 금속 인터커넥트들을 사용하여 이미지 센서를 제조하고 이어서 이미지 센서를 감광성 표면 상에서 붕소 층으로 코팅할 수 있는 방법에 대한 예시일 뿐이라는 것을 의미한다. 제 1 금속 인터커넥트들은 내화성 금속들을 포함하므로 붕소 퇴적 및 확산 동안 고온에 견딜 수 있다.
도 5는 본 발명의 특정 실시예에 따른 이미지 센서(504), 실리콘 인터포저(502), 및 다른 전자 장치들을 포함하는 예시적인 검출기 어셈블리(500)를 도시한 것이다.
본 발명의 일 양태에서, 검출기 어셈블리(500)는 인터포저(502)의 표면 상에 배치된 하나 이상의 감광성 센서(504)를 포함할 수 있다. 일 실시예에서, 어셈블리(500)의 하나 이상의 인터포저(502)는 실리콘 인터포저를 포함할 수 있지만 이에 제한되지는 않는다. 본 발명의 추가적인 양태에서, 어셈블리(500)의 하나 이상의 감광성 센서(504)는 본원에 기술된 바와 같이, 후면 박형화되고, 붕소 층 및 붕소 층에 인접한 고농도로 도핑된 층을 포함하는 후면 조사를 위해 추가로 구성된다.
본 발명의 추가적인 양태에서, 어셈블리(500)의 다양한 회로 요소들은 인터포저(502) 상에 배치될 수 있거나 인터포저(502) 내에 구축될 수 있다. 일 실시예에서, 하나 이상의 증폭 회로들(예컨대, 전하 변환 증폭기)(도시되지 않음)은 인터포저(502) 상에 배치될 수 있거나 인터포저(502) 내에 구축될 수 있다. 다른 실시예에서, 하나 이상의 변환 회로(508)(예컨대, 아날로그-디지털 변환 회로, 즉 디지타이저(508))가 인터포저(502) 상에 배치될 수 있거나 인터포저(502) 내에 구축될 수 있다. 다른 실시예에서, 하나 이상의 드라이버 회로들(506)은 인터포저(502) 상에 배치될 수 있거나 인터포저(502) 내에 구축될 수 있다. 예를 들어, 하나 이상의 드라이버 회로들(506)은 타이밍/직렬 구동 회로를 포함할 수 있다. 예를 들어, 하나 이상의 드라이버 회로들(506)은 클럭 드라이버 회로부 또는 리셋 드라이버 회로부를 포함할 수 있지만 이에 제한되지는 않는다. 일 실시예에서, 하나 이상의 디커플링 캐패시터들(도시되지 않음)은 인터포저(502) 상에 배치될 수 있거나 인터포저(502) 내에 구축될 수 있다. 추가 실시예에서, 하나 이상의 직렬 송신기(도 5에 도시되지 않음)는 인터포저(502) 상에 배치될 수 있거나 인터포저(502) 내에 구축될 수 있다.
본 발명의 다른 양태에서, 하나 이상의 지지 구조물들은 감광성 어레이 센서(504)에 물리적 지지를 제공하기 위해 감광성 어레이 센서(504)의 하단 표면과 인터포저(502)의 상단 표면 사이에 배치될 수 있다. 일 실시예에서, 복수의 솔더 볼들(516)은 감광성 어레이 센서(504)에 물리적 지지를 제공하기 위해 감광성 어레이 센서(504)의 하단 표면과 인터포저(502)의 상단 표면 사이에 배치될 수 있다. 본원에서 인식되는 것은, 센서(504)의 이미징 영역이 외부 전기적 커넥션들을 포함하지 않을 수 있지만, 센서(504)의 후면 박형화로 인해 센서(504)는 점점 더 유연해진다는 것이다. 따라서, 솔더 볼들(516)은 센서(504)의 이미징 부분을 강화하는 방식으로 센서(504)를 인터포저(502)에 연결하는 데 이용될 수 있다. 대안적인 실시예에서, 언더필 재료(underfill material)는 감광성 어레이 센서(504)에 물리적 지지를 제공하기 위해 감광성 어레이 센서(504)의 하단 표면과 인터포저(502)의 상단 표면 사이에 배치될 수 있다. 예를 들어, 감광성 어레이 센서(504)의 하단 표면과 인터포저(502)의 상단 표면 사이에 에폭시 수지가 배치될 수 있다.
본 발명의 다른 양태에서, 인터포저(502) 및 다양한 추가적인 회로부(예컨대, 증폭 회로, 드라이버 회로들(506), 디지타이저 회로들(508) 등)는 기판(510)의 표면 상에 배치된다. 추가적인 양태에서, 기판(510)은 높은 열 전도도를 갖는 기판(예컨대, 세라믹 기판)을 포함한다. 이와 관련하여, 기판(510)은 센서(504)/인터포저(502) 어셈블리에 물리적 지지를 제공하는 한편, 어셈블리(500)가 이미징 센서(504) 및 다양한 다른 회로부(예컨대, 디지타이저(506), 드라이버 회로부(508), 및 증폭기 등))로부터 열을 멀리 효율적으로 전도하는 수단을 또한 제공하도록 구성된다. 본원에서 인식되는 것은 기판이 본 기술 분야에서 알려진 임의의 강성 고열 전도성 기판 재료를 포함할 수 있다는 것이다. 예를 들어, 기판(510)은 세라믹 기판을 포함할 수 있지만 이에 제한되지는 않는다. 예를 들어, 기판(510)은 알루미늄 질화물을 포함할 수 있지만, 이에 제한되지는 않는다.
다른 실시예에서, 기판(510)은 소켓 또는 하부의 인쇄 회로 보드(PCB)에 대한 인터페이싱을 제공하도록 구성될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 기판(510)은 인터커넥트들(512)을 통해 인터포저(502)와 소켓 또는 PCB 사이의 인터커넥션을 제공할 수 있다. 본 기술 분야의 기술자는 기판(510)이 다양한 방식으로 하부의 PCB에 동작 가능하게 연결될 수 있고, 또한 소켓 또는 PCB에 전기적으로 연결될 수 있으며, 이들 모든 방식은 본 발명의 범위 내에 있는 것으로 해석된다는 것을 인식할 것이다.
위에서 설명된 본 발명의 구조물들 및 방법들의 다양한 실시예들은 본 발명의 원리만을 예시한 것이며, 본 발명의 범위를 설명된 특정 실시예로 제한하려는 의도는 아니다. 예를 들어, 도 2 및 도 3에 도시된 플로우차트에 추가적인 단계들이 부가될 수 있거나, 또는 도시된 단계들 중 일부는 도시된 것과는 상이한 시퀀스로 수행될 수 있다. 따라서, 본 발명은 다음의 청구항들 및 그 등가물에 의해서만 제한된다.
Claims (21)
- 심자외선(DUV) 방사선, 진공 자외선(VUV) 방사선, 극자외선(EUV) 방사선, 및 하전 입자들 중 적어도 하나를 감지하기 위한 이미지 센서에 있어서,
반도체 멤브레인 ― 상기 반도체 멤브레인은 상기 반도체 멤브레인의 제 1 표면 상에 형성된 회로 요소들 및 상기 회로 요소들 위에 형성된 제 1 금속 인터커넥트들을 포함함 ―; 및
상기 반도체 멤브레인의 제 2 표면 상에 형성된 순수 붕소 층
을 포함하고,
상기 반도체 멤브레인은, 상기 순수 붕소 층에 바로 인접하게 배치되도록 제 2 표면에서 상기 반도체 멤브레인 내로 연장되는 붕소 도핑 영역을 포함하고,
상기 제 1 금속 인터커넥트들은 내화성 금속을 포함하는 것인, 이미지 센서. - 제1항에 있어서,
상기 반도체 멤브레인은 10 ㎛ 내지 40 ㎛의 범위의 두께(T1)를 갖는 에피택셜 층을 포함하는 것인, 이미지 센서. - 제1항에 있어서,
상기 순수 붕소 층은 2 nm 내지 20 nm의 범위의 두께(T2)를 갖는 것인, 이미지 센서. - 제1항에 있어서,
상기 순수 붕소 층의 외향 표면 상에 퇴적된 반사 방지 코팅을 더 포함하는, 이미지 센서. - 제1항에 있어서,
상기 회로 요소들 위에 형성된 보호 층을 더 포함하여, 상기 제 1 금속 인터커넥트들이 완전히 상기 반도체 멤브레인과 상기 보호 층 사이에 배치되도록 하는 것인, 이미지 센서. - 제5항에 있어서,
상기 보호 층은 단결정 실리콘과 글래스 중 하나 이상을 포함하는 것인, 이미지 센서. - 제1항에 있어서,
상기 제 1 금속 인터커넥트들은 텅스텐과 몰리브덴 중 적어도 하나를 포함하는 것인, 이미지 센서. - 제1항에 있어서,
상기 제 1 금속 인터커넥트들 위에 배치되며 상기 회로 요소들에 커플링된 제 2 금속 인터커넥트들을 더 포함하고,
상기 제 2 금속 인터커넥트들은 알루미늄과 구리 중 적어도 하나를 포함하는 것인, 이미지 센서. - 제3항에 있어서,
상기 이미지 센서는 전하 결합 디바이스(charge-coupled device)(CCD)와 CMOS 디바이스 중 하나를 포함하는 것인, 이미지 센서. - 심자외선(DUV) 방사선, 진공 자외선(VUV) 방사선, 극자외선(EUV) 방사선, 및 하전 입자들 중 적어도 하나를 감지하기 위한 이미지 센서에 있어서,
제 1 p 타입 도핑 농도를 가지며, 제 1 표면 상에 형성된 회로 요소들을 포함하는 반도체 멤브레인;
상기 회로 요소들 중 적어도 하나에 연결되고, 내화성 금속을 포함하는 제 1 금속 인터커넥트들;
상기 반도체 멤브레인의 제 2 표면 상에 형성된 순수 붕소 층; 및
상기 순수 붕소 층에 바로 인접한 상기 반도체 멤브레인 내에 형성되고, 상기 제 1 p 타입 도핑 농도보다 큰 제 2 p 타입 도핑 농도를 갖는 p 도핑된 층
을 포함하는, 이미지 센서. - 제10항에 있어서,
상기 순수 붕소 층의 두께는 2 nm 내지 20 nm이고,
상기 반도체 멤브레인의 두께는 10 ㎛ 내지 40 ㎛인 것인, 이미지 센서. - 제11항에 있어서,
반사 방지 또는 보호성 층을 더 포함하고,
상기 순수 붕소 층의 두께는 3 nm 내지 10 nm인 것인, 이미지 센서. - 제11항에 있어서,
상기 제 1 금속 인터커넥트들은 텅스텐과 몰리브덴 중 적어도 하나를 포함하는 것인, 이미지 센서. - 제11항에 있어서,
상기 제 1 금속 인터커넥트들 위에 배치되고 상기 회로 요소들에 커플링된 제 2 금속 인터커넥트들을 더 포함하고,
상기 제 2 금속 인터커넥트들은 알루미늄과 구리 중 적어도 하나를 포함하는 것인, 이미지 센서. - 이미지 센서를 제조하는 방법에 있어서,
기판 상에 에피택셜 층을 형성하는 단계;
상기 에피택셜 층 상에 회로 요소를 형성하는 단계;
상기 회로 요소에 연결된 내화성 금속을 포함하는 제 1 금속 인터커넥트를 형성하는 단계;
상기 기판을 박형화하여 박형화된 기판을 생성하는 단계 ― 상기 박형화된 기판은 상기 에피택셜 층의 적어도 부분들을 노출시킴 ―;
상기 에피택셜 층의 노출된 부분들 상에 순수 붕소 층을 형성하는 단계; 및
상기 순수 붕소 층에 인접한 상기 에피택셜 층의 표면에 도핑된 층을 형성하는 단계
를 포함하는, 이미지 센서를 제조하는 방법. - 제15항에 있어서,
상기 내화성 금속은 텅스텐과 몰리브덴 중 적어도 하나를 포함하는 것인, 이미지 센서를 제조하는 방법. - 제15항에 있어서,
상기 도핑된 층을 형성하는 단계는 상기 에피택셜 층을 600 ℃ 내지 900 ℃의 온도로 가열하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법. - 제15항에 있어서,
상기 기판을 박형화하기 전에 상기 회로 요소들에 핸들링 웨이퍼를 부착하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법. - 제18항에 있어서,
상기 순수 붕소 층을 형성하기 전에 상기 에피택셜 층과 상기 핸들링 웨이퍼 중 적어도 하나 내에 비아들을 형성하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법. - 제19항에 있어서,
상기 도핑된 층을 형성한 후에 상기 비아들을 노출시키는 단계를 더 포함하는, 이미지 센서를 제조하는 방법. - 제15항에 있어서,
상기 도핑된 층을 형성한 후에 제 2 금속 인터커넥트를 형성하는 단계를 더 포함하고,
상기 제 2 금속 인터커넥트는 상기 회로 요소에 커플링되고,
상기 제 2 금속 인터커넥트는 알루미늄과 텅스텐 중 적어도 하나를 포함하는 것인, 이미지 센서를 제조하는 방법.
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