JP2021523664A - ブレーカ自動同期装置 - Google Patents

Abstract

２つの電気回路の電気特性が適合している場合に閉成される、２つの電気回路間のブレーカが提供される。２つの電気回路の電気特性を比較するための２つのチェック回路が提供される。チェック回路のそれぞれは、ブレーカを閉成するための対応する許可をセットする。ブレーカは、２つのチェック回路が回路を閉成するための許可をセットした場合にのみ閉成される。

Description

本発明は、概してブレーカに関し、より具体的には発電機と電力供給網との間のブレーカの同期に関する。

発電所は、メインブレーカで電力供給網に接続される。多くの発電所は、大型の蒸気タービンを採用して発電している。発電所および送電網の電圧および周波数が適合していないときにブレーカが閉成されると、設備の重大な損傷が発生したり、付近にいる人に潜在的な物理的傷害が発生したりすることがある。例えば、ブレーカが閉成されているときに発電所および送電網の電圧および周波数が適合しない場合、典型的にはブレーカは直ちに再開放され、発電所が送電網から切り離される。しかし、サーキットブレーカのこのような再開放は、激甚反応または爆発様の事態を発生させうる。このような事態においてサーキットブレーカが再開放されないと、電圧および／または周波数の不適合から、送電網への適合のための発電機の急速な加速が生じ、発電機および接続されたハードウェア（例えば、タービン）のこのような急速な加速によって、設備の損傷または突然の故障が起こりうる。

発明の概要
回路のそれぞれの電気特性が適合していることを保証しながら、２つの電気回路を互いに接続するためのシステムを説明する。当該システムは、ブレーカを閉成するための許可を共にセットする必要のある２つのチェック回路を含む。第１の電気回路は、電気送電網であってもよく、第２の電気回路は発電機であってもよい。電気特性は、電気回路のそれぞれの電圧および周波数であってもよい。

本発明は、以下の説明を図面と併せて読むことにより、より完全に理解することができる。

２つの電気回路９８，１００間のブレーカ１０２の閉成を制御するための２つの別個の回路１０，１４，１８および１２，１６，２０のブロック図である。 第１の電気回路９８の電気波形３４を平均電圧３８および周波数位相信号４０に変換し、かつ第２の電気回路１００の電気波形３６を平均電圧４２および周波数位相信号４４に変換するための２つの導出回路３０，３２の概略図である。 第１の電気回路９８の電気波形３４を平均電圧５０および周波数位相信号５２に変換し、かつ第２の電気回路１００の電気波形３６を平均電圧５４および周波数位相信号５６に変換するための２つの導出回路４６，４８の概略図である。 Ａ／Ｄ回路６６，６８で使用する基準電圧６２，６４を形成するための２つの電圧回路５８，６０の概略図である。 平均電圧３８，４２，５０，５４を、第１のプロセッサ７４および第２のプロセッサ７６によってそれぞれ使用されるデジタル電圧信号７０，７２に変換するＡ／Ｄ回路６６，６８の図である。 それぞれ入力および出力を有する第１のプロセッサ７４および第２のプロセッサ７６の概略図である。 第１のプロセッサ７４からの出力８０を用いて、信号８８を第２の電気回路１００に送信し、電気特性（例えば、速度調整などによる電圧または周波数）が第１の電気回路９８に適合するように変更させる駆動回路８６の概略図である。 第１のプロセッサ７４および第２のプロセッサ７６からの出力８２，８４を使用して、リレー１０４，１０６を開閉するための信号９４，９６をリレーに送信する２つの駆動回路９０，９２の概略図である。 ２つの電気回路９８，１００間に配置されたブレーカ１０２、および２つのリレー１０４，１０６が閉成された場合にブレーカ１０２を閉成するように直列に配線されたリレー１０４，１０６の概略図である。

詳細な説明
自動同期装置の目的は、２つのシステムの電圧および周波数を考慮して、発電機および電力供給網の間のブレーカを閉成することである。発電機の電圧および周波数が送電網にほぼ適合し、２つの送電網間の位相が揃うと、モジュールはブレーカ閉成コマンドを開始する。これらのパラメータが適合していない場合にブレーカ閉成コマンドが発生すると、設備に重大な損傷が発生し、設備付近にいる人に潜在的に危険な状況が発生するおそれがある。こうした危険の発生を防止するために、外部の「同期チェック」リレーが設置されることがしばしばある。好ましい実施形態では、ビルトイン冗長電気回路が提供され、構成要素の故障の事態でのリスクが低減される。冗長回路は、１次同期回路と同等の機能を提供するが、ＦＰＧＡに実装されることにより設計が異なり、異なるプログラミング言語で記述された異なるファームウェアを使用している。ビルトイン同期チェック機能部の設計の背後にある多様性により、設計上の共通の欠陥の可能性が排除される。同期チェック回路は、ブレーカの閉成のための適正な条件が存在することにつき２つの回路が合致しない場合にブレーカの閉成を阻止する、許可部の役割を果たす。

好ましい実施形態では、２つの別個の論理パス、分離した測定および出力部、独立したチェック測定および出力部、通信および処理部、ならびに独立したチェック処理部が提供される。安全のために、各バス入力は、それぞれが独立したＡＤＣで終端する２つの同一の独立したアナログ回路に接続される。ＡＤＣは別個のプロセッサに接続されており、バス間の周波数、位相、および電圧の適合を検出するための独立したアルゴリズムを実行する。安全のため、ＤＯ１は、ＤＯ２とは独立した物理的かつ論理的なソースから駆動される。ＡＳ０１には、バス入力を独立して監視し、（構成に基づいて）ブレーカを閉成することが安全であるかどうかを示すことを担当する付加的なプロセッサが搭載される。当該プロセッサは、別個のアナログ回路およびＡＤＣからの入力を受け取って、独立したデジタル出力信号を発行する。ＡＳ０１のメインブレーカ制御機能は、独立した同期チェック機能により制御されるデジタル出力の状態を監視し、独立したチェックデジタル出力がアクティブでない場合、ブレーカの閉成条件が満たされていると判定したとしても、ブレーカの閉成を開始しない。

好ましい実施形態では、２つの別個の（独立した）入力回路が使用される。２つの独立した異なるプロセッサが存在する。好ましい実施形態では、マイクロプロセッサ（ＭＣＦ５４４１５）とＦＰＧＡとが２つのプロセッサである。これにより、プロセッサの共通の異常が排除される。２つの独立した異なるファームウェアコードを使用して、ソフトウェアの共通のバグを排除する。好ましい実施形態は、ＣコードおよびＶＨＤＬコードの２つを使用する。各ファームウェアは、相互に協調し、現状と行動過程との合致を確認する。２つの実行が合致しない場合、各プロセッサは、状態が修正されるまで、ブレーカの閉成を無効にする。２つの別個の（独立した）出力回路が使用され、これによりブレーカの閉成を起動する前に２つの出力回路が合致しなければならない。人間または制御装置ロジックの一方による、外部からの何らかのタイプのイネーブル動作が必要となる。

図１には、診断のために通信する２つの別個の論理パスの図が示されている。

好ましい実施形態では、別個の入出力源を有する相互に独立した２つの別個の回路が提供される。付加的に、各回路は、他方の回路を検証する。

図２〜図９には、２つの別個の回路が示されている。好ましくは、一方の回路は制御動作にマイクロプロセッサを使用し、他方の回路は好ましくは制御動作にＦＰＧＡを使用する。したがって、２つの回路は、適合設計の全ての回路に影響を与えうる設計上の欠陥の影響を受けない。

好ましい実施形態の改善点は、完全かつ多様な冗長性と、２つの実装間の相互通信とである。従来の幾つかのシステムでは、ブレーカの閉成を開始するために、単一の回路、または類似のロジックを有する重複回路のいずれかしか存在していなかった。好ましい実施形態では、異なる回路設計、異なるプロセッサ（例えば、マイクロプロセッサ対ＦＰＧＡ）、異なるプログラミングコードおよび言語が提供され、完全かつ多様な冗長性が提供される。他の従来の手法では、冗長性は有するものの、共通の欠陥を有しうるかまたは類似の条件で故障しうる類似の回路を含むことがある。

好ましい実施形態の主な用途は、発電機と電力供給網との間にメインブレーカを有する電力生成プラント内である。当該用途は、ラインジェネレータモードと呼ばれる。しかし、スイッチヤード使用、ピアツーピアバス接続、およびデッドバスアプリケーションのための他の用途もある。好ましい実施形態はまた、これらの他の用途のための同一または類似の冗長性および保護方法もカバーする。

好ましい実施形態の改善により、２つのバスの電圧、周波数、および位相が適合していない場合に、単一の構成要素の故障（または類似の冗長回路内の複数の構成要素の故障）から不用意な発電機のブレーカの閉成が生じて、設備の重大な損傷および結果的に危険な状況が発生しうることが防止される。付加的に、当該ロジックにより、不適合または故障が存在することがオペレータに通知されるので、問題を適時に解決することができる。

好ましい実施形態の利点は、時宜を得ないブレーカ閉成のリスクを低減することである。別の利点は、構成要素の故障が存在する可能性があることをユーザに知らせることである。別の利点は、設備の損傷リスクを低減することである。別の利点は、人員の負傷リスクを低減することである。

好ましい実施形態の改善は、別個の異なる電気回路、プロセッサ、およびファームウェアを提供し、設計上の共通の欠陥のリスクを排除することである。好ましい実施形態では、ブレーカの閉成を許可する前に２つが合致していなければならないように、ＡＮＤロジックが使用される。さらに、２つの設計は相互に監視し合い、これにより、２つともが合致しない場合、モジュールがブレーカの閉成を阻止し、ユーザに潜在的な構成要素の故障を通知する。

好ましい実施形態では、異なるプロセッサ、ファームウェアおよびコードのような多様な設計構成要素を使用するが、ハードウェアの異常を排除するために、重要な構成要素および重要でない構成要素を含む全ての製品構成要素が多様であってもよい。付加的に、別個の回路を設計して、異なる設計の実施を提供可能である。好ましい実施形態では、マイクロプロセッサおよびＦＰＧＡを使用しているが、他の種類のプロセッサまたはロジックデバイスも同様に使用可能である。さらに、２つの回路間で異なる通信方法を使用可能である。

本明細書で説明している発明は、上述したいずれかの特徴に加えて、以下の特徴のうちの１つ以上を有することができる。図を参照しながら、以下に特徴を示す。

第１の電気回路９８を第２の電気回路１００に接続するためのシステムは、第１の電気回路９８と第２の電気回路１００との間に配置された、第１の電気回路９８と第２の電気回路１００との接続のために閉成されるブレーカ１０２と、第１の電気回路９８から測定された第１の電気特性４０，７０を受け取り、第２の電気回路１００から測定された第２の電気特性４４，７０を受け取る、第１のチェック回路１０，１４，１８，３０，３２，６６，７４，９０と、第１の電気回路９８から測定された第３の電気特性５２，７２を受け取り、第２の電気回路１００から測定された第４の電気特性５６，７２を受け取る、第２のチェック回路１２，１６，２０，４６，４８，６８，７６，９２と、を含み、第１のチェック回路１０，１４，１８，３０，３２，６６，７４，９０は、測定された第１の電気特性４０，７０と測定された第２の電気特性４４，７０とが適合している場合、ブレーカ１０２を閉成するための第１の許可８２，９４をセットし、第２のチェック回路１２，１６，２０，４６，４８，６８，７６，９２は、第３の電気特性５２，７２と第４の電気特性５６，７２とが適合している場合、ブレーカ１０２を閉成するための第２の許可８４，９６をセットし、第１の許可８２，９４または第２の許可８４，９６がブレーカ１０２を閉成するようにセットされなかった場合、ブレーカ１０２は開放されたままであり、第１の許可８２，９４および第２の許可８４，９６の２つともがブレーカ１０２を閉成するようにセットされた場合、ブレーカ１０２は閉成される。

第１の電気回路９８が電力供給網を含む、システム。

第２の電気回路１００が発電機を含む、システム。

第２の電気回路１００が、発電機に接続されたタービンをさらに含む、システム。

第１のチェック回路１０，１４，１８，３０，３２，６６，７４，９０が、第１の許可８２，９４をセットするための第１のプロセッサ７４を含み、第２のチェック回路１２，１６，２０，４６，４８，６８，７６，９２が、第２の許可８４，９６をセットするための第２のプロセッサ７６を含み、第１のプロセッサ７４と第２のプロセッサ７６とは異なる種類のプロセッサである、システム。

第１のプロセッサ７４がマイクロプロセッサ７４であり、第２のプロセッサ７６がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）７６である、システム。

第１のプロセッサ７４が第２のプロセッサ７６よりも大容量のプロセッサである、システム。

第１のプロセッサ７４はまた、第１の電気特性４０，７０と第２の電気特性４４，７０とを適合させるために第２の電気回路１００に加えるべき変更８０，８６，８８を決定し、第２のプロセッサ７６は、第２の電気回路１００に加えるべきいかなる変更も決定しない、システム。

第１のプロセッサ７４が第１のプログラミング言語でプログラムされており、第２のプロセッサ７６が第２のプログラミング言語でプログラムされており、第１のプログラミング言語と第２のプログラミング言語とは異なる種類のプログラミング言語である、システム。

第１のプログラミング言語がＣコードであり、第２のプログラミング言語がＶＨＤＬコードである、システム。

システムは、第１の電気回路９８から電気波形３４を受け取って、第１のチェック回路６６，７４，９０に供給される測定された第１の電気特性３８，４０，７０を形成する第１の導出回路３０と、第２の電気回路１００から電気波形３６を受け取って、第１のチェック回路６６，７４，９０に供給される測定された第２の電気特性４２，４４，７０を形成する第２の導出回路３２と、第１の電気回路９８から電気波形３４を受け取って、第２のチェック回路６８，７６，９２に供給される測定された第３の電気特性５０，５２，７２を形成する第３の導出回路４６と、第２の電気回路１００から電気波形３６を受け取って、第２のチェック回路６８，７６，９２に供給される測定された第４の電気特性５４，５６，７２を形成する第４の導出回路４８と、をさらに含み、第１の導出回路３０、第２の導出回路３２、第３の導出回路４６、および第４の導出回路４８は、測定された第１の電気特性３８，４０，７０と測定された第３の電気特性５０，５２，７２とが対でありかつ測定された第２の電気特性４２，４４，７０と測定された第４の電気特性５４，５６，７２とが対であるような、冗長の適合回路である。

システムは、第１のＡ／Ｄ（アナログデジタル）回路６６および第２のＡ／Ｄ（アナログデジタル）回路６８をさらに含み、第１のＡ／Ｄ回路６６は、測定された第１の電気特性３８および測定された第２の電気特性４２を受け取って、対応する第１のデジタル信号および第２のデジタル信号７０を第１のプロセッサ７４に供給し、第２のＡ／Ｄ回路６８は、測定された第３の電気特性５０および測定された第４の電気特性５４を受け取って、対応する第３のデジタル信号および第４のデジタル信号７２を第２のプロセッサ７６に供給し、第１のＡ／Ｄ回路６６および第２のＡ／Ｄ回路６８は、第１のデジタル信号７０と第３のデジタル信号７２とが対でありかつ第２のデジタル信号７０と第４のデジタル信号７２とが対であるような、冗長の適合回路である。

第１のチェック回路１０，１４，１８，３０，３２，６６，７４，９０は、第１の許可８２に基づいて、閉成／開放信号９４を第１のリレー１０４に出力し、第２のチェック回路１２，１６，２０，４６，４８，６８，７６，９２は、第２の許可８４に基づいて、閉成／開放信号９６を第２のリレー１０６に出力し、第１のリレー１０４および第２のリレー１０６が、第１のリレー１０４および第２のリレー１０６の２つともが閉成されている場合にのみブレーカ１０２が閉成可能となるように、直列に接続されている、システム。

システムは、人間のオペレータからブレーカ１０２を閉成するための第３の許可７８を受け取るマンマシンインタフェース（ＨＭＩ）をさらに含み、第３の許可７８がブレーカ１０２を閉成するようにセットされなかった場合、ブレーカ１０２は開放されたままであり、第１の許可８２、第２の許可８４、および第３の許可７８の全てがブレーカ１０２を閉成するようにセットされた場合に、ブレーカ１０２が閉成される。

第１の電気特性４０，７０および第３の電気特性５２，７２は、それぞれ、第１の電気回路９８の電圧７０，７２および周波数４０，５２を含み、第２の電気特性４４，７０および第４の電気特性５６，７２は、それぞれ、第２の電気回路１００の電圧７０，７２および周波数４４，５６を含む、システム。

第１の電気特性４０，７０と第３の電気特性５２，７２とが相互に同じであり、第２の電気特性４４，７０と第４の電気特性５６，７２とが相互に同じである、システム。

図１に示しているように、第１の回路１０，１４，１８はまた、他のデジタル入力２２を含んでもよい。例えば、２つの電気回路９８，１００の周波数および電圧のデジタル出力２４，２６は、第１のプロセッサ１４，７４による付加的な機能のために使用可能である。また、他のハードウェアと通信するための通信バス２８が提供されていてもよい。

本明細書において説明した好ましい実施形態は、所望に応じて、非一時的コンピュータ可読媒体においてコンピュータ化された方法として実施可能であることが理解される。

本発明の好ましい実施形態を説明してきたが、本発明はこれに限定されるものではなく、本明細書における発明から逸脱することなく修正可能であることを理解されたい。本明細書において説明した各実施形態は、所定の特徴のみを参照して説明し、他の実施形態に関して説明した全ての特徴を具体的に参照していないところもあるが、所定の特徴への参照がなされていない場合でも、本明細書において説明した各特徴は、別段の記載がない限り互換性があることを認識されたい。また、上述した利点は、必ずしも本発明の唯一の利点ではなく、本発明の各実施形態によって説明した利点の全てが達成されることが必ずしも期待されないことも理解されたい。本発明の範囲は、添付の特許請求の範囲によって規定され、特許請求の範囲の意味範囲内にある全ての装置および方法は、語句によってまたは等価性によってそこに包含されることが意図されている。

Claims (20)

1. 第１の電気回路を第２の電気回路に接続するためのシステムであって、
   前記第１の電気回路と前記第２の電気回路との間に配置された、前記第１の電気回路と前記第２の電気回路との接続のために閉成されるブレーカと、
   前記第１の電気回路から測定された第１の電気特性、および前記第２の電気回路から測定された第２の電気特性を受け取る第１のチェック回路と、
   前記第１の電気回路から測定された第３の電気特性、および前記第２の電気回路から測定された第４の電気特性を受け取る第２のチェック回路と、
   を含み、
   前記第１のチェック回路は、測定された前記第１の電気特性と測定された前記第２の電気特性とが適合している場合、前記ブレーカを閉成するための第１の許可をセットし、
   前記第２のチェック回路は、前記第３の電気特性と前記第４の電気特性とが適合している場合、前記ブレーカを閉成するための第２の許可をセットし、
   前記第１の許可または前記第２の許可が前記ブレーカを閉成するようにセットされなかった場合、前記ブレーカは開放されたままであり、前記第１の許可および前記第２の許可の２つともがブレーカを閉成するようにセットされた場合、前記ブレーカが閉成される、
   システム。
2. 前記第１の電気回路は、電力供給網を含む、請求項１記載のシステム。
3. 前記第２の電気回路は、発電機を含む、請求項２記載のシステム。
4. 前記第２の電気回路は、前記発電機に接続されたタービンをさらに含む、請求項３記載のシステム。
5. 前記第１のチェック回路は、前記第１の許可をセットするための第１のプロセッサを含み、前記第２のチェック回路は、前記第２の許可をセットするための第２のプロセッサを含み、前記第１のプロセッサと前記第２のプロセッサとは異なる種類のプロセッサである、請求項１記載のシステム。
6. 前記第１のプロセッサはマイクロプロセッサであり、前記第２のプロセッサはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である、請求項５記載のシステム。
7. 前記第１のプロセッサは、前記第２のプロセッサよりも大容量のプロセッサである、請求項５記載のシステム。
8. 前記第１のプロセッサはまた、前記第１の電気特性と前記第２の電気特性とを適合させるために前記第２の電気回路に加えるべき変更を決定し、前記第２のプロセッサは、前記第２の電気回路に加えるべきいかなる変更も決定しない、請求項７記載のシステム。
9. 前記第１のプロセッサは、第１のプログラミング言語でプログラムされており、前記第２のプロセッサは、第２のプログラミング言語でプログラムされており、前記第１のプログラミング言語と前記第２のプログラミング言語とは異なる種類のプログラミング言語である、請求項５記載のシステム。
10. 前記第１のプログラミング言語はＣコードであり、前記第２のプログラミング言語はＶＨＤＬコードである、請求項９記載のシステム。
11. 前記システムは、
    前記第１の電気回路から電気波形を受け取って、前記第１のチェック回路に供給される測定された前記第１の電気特性を形成する、第１の導出回路と、
    前記第２の電気回路から電気波形を受け取って、前記第１のチェック回路に供給される測定された前記第２の電気特性を形成する、第２の導出回路と、
    前記第１の電気回路から電気波形を受け取って、前記第２のチェック回路に供給される測定された前記第３の電気特性を形成する、第３の導出回路と、
    前記第２の電気回路から電気波形を受け取って、前記第２のチェック回路に供給される測定された前記第４の電気特性を形成する、第４の導出回路と、
    をさらに含み、
    前記第１の導出回路、前記第２の導出回路、前記第３の導出回路および前記第４の導出回路は、測定された前記第１の電気特性と測定された前記第３の電気特性とが対でありかつ測定された前記第２の電気特性と測定された前記第４の電気特性とが対であるような、冗長の適合回路である、
    請求項１記載のシステム。
12. 前記システムは、第１のＡ／Ｄ（アナログデジタル）回路および第２のＡ／Ｄ（アナログデジタル）回路をさらに含み、前記第１のＡ／Ｄ回路は、測定された前記第１の電気特性および測定された前記第２の電気特性を受け取って、対応する第１のデジタル信号および第２のデジタル信号を前記第１のプロセッサに供給し、前記第２のＡ／Ｄ回路は、測定された前記第３の電気特性および測定された前記第４の電気特性を受け取って、対応する第３のデジタル信号および第４のデジタル信号を前記第２のプロセッサに供給し、前記第１のＡ／Ｄ回路および前記第２のＡ／Ｄ回路は、前記第１のデジタル信号と前記第３のデジタル信号とが対でありかつ前記第２のデジタル信号と前記第４のデジタル信号とが対であるような、冗長の適合回路である、請求項１記載のシステム。
13. 前記第１のチェック回路は、前記第１の許可に基づいて、閉成／開放信号を第１のリレーに出力し、前記第２のチェック回路は、前記第２の許可に基づいて、閉成／開放信号を第２のリレーに出力し、前記第１のリレーおよび前記第２のリレーは、前記第１のリレーおよび前記第２のリレーの２つともが閉成されている場合にのみブレーカが閉成可能となるように、直列に接続されている、請求項１記載のシステム。
14. 前記システムは、人間のオペレータからブレーカを閉成するための第３の許可を受け取るマンマシンインタフェース（ＨＭＩ）をさらに含み、前記第３の許可がブレーカを閉成するようにセットされなかった場合、前記ブレーカは開放されたままであり、前記第１の許可、前記第２の許可、および前記第３の許可の全てがブレーカを閉成するようにセットされた場合に、前記ブレーカが閉成される、請求項１記載のシステム。
15. 前記第１の電気特性および前記第３の電気特性は、それぞれ、前記第１の電気回路の電圧および周波数を含み、前記第２の電気特性および前記第４の電気特性は、それぞれ、前記第２の電気回路の電圧および周波数を含む、請求項１記載のシステム。
16. 前記第１の電気特性と前記第３の電気特性とが相互に同じであり、前記第２の電気特性と前記第４の電気特性とが相互に同じである、請求項１記載のシステム。
17. 前記第１の電気特性および前記第３の電気特性は、それぞれ、前記第１の電気回路の電圧および周波数を含み、前記第２の電気特性および前記第４の電気特性は、それぞれ、前記第２の電気回路の電圧および周波数を含み、前記第１の電気特性と前記第３の電気特性とが相互に同じであり、前記第２の電気特性と前記第４の電気特性とが相互に同じであり、前記第１の電気回路は電力供給網を含み、前記第２の電気回路は発電機を含む、請求項１記載のシステム。
18. 前記第１のチェック回路は、前記第１の許可をセットするための第１のプロセッサを含み、前記第２のチェック回路は、前記第２の許可をセットするための第２のプロセッサを含み、前記第１のプロセッサと前記第２のプロセッサとは異なる種類のプロセッサであり、前記第１のプロセッサは、前記第２のプロセッサよりも大容量のプロセッサであり、前記第１のプロセッサは、第１のプログラミング言語でプログラムされており、前記第２のプロセッサは、第２のプログラミング言語でプログラムされており、前記第１のプログラミング言語と前記第２のプログラミング言語とは異なる種類のプログラミング言語である、請求項１７記載のシステム。
19. 前記システムは、
    前記第１の電気回路から電気波形を受け取って、前記第１のチェック回路に供給される測定された前記第１の電気特性を形成する、第１の導出回路と、
    前記第２の電気回路から電気波形を受け取って、前記第１のチェック回路に供給される測定された前記第２の電気特性を形成する、第２の導出回路と、
    前記第１の電気回路から電気波形を受け取って、前記第２のチェック回路に供給される測定された前記第３の電気特性を形成する、第３の導出回路と、
    前記第２の電気回路から電気波形を受け取って、前記第２のチェック回路に供給される測定された前記第４の電気特性を形成する、第４の導出回路と、
    をさらに含み、
    前記第１の導出回路、前記第２の導出回路、前記第３の導出回路、および前記第４の導出回路は、測定された前記第１の電気特性と測定された前記第３の電気特性とが対でありかつ測定された前記第２の電気特性と測定された前記第４の電気特性とが対であるような、冗長の適合回路であり、
    前記システムは、第１のＡ／Ｄ（アナログデジタル）回路および第２のＡ／Ｄ（アナログデジタル）回路をさらに含み、前記第１のＡ／Ｄ回路は、測定された前記第１の電気特性および測定された前記第２の電気特性を受け取って、対応する第１のデジタル信号および第２のデジタル信号を前記第１のプロセッサに供給し、前記第２のＡ／Ｄ回路は、測定された前記第３の電気特性および測定された前記第４の電気特性を受け取って、対応する第３のデジタル信号および第４のデジタル信号を前記第２のプロセッサに供給し、前記第１のＡ／Ｄ回路および前記第２のＡ／Ｄ回路は、前記第１のデジタル信号と前記第３のデジタル信号とが対でありかつ前記第２のデジタル信号と前記第４のデジタル信号とが対であるような、冗長の適合回路である、請求項１８記載のシステム。
20. 前記システムは、人間のオペレータから前記ブレーカを閉成するための第３の許可を受け取るマンマシンインタフェース（ＨＭＩ）をさらに含み、前記第３の許可がブレーカを閉成するようにセットされなかった場合、前記ブレーカは開放されたままであり、前記第１の許可、前記第２の許可、および前記第３の許可の全てが前記ブレーカを閉成するようにセットされた場合に、前記ブレーカが閉成され、前記第１のプロセッサはマイクロプロセッサであり、前記第２のプロセッサはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり、前記第１のプロセッサはまた、前記第１の電気特性および前記第２の電気特性を適合させるために前記第２の電気回路に加えるべき変更を決定し、前記第２のプロセッサは、前記第２の電気回路に加えるべきいかなる変更も決定せず、前記第１のプログラミング言語はＣコードであり、前記第２のプログラミング言語はＶＨＤＬコードであり、前記第１のチェック回路は、前記第１の許可に基づいて、閉成／開放信号を第１のリレーに出力し、前記第２のチェック回路は、前記第２の許可に基づいて、閉成／開放信号を第２のリレーに出力し、前記第１のリレーおよび前記第２のリレーは、前記第１のリレーおよび前記第２のリレーの２つともが閉成されている場合にのみ前記ブレーカを閉成することができるように、直列に接続されている、請求項１９記載のシステム。

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