JP4941706B2 - メモリテスト装置 - Google Patents

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Description

本発明は、バーストタイプメモリのテストに用いられるメモリテスト装置に関するものである。
内部にアドレス発生機構を具備し、外部から与えられた外部アドレス相互間を内挿アドレスを発生し、内挿し、内部アドレスを生成し、連続した領域をアクセスできるように構成された、バーストタイプのメモリ、例えば、シンクロナスＤＲＡＭが市販されている。このようなメモリをテストするメモリテスト装置を図３に示す。
図３において、アドレス発生回路１０はコントロールメモリ１１、演算回路１２ａ〜１２ｃ、選択回路１３で構成されている。コントロールメモリ１１は被試験メモリ４１およびバーストアドレス発生回路２０に供給するアドレスを発生させるために、演算回路１２ａ〜１２ｃおよび選択回路１３を制御する。演算回路１２ａ〜１２ｃは、被試験メモリ４１およびバーストアドレス発生回路２０に与える外部アドレスを演算する。コントロールメモリ１１は、選択回路１３を操作して演算回路１２ａ〜１２ｃの出力の１つを選択して、被試験メモリ４１およびバーストアドレス発生回路２０に出力する。
被試験メモリ４１および比較器４２はテストヘッド４０に設置される。バーストアドレス発生回路２０は、被試験メモリ４１内のアドレス発生機構が発生するアドレスと同じ内部アドレスを発生し、不良解析メモリ３０に出力する。被試験メモリ４１の出力は比較器４２に出力される。比較器４２は、被試験メモリ４１の出力と別に入力された期待値を比較し、比較結果を不良解析メモリ３０に出力する。不良解析メモリ３０は、比較器４２の比較結果を、バーストアドレス発生回路２０からのアドレスに格納する。従って、不良解析メモリ３０を読み出すことにより、被試験メモリ４１の不良セルが存在するアドレスを知ることができ、不良解析に利用される。
特開平１０−２７４９７号公報 特開平１０−２２１４１６号公報
しかし、このようなメモリテスト装置には次のような課題があった。従来、バーストタイプはシーケンシャルモードとインターリーブモードの２種類であったが、最近ではニブルシーケンシャルモードを有するメモリが市販されるなど、バーストタイプの種類が増加してきた。メモリテスト装置は全てのバーストタイプに対応しなければならないため、バーストアドレス発生回路の規模が増大してしまうという課題があった。
従って本発明の目的は、簡単な構成で種々のバーストタイプに対応することができるメモリテスト装置を提供することにある。
このような課題を達成するために、本発明のうち請求項１記載の発明は、
外部アドレスから内部アドレスを生成し、この内部アドレスを用いて内部にアクセスする、バーストタイプの被試験メモリをテストするメモリテスト装置において、
前記外部アドレスまたは前記内部アドレスを演算、出力する複数の演算回路と、
前記演算回路の出力が入力され、これら入力された値を選択して前記被試験メモリに外部アドレスを出力する第１の選択回路と、
前記演算回路の出力が入力され、これら入力された値のうち、内部アドレスを演算した演算回路の出力を選択して出力する第２の選択回路と、
前記被試験メモリから読み出したデータおよび期待値が入力され、これら入力されたデータを比較してその結果を出力する比較器と、
この比較器の出力を、前記第２の選択回路から出力されるアドレスに格納する不良解析メモリと、
を具備したことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
前記内部アドレスを演算して前記第２の選択回路に出力する第２の演算回路を具備したことを特徴とするものである。
請求項３記載の発明は、請求項１若しくは請求項２記載の発明であって、
前記外部アドレスを演算して前記第１の選択回路に出力する第３の演算回路を具備したことを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
前記演算回路の制御プログラムが格納され、少なくとも前記演算回路および前記第１および第２の選択回路を制御するコントロールメモリを設けたことを特徴とするものである。
以上説明したことから明らかなように、本発明によれば次のような効果がある。
演算回路で外部アドレスまたは内部アドレスのいずれかを演算し、選択回路によってこれらの演算回路の出力を選択して被試験メモリおよび不良解析メモリに出力するようにした。
同じ構成の複数の演算回路を用い、外部アドレスと内部アドレス生成をこれらの演算回路に割り当てて行わせるようにしたので、従来内部アドレスの計算に用いていたバーストアドレス発生回路が不要になり、構成を簡単にすることができるという効果がある。
また、演算回路をコントロールメモリに内蔵した制御プログラムで制御するようにしたので、この制御プログラムを入れ替えるだけで、種々のバーストタイプに対応することができるという効果もある。
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るメモリテスト装置の一実施例を示す構成図である。なお、図３と同じ要素には同一符号を付し、説明を省略する。図１において、５０はアドレス発生回路であり、コントロールメモリ５１、演算回路１２ａ〜１２ｃおよび選択回路１３、５２で構成されている。
コントロールメモリ５１は、従来例のコントロールメモリ１１と同様に被試験メモリ４１に出力する外部アドレスを生成する制御プログラムを内蔵すると共に、被試験メモリ４１が発生する内部アドレスと同じアドレスを発生する制御プログラムをも内蔵している。また、選択回路１３および５２に選択信号を出力する。選択回路１３には演算回路１２ａ〜１２ｃの出力が入力され、選択信号によってこれらの入力のうち１つを選択して被試験メモリ４１に外部アドレスを出力する。選択回路５２には演算回路１２ａ〜１２ｃの出力が入力され、選択信号によってこれらの入力のうち１つを選択して不良解析メモリ３０にアドレスを出力する。
コントロールメモリ５１は、図示しないアドレス制御部によりアドレスが指示され、演算回路１２ａ〜１２ｃの１つを用いて外部アドレスを生成し、選択回路１３に選択信号を出力して、この初期アドレスを生成するために用いた演算回路の出力を選択する。また、コントロールメモリ５１は、図示しないアドレス制御部によりアドレスが指示され、演算回路１２ａ〜１２ｃの１つを用いて内部アドレスを演算し、選択回路５２に選択信号を出力して、内部アドレスを演算するために用いた演算回路の出力を選択する。
選択回路１３の出力は外部アドレスとして被試験メモリ４１に出力される。被試験メモリ４１はこの初期アドレスを用いて内部アドレスを演算し、この内部アドレスを用いて内部のメモリ素子の内容を読み出して比較器４２に出力する。比較器４２は、この読み出したデータと別に入力された期待値を比較し、その結果を不良解析メモリ３０に出力する。
また、選択回路５２の出力は内部アドレスとして不良解析メモリ３０に出力される。不良解析メモリ３０は、比較器４２の比較結果を、選択回路５２からのアドレスに格納する。この不良解析メモリ３０に格納されたデータにより、不良解析が行われる。
従来外部アドレス生成に用いていた演算回路を用いて内部アドレスを演算するようにしたので、従来内部アドレス生成に用いていたバーストアドレス発生回路２０が不要になる。また、コントロールメモリ５１に内蔵した制御プログラムを用いて内部アドレスを発生させるようにしたので、この制御プログラムを入れ替えるだけで新しいバーストタイプに対応することができる。
図２に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図２において、６０はアドレス発生回路であり、コントロールメモリ６１、演算回路１２ａ〜１２ｃおよび６３、これら演算回路１２ａ〜１２ｃの出力が入力され、コントロールメモリ６１から選択信号が入力される選択回路１３、演算回路１２ａ、１２ｂ、６３の出力が入力され、コントロールメモリ６１から選択信号が入力される選択回路６２で構成されている。選択回路１３の出力は被試験メモリ４１に外部アドレスとして出力され、選択回路６２の出力は不良解析メモリ３０に内部アドレスとして出力される。
コントロールメモリ６１は、演算回路１２ａ〜１２ｃの１つを用いて外部アドレスを演算し、選択回路１３によってこの外部アドレス演算に用いた演算回路の出力を選択する。また、コントロールメモリ６１は、演算回路１２ａ、１２ｂ、６３の１つを用いて内部アドレスを演算し、選択回路６２を用いてこの内部アドレス演算に用いた演算回路の出力を選択する。
すなわち、演算回路１２ｃは外部アドレス演算専用の演算回路、演算回路６３は内部アドレス演算専用の演算回路、演算回路１２ａ、１２ｂは外部アドレス、内部アドレス演算兼用の演算回路として用いられる。この実施例でも、コントロールメモリ６１内部に格納された制御プログラムによって内部アドレスを演算するようにしたので、制御プログラムを入れ替えるだけで新しいバーストタイプに対応することができる。また、演算回路１２ｃを外部アドレス演算専用の演算回路、演算回路６３を内部アドレス演算専用の演算回路としたので、コントロールメモリ６１に内蔵する制御プログラムの作成を簡単にすることができる。
なお、本実施例では演算回路の数を３または４としたが、状況に応じて任意の数とすることができる。
また、演算回路１２ａ〜１２ｃ，６３が演算する内部アドレスは、内挿アドレスのみでもよい。この場合、選択回路５２，６２は、外部アドレスを演算する演算回路と内挿アドレスを演算する演算回路を選択し、内部アドレスとじて、不良解析メモリ３０に出力する。
そして、コントロールメモリ５１，６１で演算回路１２ａ〜１２ｃ，６３、選択回路１３，５２，６２を制御する構成を示したが、コントローラで制御を行う構成でもよい。
本発明の一実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 従来のメモリテスト装置の構成図である。
符号の説明
１２ａ〜１２ｃ、６３ 演算回路
１３、５２、６２ 選択回路
３０ 不良解析メモリ
４１ 被試験メモリ
４２ 比較器
５０、６０ アドレス発生回路
５１、６１ コントロールメモリ

Claims (4)

  1. 外部アドレスから内部アドレスを生成し、この内部アドレスを用いて内部にアクセスする、バーストタイプの被試験メモリをテストするメモリテスト装置において、
    前記外部アドレスまたは前記内部アドレスを演算、出力する複数の演算回路と、
    前記演算回路の出力が入力され、これら入力された値を選択して前記被試験メモリに外部アドレスを出力する第１の選択回路と、
    前記演算回路の出力が入力され、これら入力された値のうち、内部アドレスを演算した演算回路の出力を選択して出力する第２の選択回路と、
    前記被試験メモリから読み出したデータおよび期待値が入力され、これら入力されたデータを比較してその結果を出力する比較器と、
    この比較器の出力を、前記第２の選択回路から出力されるアドレスに格納する不良解析メモリと、
    を具備したことを特徴とするメモリテスト装置。
  2. 前記内部アドレスを演算して前記第２の選択回路に出力する第２の演算回路を具備したことを特徴とする請求項１記載のメモリテスト装置。
  3. 前記外部アドレスを演算して前記第１の選択回路に出力する第３の演算回路を具備したことを特徴とする請求項１若しくは請求項２記載のメモリテスト装置。
  4. 前記演算回路の制御プログラムが格納され、少なくとも前記演算回路および前記第１および第２の選択回路を制御するコントロールメモリを設けたことを特徴とする請求項１〜３のいずれかに記載のメモリテスト装置。
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