JP2021504734A - 半導体デザインの完全性を確実にするための方法および半導体構造体 - Google Patents
半導体デザインの完全性を確実にするための方法および半導体構造体 Download PDFInfo
- Publication number
- JP2021504734A JP2021504734A JP2020526351A JP2020526351A JP2021504734A JP 2021504734 A JP2021504734 A JP 2021504734A JP 2020526351 A JP2020526351 A JP 2020526351A JP 2020526351 A JP2020526351 A JP 2020526351A JP 2021504734 A JP2021504734 A JP 2021504734A
- Authority
- JP
- Japan
- Prior art keywords
- design
- optical
- semiconductor circuit
- photomask
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013461 design Methods 0.000 title claims abstract description 142
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000000034 method Methods 0.000 title claims abstract description 42
- 230000003287 optical effect Effects 0.000 claims abstract description 115
- 238000003780 insertion Methods 0.000 claims 4
- 230000037431 insertion Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 18
- 238000000151 deposition Methods 0.000 description 12
- 230000008021 deposition Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- -1 but not limited to Chemical compound 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 244000309466 calf Species 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
- G03F1/42—Alignment or registration features, e.g. alignment marks on the mask substrates
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70058—Mask illumination systems
- G03F7/70125—Use of illumination settings tailored to particular mask patterns
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
- G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70681—Metrology strategies
- G03F7/70683—Mark designs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】半導体デザインの完全性を確実にするための方法を提供する。【解決手段】本方法は、半導体回路のフォトマスク・デザインを分析することを含むことができる。フォトマスクは、半導体回路の動作に必要な電気デザインと、電気デザインを何も有さないホワイト・スペースとを含むことができる。本方法は、半導体回路のフォトマスク・デザインのホワイト・スペースに光学デザインを挿入することを含むことができる。光学デザインは、半導体回路デザインの妥当性を確認するための既知の光学パターンを有することができる。本発明の一実施形態において、光学デザインは、電気デザインから物理的に隔離することができる。本発明の別の実施形態において、光学デザインは、１つまたは複数のフォトマスク層を含むことができ、電気デザインを覆う。本発明の別の実施形態において、光学デザインは、カバー形状を含むことができる。【選択図】図１
Description
本発明は、一般に半導体マスク製造に関し、詳しくは半導体マスクの光学的妥当性確認（opticalvalidation）に関する。
半導体フォトマスクは、転移および相互接続層の回路パターンを画定するようにデザインされる。フォトマスク・デザインは、転移および相互接続層の回路パターンの間に、およびその周りにホワイト・スペースも含む。フォトマスク上の利用可能なホワイト・スペースが大きければ大きいほど、追加の回路素子が第三者によってデザインに加えられる可能性も大きくなる。
半導体デザインの完全性を確実にするための方法および半導体構造体を提供する。
本発明の一実施形態は、半導体デザインの完全性を確実にするための方法を含むことができる。本方法は、半導体回路のフォトマスク・デザインを分析することを含むことができる。フォトマスクは、半導体回路の動作に必要な電気デザインと、電気デザインを何も有さないホワイト・スペースとを含むことができる。本方法は、半導体回路のフォトマスク・デザインのホワイト・スペースに光学デザインを挿入することを含むことができる。光学デザインは、半導体回路デザインの妥当性を確認するための既知の光学パターンを有することができる。本発明の一実施形態において、光学デザインは、電気デザインから物理的に隔離することができる。本発明の別の実施形態において、光学デザインは、１つまたは複数のフォトマスク層を含み、電気デザインを覆うことができる。本発明の別の実施形態において、光学デザインはカバー形状（covershape）を含むことができる。
本発明の別の実施形態は、複数の半導体回路の１つまたは複数のフォトマスク・デザインを分析することを含むことができる。フォトマスク・デザインは、複数の半導体回路の各々の動作に必要な電気デザインと、複数の半導体回路のデザインの間のホワイト・スペースとを有することができる。ホワイト・スペースは、電気デザインを何も有さなくてもよい。本方法は、半導体回路の１つまたは複数のフォトマスク・デザインのホワイト・スペースに光学デザインを挿入することを含むことができる。光学デザインは、半導体回路デザインの妥当性を確認するための既知の光学パターンを有することができる。
本発明の別の実施形態は、半導体構造体を含むことができる。半導体構造体は、半導体回路の動作に必要な電気回路を含むことができる。半導体構造体は、ホワイト・スペースを含むことができ、ホワイト・スペースは、電気回路を何も有さなくてもよい。半導体構造体は、半導体回路デザインの妥当性を確認するための、電気回路のホワイト・スペース内に形成された光学パターンを含むことができる。
以下の詳細な説明は、例示されるものであり、それのみに本発明を限定することを意図したものではなく、添付の図面と併せることで最もよく理解される。
図の要素は、必ずしも縮尺どおりではなく、本発明の具体的なパラメータを示すように意図されない。例示を明確にし、容易にするために、要素の縮尺は誇張されている可能性がある。正確な寸法については詳細な説明を参照されたい。図面は本発明の典型的な実施形態のみを示すように意図され、したがって、本発明の範囲を限定するものとみなしてはならない。図面において、同じ番号は同じ要素を表す。
添付の図面を参照する以下の説明は、特許請求の範囲およびそれらの同等物によって定義される本発明の例示的な実施形態の包括的な理解を助けるために提供される。以下の説明は、その理解を助けるために様々な具体的な詳細を含むが、これらは単に例示的であるとみなされるものとする。したがって、本発明の範囲および思想から逸脱することなく、本明細書に説明する実施形態の様々な変更形態および修正形態を加えることができることが当業者には理解されよう。さらに、周知の機能および構造の説明は、明確におよび簡潔にするために省略する場合がある。
以下の説明および特許請求の範囲に使用される用語および単語は、文献学的意味に限定されず、単に本発明の明快で一貫した理解を可能にするために使用される。したがって、本発明の例示的な実施形態の以下の説明が例示目的のためのみに提供され、添付の特許請求の範囲およびそれらの同等物によって定義される本発明を限定する目的のためではないことが当業者には明らかであるはずである。
単数形「１つの（a）」、「１つの（an）」、および「その（the）」は、文脈上そうでないとする明確な指示がない限り、複数の指示対象を含むことを理解されたい。したがって、例えば、「構成部品表面（a component surface）」への参照は、文脈上そうでないとする明確な指示がない限り、そのような表面のうちの１つまたは複数への参照を含む。
以下の詳細な説明において、本発明の実施形態の提示を曖昧にしないために、当技術分野で周知であるいくつかの処理ステップまたは動作は、提示および例示目的のために一緒に組み合わされている可能性があり、場合によっては、詳細に説明されていない可能性がある。他の場合には、当技術分野で周知であるいくつかの処理ステップまたは動作は、まったく説明されていない可能性がある。以下の説明は、むしろ、本発明の様々な実施形態の際立った特徴または要素に焦点を合わせていることを理解されたい。
本発明の実施形態は、一般に半導体製造におけるフォトマスクの使用の妥当性を光学的に確認する方法に関する。半導体フォトマスクは、転移および相互接続層の回路パターンを画定する。フォトマスクは、不必要な追加の回路素子が第三者によって加えられる可能性を考慮して、転移および相互接続層の回路パターンの間に、およびその周りにホワイト・スペースも含む。本発明は、フォトマスク上の利用可能なホワイト・スペースを分析するアルゴリズムを使用し、ホワイト・スペースを消費する、フォトマスク上に挿入される光学パターンをデザインする。光学パターンは、顕微鏡下でまたは光源を使用してあるいはその両方で観察することができる。したがって、本発明は、フォトマスク・デザインにおけるホワイト・スペースを占有する、光学的に観察可能なパターンを提供することによって半導体のデザインへの不必要な回路素子の追加を防止する。
次に、本発明の実施形態を添付の図を参照して詳細に説明する。
図１は、本発明の一実施形態による、半導体製造中に正しいマスクが使用されたことの妥当性を光学的に確認するための方法の流れ図である。図１を参照すると、方法１００が、フォトマスクをデザイン、すなわち、設計するステップ１１０と、フィンガープリント・アルゴリズムを実行するステップ１１２と、フォトマスクのホワイト・スペースに光学式フィンガープリントを挿入するステップ１１４と、光近接効果補正を使用してフォトマスクを強化するステップ１１６と、マスクを組み立てるステップ１１８と、ウェーハを組み立てるステップ１２０と、ウェーハの光学パターンを試験するステップ１２２と、ウェーハの光学パターンを光学式フィンガープリント・デザインの既知の光学パターンと比較するステップ１２４と、光学パターンが一致したときウェーハの妥当性を確認するステップ１２６と、光学パターンが一致しなかったときウェーハを廃棄するステップ１２８とを含む。図１に具現化された方法１００のステップを図２〜７に示す。
図２と併せて説明するステップＳ１１０を参照すると、フォトマスク２１０がデザインされ、フォトマスク２１０は、半導体チップ２１４内の相互接続層の堆積層２１２のデザインを画定する。フォトマスク２１０のデザインは、半導体の各チップ２１４の転移および相互接続層の回路デザインの間におよびその周りにホワイト・スペース２１６、すなわち、デザインなしの領域を含むことができる。フォトマスク２１０は、カーフ（kerf）２１８、すなわち、単一ウェーハの半導体チップ２１４が切り離される、１つまたは複数の半導体チップ２１４のデザインの間にホワイト・スペースも含むことができる。各半導体チップ２１４は、複数の異なるフォトマスク２１０を使用してデザインされ、各フォトマスク２１０は、堆積層２１２における回路構造を画定し、回路構造は重なり合って積層されることを理解することができる。
図３〜４と併せて説明するステップＳ１１２を参照すると、フィンガープリント・アルゴリズムが、フォトマスク２１０上の半導体チップ２１４のデザインの利用可能なホワイト・スペース２１６内に収まる光学式フィンガープリント２２０をデザインするために実行される。例えば、フィンガープリント・アルゴリズムは、印刷される対象物のデザインのホワイト・スペース２１６、デザインされた印刷される対象物のサイズおよびフォトマスク２１０上の半導体チップ２１４のデザインされた印刷される対象物の重大な側面を分析し、ホワイト・スペース２１６内に収まるように光学デザインを計算することができる。フィンガープリント・アルゴリズムは、光学式フィンガープリント２２０を作製するために半導体チップ２１４を製造するのに使用されるすべてのフォトマスク２１０を分析することができる。フィンガープリント・アルゴリズムは、光学式フィンガープリント２２０の層間の光学式フィンガープリント２２０のデザインの生成された充填構造のオーバーレイおよび配置を考慮に入れて、それらが、挿入された充填に対する妥当性に関して、製造中および製造後に試験しまたは視覚的に評価しあるいはその両方を行うことができることを確実にすることができる。例えば、図３〜４に示すように光学式フィンガープリント２２０は、重なり合って積層された複数のフォトマスク２１０の光学式フィンガープリント・デザイン、すなわち、後続の堆積層２１２のデザインを示す。本発明の一実施形態において、フィンガープリント・アルゴリズムは、光学式フィンガープリント２２０内の層間のあるオーバーレイ／接点を意図的に省略することができる。例えば、フィンガープリント・アルゴリズムは、光学式フィンガープリント２２０の回路デザイン内の意図的に省略された形状の規則性および配置を決定するためにカバー形状方式を使用することができるが、それに限定されない。カバー形状解像度（definition）は、充填解像度およびフィンガープリント・アルゴリズムに制限することができ、後続の製造ステップと共有しない可能性があり、したがって、保護されたままであり、それにより、独自のカバー形状デザインが光学的に認識されることを可能にすることができる。
光学式フィンガープリント２２０は、半導体チップ２１４の堆積層２１２にエッチングされるトレンチのデザインであってもよい。本発明の別の実施形態において、光学式フィンガープリント２２０は、半導体チップ２１４のデザイン間の、フォトマスク２１０上のカーフ２１８内に収まるようにデザインすることもできる。
図５〜７と併せて説明するステップＳ１１４を参照すると、光学式フィンガープリント２２０が、フォトマスク２１０のデザインのホワイト・スペース２１６に挿入される。図５は、第１の光学式フィンガープリント２２０ａを有する半導体チップ２１４の第１の堆積層に対応する第１のフォトマスク２１０ａを示す。図６は、第２の光学式フィンガープリント２２０ｂを有する半導体チップ２１４の第２の堆積層に対応する第２のフォトマスク２１０ｂを示す。図７は、重なり領域２２２を有する、光学式フィンガープリント２２０ａを有する第１の堆積層と光学式フィンガープリント２２０ｂを有する第２の堆積層とのデザインを有する半導体チップ２１４を示す。半導体チップ２１４は、各堆積層２１２が、独自のデザインおよび光学式フィンガープリント２２０を有する、多くの堆積層２１２からなることができることを理解することができる。さらに、光学式フィンガープリント２２０を有する堆積層２１２を有する半導体チップ２１４は、複数の重なり領域２２２を有することができることを理解することができる。重なり領域２２２は、モワレ・パターンなど、ただし、それに限定されない、光源または顕微鏡を使用して観察することができる独自のパターンを有することができる。
ステップＳ１１６を参照すると、半導体回路デザインおよび光学式フィンガープリント２２０のデザインを含むフォトマスク・デザインを、任意で、光近接効果補正を使用して強化することができる。光近接効果補正は、回折または処理効果による画像誤差を補償するのに使用されるフォトリソグラフィ強化技法である。
ステップＳ１１８を参照すると、フォトマスクが、光学式フィンガープリント２２０を含むようにフォトマスク・デザインに従って組み立てられ、ステップＳ１２０において、ウェーハが、フォトマスクを使用して製作される。半導体チップ２１４の堆積層２１２にエッチングされるトレンチは、堆積層２１２に応じて金属またはシリコンあるいはその両方を含むことができる。例えば、半導体製作は、基板工程（Front-End-Of-The-Line：ＦＥＯＬ）、中間工程（Middle-Of-The-Line：ＭＯＬ）、および配線工程（Back-End-Of-The-Line：ＢＥＯＬ）を含む、いくつかの段階からなる。ＦＥＯＬ工程において作製される堆積層２１２では、トレンチは、ポリ・シリコンなどの、ただし、それに限定されないシリコン、またはアモルファス・シリコン、あるいは銅、アルミニウム、またはタングステンなどの、ただし、それに限定されない金属のいずれかで充填することができる。ＭＯＬまたはＢＥＯＬ工程において作製される堆積層２１２では、トレンチは、銅、アルミニウム、またはタングステンなどの、ただし、それに限定されない金属で充填することができる。本発明の一実施形態において、ステップＳ１１０〜Ｓ１２０は、半導体チップ２１４のすべての堆積層２１２が完了するまで繰り返すことができる。
ステップＳ１２２を参照すると、正しいフォトマスク・デザインが使用されたことを確認するためにウェーハが光学的に分析される。例えば、光学式フィンガープリント２２０のデザインの異なる堆積層２１２のトレンチは、独自の重なりパターンを有することができる。例えば、重なり領域２２２Ｘは、モワレ・パターンを形成することができる。ウェーハは、半導体チップ２１４を照射する紫外線（ＵＶ）光源などの、ただし、それに限定されない光源を使用して分析することができる。本発明の一実施形態において、ウェーハは、顕微鏡を使用して分析することができる。ウェーハは、各堆積層２１２を堆積させた後、光学的に分析することができる。本発明の一実施形態において、ウェーハは、半導体チップ２１４の２つ以上の堆積層２１２を堆積させた後、分析することができる。
ステップＳ１２４を参照すると、ウェーハの光学パターンが、光学式フィンガープリント２２０の既知の光学パターンと比較される。ウェーハの光学パターンが光学式フィンガープリント２２０の既知の光学パターンと一致したとき、ウェーハは、ステップＳ１２６において妥当性が確認される。ウェーハの光学パターンが光学式フィンガープリント２２０の既知の光学パターンに一致しなかったとき、ウェーハは、ステップＳ１２８において廃棄される。本発明の一実施形態において、ウェーハは、既知のカバー形状デザインと比較することができる。
本発明の様々な実施形態の説明を例示の目的で提示してきたが、網羅的であるように、または開示した実施形態に限定されるように意図されない。説明した実施形態の範囲および思想から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書に使用された用語は、実施形態の原理、実際の適用または市場で見いだされる技術を上回る技術的改善を最もよく説明するように、または当業者が本明細書に開示した実施形態を理解することが可能になるように選択された。したがって、本発明が、説明し、例示した正確な形態および詳細に限定されないが、添付の特許請求の範囲内に含まれることが意図される。
Claims (25)
- 半導体デザインの完全性を確実にするための方法であって、
半導体回路の１つまたは複数のフォトマスク・デザインを分析することであって、前記フォトマスク・デザインが、前記半導体回路の動作に必要な電気デザインと、ホワイト・スペースとを有し、前記ホワイト・スペースが、電気デザインを何も有さない、前記分析することと、
前記半導体回路の前記１つまたは複数のフォトマスク・デザインの前記ホワイト・スペースに光学デザインを挿入することであって、前記光学デザインが、半導体回路デザインの妥当性を確認するための１つまたは複数の既知の光学パターンを有し、前記光学デザインが、前記電気デザインから物理的に隔離される、前記挿入することと
を含む、方法。 - 前記フォトマスク・デザインに従って前記半導体回路を組み立てることと、
前記光学デザインの前記１つまたは複数の既知の光学パターンについて前記半導体回路を分析することと、
前記光学デザインの前記１つまたは複数の既知の光学パターンが一致したとき前記半導体回路の妥当性を確認することと
をさらに含む、請求項１に記載の方法。 - 前記光学デザインの前記１つまたは複数の既知の光学パターンが一致しなかったとき前記半導体回路を廃棄することをさらに含む、請求項２に記載の方法。
- 前記１つまたは複数の既知の光学パターンが、モワレ・パターンを含むことができる、請求項１に記載の方法。
- 前記光学デザインが、１つまたは複数のフォトマスク層を含む、請求項１に記載の方法。
- 半導体デザインの完全性を確実にするための方法であって、
半導体回路の１つまたは複数のフォトマスク・デザインを分析することであって、前記フォトマスク・デザインが、前記半導体回路の動作に必要な電気デザインと、ホワイト・スペースとを有し、前記ホワイト・スペースが、電気デザインを何も有さない、前記分析することと、
前記半導体回路の前記１つまたは複数のフォトマスク・デザインの前記ホワイト・スペースに光学デザインを挿入することであって、前記光学デザインが、半導体回路デザインの妥当性を確認するための１つまたは複数の既知の光学パターンを有し、前記光学デザインが、１つまたは複数のフォトマスク層を含み、前記電気デザインを覆うことができる、前記挿入することと
を含む、方法。 - 前記フォトマスク・デザインに従って前記半導体回路を組み立てることと、
前記光学デザインの前記１つまたは複数の既知の光学パターンについて前記半導体回路を分析することと、
前記光学デザインの前記１つまたは複数の既知の光学パターンが一致したとき前記半導体回路の妥当性を確認することと
をさらに含む、請求項６に記載の方法。 - 前記光学デザインの前記１つまたは複数の既知の光学パターンが一致しなかったとき前記半導体回路を廃棄することをさらに含む、請求項７に記載の方法。
- 前記光学デザインが、前記電気デザインから物理的に隔離される、請求項６に記載の方法。
- 前記１つまたは複数の既知の光学パターンが、モワレ・パターンを含むことができる、請求項６に記載の方法。
- 半導体デザインの完全性を確実にするための方法であって、
半導体回路の１つまたは複数のフォトマスク・デザインを分析することであって、前記フォトマスク・デザインが、前記半導体回路の動作に必要な電気デザインと、ホワイト・スペースとを有し、前記ホワイト・スペースが、電気デザインを何も有さない、前記分析することと、
前記半導体回路の前記１つまたは複数のフォトマスク・デザインの前記ホワイト・スペースに光学デザインを挿入することであって、前記光学デザインが、半導体回路デザインの妥当性を確認するための１つまたは複数の既知の光学パターンを有し、前記光学デザインが、カバー形状を含む、前記挿入することと
を含む、方法。 - 前記フォトマスク・デザインに従って前記半導体回路を組み立てることと、
前記光学デザインの前記１つまたは複数の既知の光学パターンについて前記半導体回路を分析することと、
前記光学デザインの前記１つまたは複数の既知の光学パターンが一致したとき前記半導体回路の妥当性を確認することと
をさらに含む、請求項１１に記載の方法。 - 前記光学デザインが、前記電気デザインから物理的に隔離される、請求項１１に記載の方法。
- 前記１つまたは複数の既知の光学パターンが、モワレ・パターンを含むことができる、請求項１１に記載の方法。
- 前記カバー形状が、回路デザインなしかつ光学デザインなしの領域を含む、請求項１１に記載の方法。
- 半導体デザインの完全性を確実にするための方法であって、
複数の半導体回路の１つまたは複数のフォトマスク・デザインを分析することであって、前記フォトマスク・デザインが、前記複数の半導体回路の各々の動作に必要な電気デザインと、前記複数の半導体回路のデザインの間のホワイト・スペースとを有し、前記ホワイト・スペースが、電気デザインを何も有さない、前記分析することと、
前記半導体回路の前記１つまたは複数のフォトマスク・デザインの前記ホワイト・スペースに光学デザインを挿入することであって、前記光学デザインが、半導体回路デザインの妥当性を確認するための１つまたは複数の既知の光学パターンを有し、前記光学デザインが、前記電気デザインから物理的に隔離される、前記挿入することと
を含む、方法。 - 前記フォトマスク・デザインに従って前記半導体回路を組み立てることと、
前記光学デザインの前記１つまたは複数の既知の光学パターンについて前記半導体回路を分析することと、
前記光学デザインの前記１つまたは複数の既知の光学パターンが一致したとき前記半導体回路の妥当性を確認することと
をさらに含む、請求項１６に記載の方法。 - 前記光学デザインの前記１つまたは複数の既知の光学パターンが一致しなかったとき前記半導体回路を廃棄することをさらに含む、請求項１７に記載の方法。
- 前記１つまたは複数の既知の光学パターンが、モワレ・パターンを含むことができる、請求項１６に記載の方法。
- 前記光学デザインが、１つまたは複数のフォトマスク層を含む、請求項１６に記載の方法。
- 半導体構造体であって、
半導体回路の動作に必要な電気回路、および電気回路を何も有さないホワイト・スペースと、
前記電気回路の前記ホワイト・スペース内に形成された光学パターンであって、半導体回路デザインの妥当性を確認することに使用される、前記光学パターンと
を備える、半導体構造体。 - 前記光学パターンが、１つまたは複数の堆積層を含む、請求項２１に記載の構造体。
- 前記光学パターンが、カバー形状を含む、請求項２１に記載の構造体。
- 前記光学パターンが、前記電気回路から物理的に隔離される、請求項２１に記載の構造体。
- １つまたは複数の既知の前記光学パターンが、モワレ・パターンを含むことができる、請求項２１に記載の構造体。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/827,561 US10429743B2 (en) | 2017-11-30 | 2017-11-30 | Optical mask validation |
| US15/827,561 | 2017-11-30 | ||
| PCT/IB2018/059222 WO2019106501A1 (en) | 2017-11-30 | 2018-11-22 | Optical mask validation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021504734A true JP2021504734A (ja) | 2021-02-15 |
| JP7316720B2 JP7316720B2 (ja) | 2023-07-28 |
Family
ID=66633094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020526351A Active JP7316720B2 (ja) | 2017-11-30 | 2018-11-22 | 半導体デザインの完全性を確実にするための方法および半導体構造体 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US10429743B2 (ja) |
| JP (1) | JP7316720B2 (ja) |
| CN (1) | CN111316174B (ja) |
| DE (1) | DE112018005785T5 (ja) |
| GB (1) | GB2581755B (ja) |
| WO (1) | WO2019106501A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10429743B2 (en) | 2017-11-30 | 2019-10-01 | International Business Machines Corporation | Optical mask validation |
| US10650111B2 (en) | 2017-11-30 | 2020-05-12 | International Business Machines Corporation | Electrical mask validation |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735315A (en) * | 1980-08-11 | 1982-02-25 | Fujitsu Ltd | Manufacturing of integrated circuit device |
| JP2000012459A (ja) * | 1998-06-15 | 2000-01-14 | Siemens Ag | 半導体デバイスの製造における２つのマスキングステップのミスアライメントを検出するための方法 |
| JP2001133958A (ja) * | 1999-11-05 | 2001-05-18 | Fujitsu Ltd | 描画パターン検査方法 |
| JP2003066588A (ja) * | 2001-08-27 | 2003-03-05 | Nec Microsystems Ltd | 半導体装置およびその製造方法ならびにレチクル |
| JP2006010751A (ja) * | 2004-06-22 | 2006-01-12 | Seiko Epson Corp | マスクデータ作成方法、マスク設計装置、マスク、プログラム及び半導体装置の製造方法 |
| JP2007271591A (ja) * | 2006-03-31 | 2007-10-18 | Hoya Corp | パターン欠陥検査方法、フォトマスクの製造方法、及び表示デバイス用基板の製造方法 |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663893A (en) * | 1995-05-03 | 1997-09-02 | Microunity Systems Engineering, Inc. | Method for generating proximity correction features for a lithographic mask pattern |
| FR2738971B1 (fr) | 1995-09-19 | 1997-10-10 | Schlumberger Ind Sa | Procede de determination d'une cle de cryptage associee a un circuit integre |
| US6120953A (en) * | 1999-04-23 | 2000-09-19 | United Microelectronics Corp. | Method of optical proximity correction |
| US6194104B1 (en) * | 1999-10-12 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Optical proximity correction (OPC) method for improving lithography process window |
| US6824931B2 (en) * | 2001-08-29 | 2004-11-30 | Taiwan Semiconductor Manufacturing Co., Ltd | Verification photomask |
| US6602642B2 (en) * | 2001-08-29 | 2003-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd | Optical proximity correction verification mask |
| US7840803B2 (en) | 2002-04-16 | 2010-11-23 | Massachusetts Institute Of Technology | Authentication of integrated circuits |
| SG152898A1 (en) * | 2002-09-20 | 2009-06-29 | Asml Netherlands Bv | Alignment systems and methods for lithographic systems |
| EP1631987A2 (en) | 2003-05-26 | 2006-03-08 | Koninklijke Philips Electronics N.V. | Semiconductor device, method of authentifying and system |
| DE10328760B4 (de) | 2003-06-25 | 2007-05-24 | Ovd Kinegram Ag | Optisches Sicherheitselement |
| US7241538B2 (en) * | 2003-11-05 | 2007-07-10 | Promos Technologies | Method for providing representative features for use in inspection of photolithography mask and for use in inspection photo-lithographically developed and/or patterned wafer layers, and products of same |
| US7654816B2 (en) * | 2004-10-07 | 2010-02-02 | Hewlett-Packard Development Company, L.P. | Lithographic mask alignment |
| US7304550B2 (en) | 2005-04-22 | 2007-12-04 | Wilinx, Corp. | Wideband attenuator circuits and methods |
| DE102005024379A1 (de) | 2005-05-27 | 2006-11-30 | Universität Mannheim | Verfahren zur Erzeugung und/oder Einprägung eines wiedergewinnbaren kryptographischen Schlüssels bei der Herstellung einer topographischen Struktur |
| US20070016321A1 (en) | 2005-07-18 | 2007-01-18 | Dieter Rathei | Method for screening risk quality semiconductor products |
| US7381646B2 (en) | 2005-08-15 | 2008-06-03 | Chartered Semiconductor Manufacturing, Ltd. | Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design |
| JP2007080965A (ja) | 2005-09-12 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法、これに用いられるライブラリ、記録媒体および半導体製造装置 |
| JP2007093861A (ja) | 2005-09-28 | 2007-04-12 | Renesas Technology Corp | マスクパターン設計方法および半導体装置の製造方法 |
| KR100741915B1 (ko) | 2005-12-28 | 2007-07-24 | 동부일렉트로닉스 주식회사 | 더미 금속 채움에 대한 시간 지연 효과를 효율적으로반영할 수 있는 반도체 소자의 설계 방법 |
| US7475368B2 (en) | 2006-01-20 | 2009-01-06 | International Business Machines Corporation | Deflection analysis system and method for circuit design |
| KR20090003153A (ko) | 2006-04-03 | 2009-01-09 | 몰레큘러 임프린츠 인코퍼레이티드 | 다수의 필드와 정렬 마크를 갖는 기판을 동시에 패턴화하는방법 |
| US7519941B2 (en) | 2006-04-13 | 2009-04-14 | International Business Machines Corporation | Method of manufacturing integrated circuits using pre-made and pre-qualified exposure masks for selected blocks of circuitry |
| JP4988274B2 (ja) | 2006-08-31 | 2012-08-01 | 株式会社日立ハイテクノロジーズ | パターンのずれ測定方法、及びパターン測定装置 |
| KR20080025984A (ko) * | 2006-09-19 | 2008-03-24 | 주식회사 하이닉스반도체 | 광근접효과 보정방법 |
| US7565638B2 (en) | 2006-11-21 | 2009-07-21 | Sun Microsystems, Inc. | Density-based layer filler for integrated circuit design |
| CN101231459A (zh) * | 2007-01-24 | 2008-07-30 | 力晶半导体股份有限公司 | 光刻工艺监测标记用光掩模图案及其应用 |
| US20080201677A1 (en) | 2007-02-21 | 2008-08-21 | Faye Baker | Integrated Circuit (IC) Chip Input/Output (I/O) Cell Design Optimization Method And IC chip With Optimized I/O Cells |
| US7851110B2 (en) | 2007-04-20 | 2010-12-14 | Photronics, Inc. | Secure photomask with blocking aperture |
| JP2009014790A (ja) * | 2007-06-29 | 2009-01-22 | Sharp Corp | フォトマスクパターン検証方法、フォトマスクパターン検証装置、半導体集積回路の製造方法、フォトマスクパターン検証制御プログラムおよび可読記憶媒体 |
| JP5058003B2 (ja) * | 2008-01-25 | 2012-10-24 | 株式会社リコー | フォトマスクデータ検証用半導体セル、半導体チップ、及びフォトマスクデータ検証方法 |
| US7901845B2 (en) * | 2008-09-01 | 2011-03-08 | D2S, Inc. | Method for optical proximity correction of a reticle to be manufactured using character projection lithography |
| US8351087B2 (en) | 2009-06-15 | 2013-01-08 | Ecole Polytechnique Federale De Lausanne (Epfl) | Authentication with built-in encryption by using moire parallax effects between fixed correlated s-random layers |
| WO2011088074A2 (en) | 2010-01-12 | 2011-07-21 | Stc. Unm | System and methods for generating unclonable security keys in integrated circuits |
| CN104317159A (zh) | 2010-03-03 | 2015-01-28 | 中芯国际集成电路制造(上海)有限公司 | 一种掩膜图形缺陷的检测方法及系统 |
| CN103091971B (zh) * | 2011-10-27 | 2014-07-23 | 中芯国际集成电路制造(北京)有限公司 | 掩模板及其制造方法、以及监测掩模板雾状污染的方法 |
| JP6055598B2 (ja) * | 2012-02-17 | 2016-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR101504025B1 (ko) | 2013-09-06 | 2015-03-18 | (주) 아이씨티케이 | 식별 키 생성 장치 및 방법 |
| CN110079783A (zh) | 2014-03-18 | 2019-08-02 | 3D-奥克赛茨公司 | 标签装置、其用途和用于标签装置的包装 |
| KR102294323B1 (ko) | 2014-07-09 | 2021-08-26 | 삼성전자주식회사 | 스트레스 검출 방법, 컴팩트 모델 트레이닝 방법, 스트레스 완화 방법 및 컴퓨팅 시스템 |
| JP6362478B2 (ja) * | 2014-08-27 | 2018-07-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US9612526B2 (en) * | 2014-08-28 | 2017-04-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Photomask and method for fabricating integrated circuit |
| US20170212165A1 (en) | 2016-01-25 | 2017-07-27 | Globalfoundries Inc. | Resistance measurement-dependent integrated circuit chip reliability estimation |
| US9939841B1 (en) | 2017-01-10 | 2018-04-10 | Inphi Corporation | Clock distribution network for integrated circuit |
| US10650111B2 (en) | 2017-11-30 | 2020-05-12 | International Business Machines Corporation | Electrical mask validation |
| US10429743B2 (en) | 2017-11-30 | 2019-10-01 | International Business Machines Corporation | Optical mask validation |
-
2017
- 2017-11-30 US US15/827,561 patent/US10429743B2/en not_active Expired - Fee Related
-
2018
- 2018-11-22 CN CN201880072828.4A patent/CN111316174B/zh active Active
- 2018-11-22 WO PCT/IB2018/059222 patent/WO2019106501A1/en active Application Filing
- 2018-11-22 DE DE112018005785.2T patent/DE112018005785T5/de active Pending
- 2018-11-22 GB GB2008806.8A patent/GB2581755B/en active Active
- 2018-11-22 JP JP2020526351A patent/JP7316720B2/ja active Active
-
2019
- 2019-07-26 US US16/522,753 patent/US10921715B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735315A (en) * | 1980-08-11 | 1982-02-25 | Fujitsu Ltd | Manufacturing of integrated circuit device |
| JP2000012459A (ja) * | 1998-06-15 | 2000-01-14 | Siemens Ag | 半導体デバイスの製造における２つのマスキングステップのミスアライメントを検出するための方法 |
| JP2001133958A (ja) * | 1999-11-05 | 2001-05-18 | Fujitsu Ltd | 描画パターン検査方法 |
| JP2003066588A (ja) * | 2001-08-27 | 2003-03-05 | Nec Microsystems Ltd | 半導体装置およびその製造方法ならびにレチクル |
| JP2006010751A (ja) * | 2004-06-22 | 2006-01-12 | Seiko Epson Corp | マスクデータ作成方法、マスク設計装置、マスク、プログラム及び半導体装置の製造方法 |
| JP2007271591A (ja) * | 2006-03-31 | 2007-10-18 | Hoya Corp | パターン欠陥検査方法、フォトマスクの製造方法、及び表示デバイス用基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20190346773A1 (en) | 2019-11-14 |
| JP7316720B2 (ja) | 2023-07-28 |
| CN111316174B (zh) | 2023-07-07 |
| GB2581755A (en) | 2020-08-26 |
| GB2581755B (en) | 2020-12-23 |
| US10429743B2 (en) | 2019-10-01 |
| GB202008806D0 (en) | 2020-07-22 |
| DE112018005785T5 (de) | 2020-08-13 |
| US10921715B2 (en) | 2021-02-16 |
| WO2019106501A1 (en) | 2019-06-06 |
| US20190163071A1 (en) | 2019-05-30 |
| CN111316174A (zh) | 2020-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7288836B2 (en) | Stacked alignment mark and method for manufacturing thereof | |
| US11288429B2 (en) | Electrical mask validation | |
| JP2008004724A (ja) | 半導体装置及びその製造方法 | |
| US7952213B2 (en) | Overlay mark arrangement for reducing overlay shift | |
| JP2021504734A (ja) | 半導体デザインの完全性を確実にするための方法および半導体構造体 | |
| JP5493166B2 (ja) | 半導体装置及びその製造方法 | |
| US20190349330A1 (en) | Response status management in a social networking environment | |
| KR20090035766A (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
| JP6303137B2 (ja) | 半導体装置 | |
| US20050064676A1 (en) | Method of forming alignment mark | |
| JP4373874B2 (ja) | 半導体装置、半導体基板 | |
| US20070082472A1 (en) | Method of manufacturing contact hole | |
| JP2008205019A (ja) | 半導体集積回路およびその製造方法 | |
| CN103839769A (zh) | 形成图案的方法 | |
| JP2009081219A (ja) | 半導体ウェハ、その半導体ウェハから切り出した半導体チップ及び半導体ウェハの製造方法 | |
| KR20080099716A (ko) | 마스크의 설계방법과 반도체 소자 및 그 제조방법 | |
| KR100862870B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US20020031879A1 (en) | Method for fabricating semiconductor device | |
| JP5816133B2 (ja) | パターン形成方法、原版及びデータ処理方法 | |
| US9865636B2 (en) | Method of simultaneously manufacturing partially shielded pixels | |
| JP4714777B2 (ja) | 半導体装置の製造方法 | |
| JP2010283288A (ja) | 配線形成方法及び半導体装置 | |
| JP5509692B2 (ja) | 半導体装置の設計方法及び半導体装置の製造方法 | |
| KR20050070721A (ko) | 배선 포토 마스크들 및 그를 이용한 반도체 장치의제조방법들 | |
| KR20080058039A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210423 |
|
| RD16 | Notification of change of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7436 Effective date: 20220105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220412 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20220502 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20220629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220904 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230628 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20230628 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230713 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7316720 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |