JP2003066588A - 半導体装置およびその製造方法ならびにレチクル - Google Patents

半導体装置およびその製造方法ならびにレチクル

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JP2003066588A JP2001255869A JP2001255869A JP2003066588A JP 2003066588 A JP2003066588 A JP 2003066588A JP 2001255869 A JP2001255869 A JP 2001255869A JP 2001255869 A JP2001255869 A JP 2001255869A JP 2003066588 A JP2003066588 A JP 2003066588A
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Abstract

(57)【要約】 【課題】特にマスクＲＯＭにおいて、コードパターン配
置が多様化し、セル部コードデータの数が膨大になって
も、光近接効果によるレジストパターン寸法を容易に把
握することができる半導体装置、半導体装置の製造方法
あるいはレチクルを提供する。 【解決手段】ＲＯＭコード領域（本セル領域）２０に形
成された素子パターンであるコードパターン層のうち光
近接効果による寸法ばらつきが予測される素子パターン
の７点隣接コードパターン層２３Ｇ、８点隣接コードパ
ターン層２３Ｈを抽出して、寸法測定パターン配置領域
３０に同じ周囲パターン配置を有する７点隣接測定パタ
ーン層３３Ｇ、８点隣接測定パターン層３３Ｈを形成し
てこの測定パターン層の寸法を測定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法ならびにレチクルに係わり、特にパターン微
細化が進み、光近接効果がもたらすＲＯＭコードパター
ン寸法のばらつきが問題となる半導体装置およびその製
造方法ならびにレチクルに関する。
【０００２】
【従来の技術】パターンの最小寸法が例えば露光光の波
長よりも小さくなると、光近接効果により露光・現像後
のレジストパターンの寸法に変動を生じる。これは周囲
のパターン配置により回折光の強度が大きく変化するた
めの現象である。
【０００３】一般的には、隣接パターン数が多い密パタ
ーンの場合は注目パターンは狙い目より大きくなりやす
く、隣接パターン数が少ない疎パターンの場合は注目パ
ターンは狙い目より小さくなりやすい傾向がある。
【０００４】このために、レジストパターン（転写パタ
ーン）が設計パターンに近くなるようにレチクルのパタ
ーンを補正する技術、すなわちマスク設計時にＯＰＣ
（光近接効果補正）を行う技術が、例えば特開平２００
０−１８１０４５号公報に開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、特にマ
スクＲＯＭにおいては、光近接効果による寸法ばらつき
が発生するコードパターン配置が多様化し、大容量化が
進んでいることによりセル部コードデータの数が膨大で
あることから、所定コードのための拡散を行うレジスト
パターン寸法測定において不良パターンの検出に工数が
かかりこのためにＴＡＴが長くなり、かつ、検出もれが
生じる場合もあることから歩留まりを低下させる原因と
なっている。
【０００６】したがって従来技術の第１の課題は、上記
拡散時のレジストパターン寸法測定において、光近接効
果の影響が大きいコードパターンを検出してレジストパ
ターンの寸法を測定しなければならないが、大容量化に
伴い、セル部コードパターンは膨大な数になっているこ
とから、該当するコードパターン配置を検出するのに工
数がかかってしまうということである。
【０００７】第２の課題は、光近接効果の影響が大きい
コードパターン配置は評価の結果により予測できている
ものの、パターンの組み合わせが多様化しており、さら
にセル部コードパターンは膨大な数であることから、上
記拡散時のレジストパターン寸法測定において、不良パ
ターンの検出もれが生じる可能性があるということであ
る。検出もれが生じた場合は、不良が発生することによ
り歩留まりが低下してしまうことである。
【０００８】第３の課題は、コードパターンは各ユーザ
ーコード毎にパターン配置が異なってくるため、固有の
ばらつき寸法測定パターンでは各コード毎のパターンに
促した光近接効果による寸法ばらつきをモニターするこ
とができないということである。
【０００９】さらに、パターンが微細化されると各レチ
クル間（マスク間）でも光近接効果発生箇所の仕上がり
寸法にばらつきが生じてくることからも、歩留まりを低
下させる原因となっている。
【００１０】したがって従来技術の第４の課題は、多く
のコードレチクルには寸法測定パターンを搭載している
ものの、光近接効果の影響を考慮した測定パターンでは
無いことから、光近接効果による寸法のばらつきまでは
モニターできておらず、レチクルの精度が低下している
ということである。
【００１１】したがって本発明の目的は、特にマスクＲ
ＯＭにおいて、コードパターン配置が多様化し、セル部
コードデータの数が膨大になっても、光近接効果による
レジストパターン寸法を容易に把握することができる半
導体装置、半導体装置の製造方法あるいはレチクルを提
供することである。
【００１２】本発明の他の目的は、特にマスクＲＯＭに
おいて、コードパターン配置が多様化し、セル部コード
データの数が膨大になっても、光近接効果の影響を受け
るパターン寸法が使用するレチクル間においてばらつき
が少ない半導体装置、半導体装置の製造方法あるいはレ
チクルを提供することである。
【００１３】
【課題を解決するための手段】本発明の特徴は、素子領
域と寸法測定パターン配置領域とを具備し、素子領域に
形成された素子パターンのうち周囲の素子パターン配置
により光近接効果による寸法ばらつきが予測される素子
パターンを抽出して、寸法測定パターン配置領域に素子
領域の周囲の素子パターン配置と同じ周囲のパターン配
置を有し、素子パターンと同じ形状の寸法測定パターン
を形成した半導体装置にある。
【００１４】この半導体装置において、素子領域はマス
クＲＯＭのＲＯＭコード領域であり、素子パターンはユ
ーザーコードにより定められたパターンであることが好
ましい。
【００１５】本発明の他の特徴は、上記した素子領域お
よび寸法測定パターン配置領域におけるパターンを形成
するためのレチクルにある。
【００１６】本発明の別の特徴は、素子領域と寸法測定
パターン配置領域とを具備し、素子領域に形成された素
子パターンのうち周囲の素子パターン配置により光近接
効果による寸法ばらつきが予測される素子パターンを抽
出して、寸法測定パターン配置領域に素子領域の周囲の
素子パターン配置と同じ周囲のパターン配置を有し、素
子パターンと同じ形状の寸法測定パターンをレジストに
形成し、レジストに形成された前記寸法測定パターンを
測定する半導体装置の製造方法にある。
【００１７】この半導体装置の製造方法において、素子
領域はマスクＲＯＭのＲＯＭコード領域であり、素子パ
ターンはユーザーコードにより定められたパターンであ
ることが好ましい。この場合、ユーザーから受注したコ
ードデータを元にＲＯＭ処理を実施し、コードマスクパ
ターンを発生させるコードパターン発生工程と、発生済
みのコードパターンより、光近接効果による寸法ばらつ
きが生じやすいコードパターン配置を抽出するパターン
抽出工程と、抽出する際には、事前評価の結果により光
近接効果による寸法ばらつきが大きいと予測されるパタ
ーンを抽出するが、抽出するパターン配置には優先順位
を決めておき、優先度が高いものから順に抽出作業を実
施してパターン配置工程とを有してレチクル製作時の入
力ファイルを製作することが好ましい。
【００１８】また、レジストに素子パターンおよび寸法
測定パターンを形成するためのレチクルパターンをレチ
クルに設け、寸法測定パターンを形成するためのレチク
ルパターンを計測して、露光量の調整等の露光条件を定
めることが好ましい。
【００１９】さらに、上記した半導体装置あるいは半導
体装置の製造方法において、寸法測定パターン配置領域
に互いに異なる周囲の素子パターン配置を有する複数の
寸法測定パターンを形成することができる。また、寸法
測定パターン配置領域は半導体チップの金属配線の下方
に設けられていることができる。また、寸法測定パター
ン配置領域は半導体チップの隅の部分に設けられている
ことができる。さらに、寸法測定パターン配置領域は半
導体チップの４隅の部分にそれぞれ設けられていること
ができる。この場合、寸法測定パターンの周囲のパター
ン配置状態は、４隅の部分の前記寸法測定パターン配置
領域において互いに同じであることができる。これによ
り製造方法では、ウエハ状態で互いに異なる半導体チッ
プに属しかつ互いに隣接する寸法測定パターン配置領域
内の寸法測定パターンの寸法を測定することができる。
あるいは、寸法測定パターンの周囲のパターン配置状態
は、４隅の部分の寸法測定パターン配置領域において互
いに異なることができる。これにより製造方法では、ウ
エハ状態で互いに異なる半導体チップに属しかつ互いに
隣接する寸法測定パターン配置領域内の寸法測定パター
ンの寸法を測定することができる。さらに、寸法測定パ
ターン配置領域には寸法測定パターンを有するトランジ
スタの特性が測定できる構成を具備していることができ
る。
【００２０】
【発明の実施の形態】以下図面を参照して本発明を説明
する。図１は、本発明の第１の実施の形態において、ユ
ーザーコードＡをコードした半導体チップを示す平面図
であり、（Ａ）はＲＯＭコード領域（本セル領域）を示
し、（Ｂ）は寸法測定パターン配置領域を示す。
【００２１】先ず図１（Ａ）を参照して、半導体チップ
１０ＡのＲＯＭコード領域（本セル領域）２０のＰ型表
面領域上に複数のポリシリコン配線層（右下ハッチン
グ）２２が互いに同じ間隔を有して、厚いフィールド絶
縁膜および薄いゲート絶縁膜上を図で横方向に延在して
いる。
【００２２】また、この複数のポリシリコン配線層２２
およびフィールド絶縁膜をマスクにしてＮ型不純物を導
入した複数の拡散層（白枠）２１が互いに同じ間隔を有
して図で縦方向に延在している。
【００２３】したがって、拡散層２１間はフィールド絶
縁膜であり、ポリシリコン配線層２２間の拡散層２１は
Ｎ型であり、ゲート絶縁膜を介したポリシリコン配線層
２２下の拡散層２１はコーデングする前は全てＰ型であ
り、したがって、コーデングする前は全てエンハンス型
となっている。
【００２４】この状態で全体にシリコン酸化膜を形成し
ストックしておく。そしてユーザー（顧客）からのコー
ドが入った後、そのコードに合うように、すなわち図１
ではユーザーコードＡにミートするようにレチクル（例
えば１／５縮小ステッパー用のマスク）を作成し、ウエ
ハ状態の半導体チップ１０Ａのシリコン酸化膜上にネガ
レジストを塗布し、このレチクルをマスクにして露光・
現像をすることにより、選択されたチャネル領域（ポリ
シリコン配線層下の拡散層の領域）上のネガレジストに
開口を形成する。
【００２５】そして、このネガレジストパターンをマス
クにしてポリシリコン配線層に達するまでシリコン酸化
膜を選択的にエッチングして、残余するシリコン酸化膜
およびネガレジストパターンをマスクにしてＮ型不純物
をイオン注入してその後の熱処理によりこの選択された
チャネル領域をＮ型にしデプレッション型にすることに
より、ユーザーコードＡを満足するマスクＲＯＭの半導
体装置が得られる。
【００２６】ここで、ＲＯＭコード領域２０において選
択されたチャネル領域上のネガレジストに形成された開
口をコードパターン層（四角形に黒塗り）２３と称す。
【００２７】本実施の形態のユーザーコードＡでは、コ
ードパターン層２３のうち、８個の他のコードパターン
層２３により囲まれたもの、すなわち、８点隣接コード
パターン層２３Ｈおよび７個の他のコードパターン層２
３により囲まれたもの、すなわち、７点隣接コードパタ
ーン層２３Ｇが光近接効果によるレジストパターンの寸
法に変動が大きくなる傾向があると認識され、その寸法
を測定をする必要があると判定されている。この場合、
それに対処するようにレチクルが作成されている。
【００２８】このレチクルで、図１（Ｂ）に示すよう
に、同じ半導体チップ１０Ａの寸法測定パターン配置領
域３０に寸法測定パターン層（四角形に黒塗り）３３を
形成する。
【００２９】すなわち、寸法測定パターン配置領域３０
に、ＲＯＭコード領域２０のポリシリコン配線層２２と
同じ形状、同じ材質、同じ間隔の複数のポリシリコン配
線層３２を形成し、ＲＯＭコード領域２０の拡散層２１
と同じ形状、同じ不純物濃度、同じ間隔の複数の拡散層
３１を形成しておく。また、寸法測定パターン配置領域
３０のフィールド絶縁膜およびゲート絶縁膜もＲＯＭコ
ード領域２０と同様である。
【００３０】そして、ユーザーコードＡのレチクルを作
成する際に、寸法測定パターン配置領域３０にも、ＲＯ
Ｍコード領域２０の８点隣接コードパターン層２３Ｈお
よび７点隣接コードパターン層２３Ｇと同様に、８個の
他のパターン層３３により囲まれた８点隣接測定パター
ン層３３Ｈおよび７個の他のパターン層３３により囲ま
れた７点隣接測定パターン層３３Ｇをそれぞれ１個（１
組）づつ形成するようにする。
【００３１】このようにユーザーコードＡのコードパタ
ーンでは、光近接効果による寸法ばらつきが予測される
パターン配置は８点隣接コードパターン層２３Ｈおよび
７点隣接コードパターン層２３であるからこれらを抽出
して、寸法測定パターン配置領域３０に反映させ、８点
隣接測定パターン層３３Ｈおよび７点隣接測定パターン
層３３Ｇをそれぞれ形成する。そして、光近接効果の影
響を受けて寸法ばらつきが生じるパターン配置は事前の
評価により予測することができる。
【００３２】コードパターンの発生形状は各コード毎に
異なってくるから、本発明では、光近接効果により、隣
接数や、隣接コードまでの距離等で分類された寸法ばら
つきが予測されるコードパターン配置をあらかじめ認識
させておき、ＲＯＭ処理時に発生したコードマスクパタ
ーンから該当するパターンを検出し、コードパターンを
優先順位に応じて寸法測定パターンとしてマスクデータ
に配置するものであり、後から図７を参照して詳細に説
明する。
【００３３】尚、図１において、ＲＯＭコード領域にお
ける対象となるコードパターン層の群および寸法測定パ
ターン配置領域における対象となるパターン層の群を２
点鎖線の円で囲んで示してある。
【００３４】図２は、図１のユーザーコードＡをコード
するためのレチクル４０Ａを示す平面図であり、（Ａ）
はＲＯＭコード領域用のレチクルパターン領域５０を示
し、（Ｂ）は寸法測定パターン配置領域用のレチクルパ
ターン領域６０を示す。
【００３５】ＲＯＭコード領域用のレチクルパターン領
域５０には、図１のコードパターン層２３を形成するた
めのレチクルパターン５３が形成され、この中には図１
の７点隣接コードパターン層２３Ｇおよび８点隣接コー
ドパターン層２３Ｈを形成するためのレチクルパターン
５３Ｇおよび５３Ｈも含まれている。
【００３６】一方、寸法測定パターン配置領域用のレチ
クルパターン領域６０には、図１の寸法測定パターン配
置領域のパターン層３３を形成するためのレチクルパタ
ーン６３が形成され、この中には図１の７点隣接測定パ
ターン層３３Ｇおよび８点隣接測定パターン層３３Ｈを
形成するためのレチクルパターン６３Ｇおよび６３Ｈも
含まれている。
【００３７】図２のレチクルパターン５３（５３Ｇ、５
３Ｈ）、６３（６３Ｇ、６３Ｈ）は遮光膜から構成さ
れ、図１のレジストパターン２３（２３Ｇ、２３Ｈ）、
３３（３３Ｇ、３３Ｈ）に対して各辺が５倍（１／５縮
小ステッパーの場合）の大きさになっている。
【００３８】本発明の製造において、寸法測定パターン
配置領域のレチクルパターン６３Ｇ、６３Ｈの寸法を測
定して、製造されたレチクルの特に光近接効果の影響を
受けパターンの出来具合をチェックし、設計中心寸法よ
りのずれに応じて露光量を補正してレチクル間の寸法の
ばらつきを抑制することができる。そして、露光・現像
後に図１のレジストパターン３３Ｇ、３３Ｈを測定して
光近接効果の影響をチェックするが、詳細は図７を参照
して説明する。
【００３９】図３は、本発明の第１の実施の形態におい
て、ユーザーコードＢをコードした半導体チップを示す
平面図であり、図４はユーザーコードＢをコーディング
するためのレチクルを示す平面図である。尚、図３およ
び図４において図１および図２と同一もしくは類似の箇
所は同じ符号を付してあるから重複する説明は省略す
る。
【００４０】ユーザーコードＢでは、半導体チップ１０
ＢのＲＯＭコード領域２０における８点隣接コードパタ
ーン層２３Ｈおよび６個の他のコードパターン層２３に
より囲まれたもの、すなわち、６点隣接コードパターン
層２３Ｆが光近接効果によるレジストパターンの寸法に
変動が大きくなる傾向があると認識され、その寸法を測
定をする必要があると判定されている。したがって、同
じ半導体半導体チップ１０Ｂの寸法測定パターン配置領
域３０に８点隣接測定パターン層３３Ｈおよび６個の他
のパターン層３３により囲まれた６点隣接測定パターン
層３３Ｆをそれぞれ１個（１組）づつ形成するようにす
る。
【００４１】このためのレチクル４０Ｂは図４に示すよ
うに、図３のコードパターン層２３を形成するためのレ
チクルパターン５３が形成され、この中には図３の６点
隣接コードパターン層２３Ｆおよび８点隣接コードパタ
ーン層２３Ｈを形成するためのレチクルパターン５３Ｆ
および５３Ｈも含まれている。
【００４２】一方、寸法測定パターン配置領域用のレチ
クルパターン領域６０には、図３の寸法測定パターン配
置領域のパターン層３３を形成するためのレチクルパタ
ーン６３が形成され、この中には図３の６点隣接測定パ
ターン層３３Ｆおよび８点隣接測定パターン層３３Ｈを
形成するためのレチクルパターン６３Ｆおよび６３Ｈも
含まれている。
【００４３】図５は本発明の実施の形態における半導体
チップ１０の全体を示す平面図であり、２箇所のＲＯＭ
コード領域２０と２箇所のエッチングダミーセル領域７
０と２箇所の本発明による寸法測定パターン配置領域３
０を有している。
【００４４】エッチングダミーセル領域７０には本セル
と同一の設計基準で本セルが所定のエッチングパターニ
ングが行われるように回路動作に関係がないダミーパタ
ーンが形成される。
【００４５】図６は本発明の他の実施の形態において、
ＲＯＭコード領域２０および寸法測定パターン配置領域
３０の内部を示す平面図である。尚、図６において図１
と同一もしくは類似の箇所は同じ符号を付してある。
【００４６】図６では、ユーザーコードによりＲＯＭコ
ード領域２０における８点隣接コードパターン層（密パ
ターン）および隣接無しのコードパターン層（疎パター
ン）が光近接効果によるレジストパターンの寸法に変動
が大きくなる傾向があると認識され、その寸法を測定を
する必要があると判定されている。したがって、同じ半
導体チップの寸法測定パターン配置領域３０に８点隣接
測定パターン層３３Ｈおよび隣接無し測定パターン層３
３Ｎをそれぞれ１個（１組）づつ形成するようにしてあ
る。
【００４７】図７は実施の形態における製造フローを示
すフローチャートである。コードパターン発生工程ＦＣ
１においてユーザーから受注したコードデータを元にＲ
ＯＭ処理を実施し、コードマスクパターンを発生させ
る。ばらつきパターン抽出工程ＦＣ２において、発生済
みのコードパターンより、光近接効果による寸法ばらつ
きが生じやすいコードパターン配置を抽出する。
【００４８】抽出する際には、事前評価の結果により光
近接効果による寸法ばらつきが大きいと予測されるパタ
ーンを抽出するが、抽出するパターン配置には優先順位
を決めておき、優先度が高いものから順に抽出作業を実
施する。
【００４９】抽出例として、光近接効果の代表的パター
ンである疎、密パターンの抽出手法を記す。
【００５０】密パターンを抽出する場合には、注目する
コードパターンについて隣接するパターン数の多い順か
らパターンを抽出していく。注目コードパターンに対す
る隣接数が５点隣接以上までが密パターンに該当する場
合、最大隣接数である８点隣接、７点隣接、６点隣接、
５点隣接の順に抽出していく。次に、隣接数だけでな
く、注目するコードパターンが影響を受けうる範囲に存
在するパターン数が多いものから抽出していく。疎パタ
ーンを抽出する場合には、注目するコードパターン周辺
の一定のエリアについて、パターン配置数が少ない順か
らパターンを抽出していく。この抽出対象となるばらつ
きパターンの配置、または抽出優先順位については、評
価結果に基づいて決定されるものである。
【００５１】寸法ばらつきパターン抽出後、パターン配
置工程ＦＣ３において、抽出したコードパターンを寸法
測定パターン配置領域に配置していく。配置する際に
は、優先度の高いものから順に、Ｎ個まで配置する。Ｎ
とは、寸法測定パターン配置領域に配置可能な個数であ
り、あらかじめ設定しておく。
【００５２】次に、パターン配置数チェック工程ＦＣ４
にて、配置したパターン数がＮ個に達しているか判定す
る。パターン数がＮ個に達している場合は、パターン配
置処理を終了し、コードＥＢデータを出力する。コード
ＥＢデータとは、レチクル製作時の入力ファイルとなる
もので、ユーザーコードを元にＲＯＭ処理を介してマス
クパターンデータに変換されたものである。本実施の形
態では光近接効果寸法測定パターンも含んでいる。
【００５３】また、パターン数がＮ個に達していない場
合は、再度パターン配置工程ＦＣ４にて、寸法測定パタ
ーン配置領域の空き領域に、既に抽出済みのパターンを
優先度の高い順に配置していく。
【００５４】このパターン数チェック→ばらつきパター
ン配置のループ回数は、Ｎ回をＭＡＸとし、Ｎ回に達し
た場合は、処理を終了し、コードＥＢデータを出力す
る。この為、パターン抽出工程にて該当するパターンが
１つも無かった場合は、光近接効果による寸法ばらつき
が生じるパターンが無いものとして、寸法測定パターン
配置領域にコードパターンは配置されない。パターン抽
出工程にて、１つのパターンだけ抽出されている場合
は、その１パターンだけで寸法測定パターン配置領域を
全て埋めることになる。但し、空き領域のパターン埋め
の手法は一例であり、適宜変更できるものである。
【００５５】レチクル製作時のレチクル寸法測定工程Ｆ
Ｃ５において、工程ＦＣ３で登録した寸法測定パターン
の寸法を測定し、指定された精度でレチクルが作製され
ていることを確認する。これにより、レチクルのばらつ
きを抑え、精度を上げることができる。
【００５６】その後、ＰＲ工程を行う基地に、すなわち
ユーザコードに適した箇所に不純物を導入するためにフ
ォトレジストパターンを形成する工程を行う工場、現場
にこのレチクルが送られる。
【００５７】露光前にレチクル寸法測定工程ＦＣ６にお
いて、工程ＦＣ３で登録した寸法測定パターンの寸法を
測定する。すなわち、レチクルの寸法測定パターン配置
領域のレチクルパターンの寸法を測定する。ＰＲ露光工
程ＦＣ７において、事前評価により求められたレチクル
寸法とＰＲ露光量との関係に基づいてＦＣ６で確認した
レチクルコードパターンに適した 露光条件を決定し、
露光を行う。現像後、ＰＲ寸法測定工程ＦＣ８におい
て、レチクルの寸法測定パターン配置領域のレチクルパ
ターンにより形成された、フォトレジスト（ＰＲ）の寸
法測定パターン配置領域のパターン層の寸法を測定す
る。すなわち当該箇所におけるフォトレジスト開口寸法
（コード口径サイズ）を確認する。寸法測定パターン登
録工程ＦＣ３において、光近接効果の影響が大きいパタ
ーンをあらかじめ測定パターンとし、所定の位置に配置
している為、不良パターンの検出に要する工数が削減さ
れ、検出もれが生じることも無くなる。
【００５８】ＦＣ７の工程でレチクルの寸法による補正
をした露光量で露光したのに光近接効果の影響が大きい
測定パターンの寸法が所定の範囲内でなかった場合は、
レジストを全部除去し、新たにレジスト塗布、現像を行
う再工事を行う。この際には、光近接効果の影響が大き
い測定パターンでも寸法が所定の範囲内入るように露光
量の調整、あるいはレジスト膜厚の調整が行われる（Ｆ
Ｃ９，ＦＣ１０）。本発明では、レチクルの仕上がりを
考慮した露光条件にて露光していることにより、ＦＣ
９，ＦＣ１０による再工事の確率は小さくなる。
【００５９】レジストの測定パターンの寸法が所定の範
囲内の場合は、次工程に送られ、このレジストパターン
をマスクにして、不純物のイオン注入を行いその後の熱
処理により、顧客からのユーザーコードを満足したマス
クＲＯＭが得られる。
【００６０】次に示す図８乃至図１４において図１と同
一もしくは類似の箇所は同じ符号を付してあるから重複
する説明はなるべく省略する。
【００６１】図８は本発明の第２の実施の形態を示す平
面図であり、（Ａ）は半導体チップ全体を示し、（Ｂ）
は寸法測定パターン配置領域の内部を示す。
【００６２】半導体チップ１０Ｃの周辺近傍を延在する
電源線もしくは信号線の金属配線８１の下方に寸法測定
パターン配置領域３０を配置し、そこに８点隣接測定パ
ターン層３３Ｈおよび隣接無し測定パターン層３３Ｎを
それぞれ１個（１組）づつ形成するようにしてある。
【００６３】この実施の形態では金属配線への接続に影
響を与えないように測定パターン層形成する必要がある
が、寸法測定パターン配置領域３０を設けても半導体チ
ップの集積度が低減しないという利点がある。配線によ
る切換えパターンでは無いことが前提である。本図で
は、寸法測定パターンを電源線下に配置している場合を
示しているが、他にも信号線等の金属配線下や、その他
のコード拡散に関係しない工程と重ねて配置することが
可能であり、半導体チップサイズへ影響することなくパ
ターンを配置できるという効果が得られる。
【００６４】図９は本発明の第３の実施の形態を示す平
面図であり、半導体チップの全体を示している。半導体
チップ１０Ｄのデッドスペースであるコーナー部に寸法
測定パターン配置領域３０を配置している。本発明の寸
法測定パターンはトランジスタ特性を測定するものでは
ないので、配置場所を決めるにあたって制限が少なく、
デッドスペースを有効活用できる。通常、半導体チップ
コーナー部は温度サイクル試験による影響を回避する為
に、能動素子の配置を禁じたり、金属配線層の設計に一
定の制限を設けたりしているが、本実施の形態の寸法測
定パターンは金属配線層を含んでおらず、トランジスタ
特性を測定するわけではないので、半導体チップコーナ
ー部に配置することができる。
【００６５】図１０は本発明の第４の実施の形態を示す
平面図であり、半導体チップ１０Ｅの全体を示してい
る。複数の寸法測定パターン配置領域３０を半導体チッ
プ１０Ｅの周辺部に分布させて配置し、それぞれの寸法
測定パターン配置領域３０に同じ測定パターン層あるい
は同じ測定パターン層群を形成している。
【００６６】このように、同一の寸法測定パターンを半
導体チップ内の全面にわたって配置しているので、半導
体チップ内の寸法ばらつきがモニターできるという効果
が得られる。
【００６７】図１１は本発明の第５の実施の形態を示す
平面図であり、ウエハ状態でたがいに隣接する４個の半
導体チップ全体を示している。
【００６８】寸法測定パターン配置領域３０を半導体チ
ップ１０Ｆ、１０Ｇ、１０Ｈ、１０Ｉの４隅にそれぞれ
配置している。このように、同一の寸法測定パターン層
を形成した寸法測定パターン配置領域３０を半導体チッ
プ内の４隅に配置している為、半導体チップが複数配置
されたウエハー上においても、２点鎖線の円で示すごく
狭い測定範囲にて各半導体チップの４隅のＰＲ寸法を容
易に測定することができ、ウエハー上における半導体チ
ップ間のパターン寸法のばらつきを容易にモニターする
ことができる。
【００６９】図１２は本発明の第６の実施の形態を示す
平面図であり、ウエハ状態でたがいに隣接する４個の半
導体チップ全体を示している。また図１３は図１２にお
けるパターンＡ〜Ｄをそれぞれ例示する平面図である。
【００７０】ウエハ状態でたがいに隣接する４個の半導
体チップ１０Ｊ、１０Ｋ、１０Ｌ、１０Ｍのそれぞれの
４隅に寸法測定パターン配置領域３０を配置し、それぞ
れパターンＡ、パターンＢ、パターンＣ、パターンＤを
形成している。
【００７１】例えば図１３に示すように、パターンＡは
８点隣接測定パターン層３３Ｈの寸法を測定するパター
ンであり、パターンＢは７点隣接測定パターン層３３Ｇ
の寸法を測定するパターンであり、パターンＣは隣接無
し測定パターン層３３Ｎの寸法を測定するパターンであ
り、パターンＤは２点隣接測定パターン層３３Ｂの寸法
を測定するパターンである。
【００７２】このように４種の寸法測定パターンを半導
体チップ内の４隅に配置している為、半導体チップが複
数配置されたウエハー上においても、２点鎖線の円で示
したごく狭い測定範囲で４種のレチクル寸法パターンを
容易に測定することができ、ウエハー上でのＰＲ寸法測
定に要する工数を削減することができる。
【００７３】図１４は本発明の第７の実施の形態を示す
平面図である。第１の電極パッド（ＰＡＤ１）はコンタ
クト部８６を通して図で左側のポリシリコン接続配線８
５が接続され、ここから連続的にゲート電極となる２本
のポリシリコン配線層３２が図で左から右に延在してい
る。
【００７４】第２の電極パッド（ＰＡＤ２）は選択セル
のドレイン端子であり、コンタクト部８７を通して図で
右側のデジット線となる金属配線８９および右側２本の
拡散層３１の図で下端に接続されている。
【００７５】第３の電極パッド（ＰＡＤ３）はコンタク
ト部８６を通して図で右側のポリシリコン接続配線８５
が接続され、ここから連続的にゲート電極となる３本の
ポリシリコン配線層３２が図で右から左に延在してお
り、さらにこの第３の電極パッド（ＰＡＤ３）はコンタ
クト部８８を通して４本の拡散層３１の図で上端に接続
されている。
【００７６】ここに、疎パターンとして隣接無し測定パ
ターン層３３Ｎおよび密パターンとして８点隣接測定パ
ターン層３３Ｈが設けられ、これらの測定パターン層が
位置する右から２番目の拡散層におけるトランジスタ特
性が測定できるようになっている。尚、コンタクト部８
７を通して右側２本の拡散層３１の図で下端に接続され
ている左側の金属配線８９はダミーのデジット線となっ
ている。
【００７７】このようにこの実施の形態の寸法測定パタ
ーンはＲＯＭセル部と同じ層構成となっている。測定パ
ターン層の配置については他の実施の形態と同様に各コ
ード毎の寸法ばらつき予測パターンから抽出されるが、
図では光近接効果の代表的例である疎、蜜パターンとし
ている。
【００７８】本寸法測定パターンでは、ゲート、ソー
ス、ドレインの各端子に電位を与えることが可能であ
る。これにより、光近接効果によりばらついたコードパ
ターンの、トランジスタ特性を測定できるという効果が
ある。
【００７９】
【発明の効果】以上説明したように、本発明において
は、以下に記載するような効果を奏する。第１の効果
は、各コード毎に異なるコードパターン配置から光近接
効果による寸法ばらつきが生じるパターンを抽出し、寸
法測定パターンとすることで、実パターンに促した寸法
測定パターンを作成することができる。
【００８０】第２の効果は、レチクル製作時に上記寸法
測定パターンを測定することで、光近接効果によるレチ
クル寸法のばらつきをモニターすることができることか
ら、レチクルの精度を向上させ、レチクル間のばらつき
を抑制することができる。
【００８１】第３の効果は、不純物の選択的導入のため
のＰＲ露光前に上記寸法測定パターンを測定し、コード
レチクルの寸法に応じて露光量の調整を行うことにより
露光精度を向上させ、レチクルの寸法のばらつきによる
再工事を減少させコーディング工程のスループットを向
上させられることである。
【００８２】第４の効果は、不純物の選択的導入のため
のＰＲ寸法測定において、上記寸法測定パターンのよる
レジストパターンを測定することで、光近接効果による
ＰＲ寸法ばらつきのワーストパターンを容易にモニター
することができる為、不良パターンの検出に要する工数
を削減でき、また、不良パターンの検出もれも減少する
ことから、歩留まりの向上につながるということであ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態において、ユーザー
コードＡをコードした半導体チップを示す平面図であ
り、（Ａ）はＲＯＭコード領域（本セル領域）を示し、
（Ｂ）は寸法測定パターン配置領域を示す。
【図２】図１のユーザーコードＡをコードするためのレ
チクルを示す平面図であり、（Ａ）はＲＯＭコード領域
用のレチクルパターン領域を示し、（Ｂ）は寸法測定パ
ターン配置領域用のレチクルパターン領域を示す。
【図３】本発明の第１の実施の形態において、ユーザー
コードＢをコードした半導体チップを示す平面図であ
り、（Ａ）はＲＯＭコード領域を示し、（Ｂ）は寸法測
定パターン配置領域を示す。
【図４】図３のユーザーコードＢをコードするためのレ
チクルを示す平面図であり、（Ａ）はＲＯＭコード領域
用のレチクルパターン領域を示し、（Ｂ）は寸法測定パ
ターン配置領域用のレチクルパターン領域を示す。
【図５】本発明の実施の形態における半導体チップにお
いて、ＲＯＭコード領域とエッチングダミーセル領域と
寸法測定パターン配置領域を示す平面図である。
【図６】本発明の実施の形態において、ＲＯＭコード領
域および寸法測定パターン配置領域の内部を示す平面図
である。
【図７】本発明の実施の形態における製造フローを示す
フローチャートである。
【図８】本発明の第２の実施の形態を示す平面図であ
り、（Ａ）は半導体チップ全体を示し、（Ｂ）は寸法測
定パターン配置領域の内部を示す。
【図９】本発明の第３の実施の形態の半導体チップ全体
を示す平面図である。
【図１０】本発明の第４の実施の形態の半導体チップ全
体を示す平面図である。
【図１１】本発明の第５の実施の形態を示す平面図であ
り、ウエハ状態でたがいに隣接する４個の半導体チップ
全体を示している。
【図１２】本発明の第６の実施の形態を示す平面図であ
り、ウエハ状態でたがいに隣接する４個の半導体チップ
全体を示している。
【図１３】図１２におけるパターンＡ〜Ｄをそれぞれ例
示する平面図である。
【図１４】本発明の第７の実施の形態を示す平面図であ
る。
【符号の説明】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０
Ｆ、１０Ｇ、１０Ｈ、１０Ｉ、１０Ｊ、１０K、１０
Ｌ、１０Ｍ 半導体チップ（半導体基板） ２０ ＲＯＭコード領域（本セル領域） ２１ ＲＯＭコード領域に形成された拡散層 ２２ ＲＯＭコード領域に形成されたポリシリコン配
線層 ２３ ＲＯＭコード領域に形成されたコードパターン
層 ２３Ｆ 抽出された６点隣接コードパターン層 ２３Ｇ 抽出された７点隣接コードパターン層 ２３Ｈ 抽出された８点隣接コードパターン層 ３０ 寸法測定パターン配置領域 ３１ 寸法測定パターン配置領域に形成された拡散層 ３２ 寸法測定パターン配置領域に形成されたポリシ
リコン配線層 ３３ 寸法測定パターン配置領域に形成されたパター
ン層 ３３Ｎ 隣接無し測定パターン層 ３３Ｂ ２点隣接測定パターン層 ３３Ｆ ６点隣接測定パターン層 ３３Ｇ ７点隣接測定パターン層 ３３Ｈ ８点隣接測定パターン層 ４０Ａ、４０Ｂ レチクル ５０ コードパターン層形成用のレチクルパターン領
域 ５３ コードパターン層形成用のレチクルパターン ５３Ｆ ６点隣接コードパターン層形成用のレチクル
パターン ５３Ｇ ７点隣接コードパターン層形成用のレチクル
パターン ５３Ｈ ８点隣接コードパターン層形成用のレチクル
パターン ６０ 寸法測定パターン配置領域のパターン層形成用
のレチクルパターン領域 ６３ 寸法測定パターン配置領域のパターン層形成用
のレチクルパターン ６３Ｆ ６点隣接測定パターン層形成用のレチクルパ
ターン ６３Ｇ ７点隣接測定パターン層形成用のレチクルパ
ターン ６３Ｈ ８点隣接測定パターン層形成用のレチクルパ
ターン ７０ エッチングダミーセル形成領域 ８１ 金属電源線 ８２、８３、８４ 電極パッド ８５ ポリシリコン接続配線 ８６ 電極パッドとポリシリコン接続配線とのコンタ
クト部 ８７ 金属配線と拡散層とのコンタクト部 ８８ 電極パッドと拡散層とのコンタクト部 ８９ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/112

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 素子領域と寸法測定パターン配置領域と
    を具備し、前記素子領域に形成された素子パターンのう
    ち周囲の素子パターン配置により光近接効果による寸法
    ばらつきが予測される素子パターンを抽出して、前記寸
    法測定パターン配置領域に前記素子領域の前記周囲の素
    子パターン配置と同じ周囲のパターン配置を有し、前記
    素子パターンと同じ形状の寸法測定パターンを形成した
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記素子領域はマスクＲＯＭのＲＯＭコ
    ード領域であり、前記素子パターンはユーザーコードに
    より定められたパターンであることを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】 前記寸法測定パターン配置領域に互いに
    異なる周囲の素子パターン配置を有する複数の寸法測定
    パターンを形成したことを特徴とする請求項１または請
    求項２記載の半導体装置。
  4. 【請求項４】 前記寸法測定パターン配置領域は半導体
    チップの金属配線の下方に設けられていることを特徴と
    する請求項１または請求項２記載の半導体装置。
  5. 【請求項５】 前記寸法測定パターン配置領域は半導体
    チップの隅の部分に設けられていることを特徴とする請
    求項１または請求項２記載の半導体装置。
  6. 【請求項６】 前記寸法測定パターン配置領域は半導体
    チップの４隅の部分にそれぞれ設けられていることを特
    徴とする請求項１または請求項２記載の半導体装置。
  7. 【請求項７】 寸法測定パターンの周囲のパターン配置
    状態は、４隅の部分の前記寸法測定パターン配置領域に
    おいて互いに同じであることを特徴とする請求項６記載
    の半導体装置。
  8. 【請求項８】 寸法測定パターンの周囲のパターン配置
    状態は、４隅の部分の前記寸法測定パターン配置領域に
    おいて互いに異なることを特徴とする請求項６記載の半
    導体装置。
  9. 【請求項９】 前記寸法測定パターン配置領域には前記
    寸法測定パターンを有するトランジスタの特性が測定で
    きる構成を具備していることを特徴とする請求項１また
    は請求項２記載の半導体装置。
  10. 【請求項１０】 請求項１乃至請求項９のいずれかに記
    載の前記素子領域および前記寸法測定パターン配置領域
    における前記パターンを形成するためのレチクル。
  11. 【請求項１１】 素子領域と寸法測定パターン配置領域
    とを具備し、前記素子領域に形成された素子パターンの
    うち周囲の素子パターン配置により光近接効果による寸
    法ばらつきが予測される素子パターンを抽出して、前記
    寸法測定パターン配置領域に前記素子領域の前記周囲の
    素子パターン配置と同じ周囲のパターン配置を有し、前
    記素子パターンと同じ形状の寸法測定パターンをレジス
    トに形成し、前記レジストに形成された前記寸法測定パ
    ターンを測定することを特徴とする半導体装置の製造方
    法。
  12. 【請求項１２】 前記素子領域はマスクＲＯＭのＲＯＭ
    コード領域であり、前記素子パターンはユーザーコード
    により定められたパターンであることを特徴とする請求
    項１１記載の半導体装置。
  13. 【請求項１３】 レジストに前記素子パターンおよび前
    記寸法測定パターンを形成するためのレチクルパターン
    をレチクルに設け、前記寸法測定パターンを形成するた
    めのレチクルパターンを計測して露光条件を定めること
    を特徴とする請求項１１または請求項１２記載の半導体
    装置の製造方法。
  14. 【請求項１４】 前記露光条件を定めることは露光量の
    調整であることを特徴とする請求項１３記載の半導体装
    置の製造方法。
  15. 【請求項１５】 ユーザーから受注したコードデータを
    元にＲＯＭ処理を実施し、コードマスクパターンを発生
    させるコードパターン発生工程と、発生済みのコードパ
    ターンより、光近接効果による寸法ばらつきが生じやす
    いコードパターン配置を抽出するパターン抽出工程と、
    抽出する際には、事前評価の結果により光近接効果によ
    る寸法ばらつきが大きいと予測されるパターンを抽出す
    るが、抽出するパターン配置には優先順位を決めてお
    き、優先度が高いものから順に抽出作業を実施してパタ
    ーン配置工程とを有してレチクル製作時の入力ファイル
    を製作することを特徴とする請求項１２または請求項１
    ３記載の半導体装置の製造方法。
  16. 【請求項１６】 前記寸法測定パターン配置領域に互い
    に異なる周囲の素子パターン配置を有する複数の寸法測
    定パターンを形成したことを特徴とする請求項１１また
    は請求項１２記載の半導体装置の製造方法。
  17. 【請求項１７】 前記寸法測定パターン配置領域は半導
    体チップの金属配線の下方に設けられていることを特徴
    とする請求項１１または請求項１２記載の半導体装置の
    製造方法。
  18. 【請求項１８】 前記寸法測定パターン配置領域は半導
    体チップの隅の部分に設けられていることを特徴とする
    請求項１１または請求項１２記載の半導体装置の製造方
    法。
  19. 【請求項１９】 前記寸法測定パターン配置領域は半導
    体チップの４隅の部分にそれぞれ設けられていることを
    特徴とする請求項１１または請求項１２記載の半導体装
    置の製造方法。
  20. 【請求項２０】 寸法測定パターンの周囲のパターン配
    置状態は、４隅の部分の前記寸法測定パターン配置領域
    において互いに同じであり、ウエハ状態で互いに異なる
    半導体チップに属しかつ互いに隣接する前記寸法測定パ
    ターン配置領域内の前記寸法測定パターンの寸法を測定
    することを特徴とする請求項１９記載の半導体装置の製
    造方法。
  21. 【請求項２１】 寸法測定パターンの周囲のパターン配
    置状態は、４隅の部分の前記寸法測定パターン配置領域
    において互いに異なり、ウエハ状態で互いに異なる半導
    体チップに属しかつ互いに隣接する前記寸法測定パター
    ン配置領域内の前記寸法測定パターンの寸法を測定する
    ことを特徴とする請求項１９記載の半導体装置の製造方
    法。
  22. 【請求項２２】 前記寸法測定パターン配置領域には前
    記寸法測定パターンを有するトランジスタの特性が測定
    できる構成を具備していることを特徴とする請求項１１
    または請求項１２記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021504734A (ja) * 2017-11-30 2021-02-15 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デザインの完全性を確実にするための方法および半導体構造体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101834930B1 (ko) 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
CN103094251B (zh) * 2011-10-28 2015-08-19 上海华虹宏力半导体制造有限公司 用于评价opc效果的测试结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645218A (ja) * 1992-07-23 1994-02-18 Fujitsu Ltd 露光装置の位置合わせ精度測定方法及び位置測定方法
KR0160438B1 (ko) * 1995-05-18 1999-01-15 김광호 고효율 독립냉각 싸이클을 가지는 냉장고 및 그 제어방법
JP2682523B2 (ja) * 1995-11-22 1997-11-26 日本電気株式会社 露光方法及びモニタパターン
KR20010046321A (ko) * 1999-11-11 2001-06-15 황인길 반도체 소자 제조 공정을 위한 테스트 패턴

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021504734A (ja) * 2017-11-30 2021-02-15 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デザインの完全性を確実にするための方法および半導体構造体
JP7316720B2 (ja) 2017-11-30 2023-07-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デザインの完全性を確実にするための方法および半導体構造体

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