JP2021125642A - 磁気メモリ - Google Patents

Abstract

【課題】信頼性を向上する。
【解決手段】実施形態の磁気メモリは、第１の方向において第１の寸法を有し且つ第２の方向に並ぶ２つの第１の部分５１９、及び、第１の方向において第１の寸法より大きい第２の寸法を有し且つ２つの第１の部分間に設けられた第３の部分５１０、を含む磁性体５０と、第１のパルスＰ１と第２のパルスＰ２とを含むシフトパルスを磁性体５０に供給し、磁性体５０内の磁壁を第２の方向に沿って移動させる回路と、を含む。第１のパルスＰ１は第１のパルス幅ｔ_ｐ１を有し、第２のパルスＰ２は、第１のパルス幅ｔ_ｐ１より小さい第２のパルス幅ｔ_ｐ２を有し、第１のパルスＰ１が磁性体５０に供給された後、第２のパルスＰ２が磁性体５０に供給される。
【選択図】 図１０

Description

実施形態は、磁気メモリに関する。

磁性体を用いた磁気メモリの研究及び開発が、推進されている。

特許第６１８４６８０号明細書

信頼性を向上する。

実施形態の磁気メモリは、第１の方向において第１の寸法をする第１の部分、前記第１の寸法を有し且つ前記第１の方向に交差する第２の方向において前記第１の部分に並ぶ第２の部分、及び、前記第１の方向において前記第１の寸法より大きい第２の寸法を有し且つ前記第１の部分と前記第２の部分との間に設けられた第３の部分、を含む磁性体と、
第１のパルスと第２のパルスとを含むシフトパルスを前記磁性体に供給し、前記磁性体内の磁壁を前記第２の方向に沿って移動させる回路と、を含み。前記第１のパルスは、第１のパルス幅を有し、前記第２のパルスは、前記第１のパルス幅より小さい第２のパルス幅を有し、前記第１のパルスが前記磁性体に供給された後、前記第２のパルスが前記磁性体に供給される。

第１の実施形態の磁気メモリの構成例を示す図。 第１の実施形態の磁気メモリのメモリセルアレイの等価回路図。 第１の実施形態の磁気メモリのメモリセルユニットの構造例を示す鳥瞰図。 第１の実施形態の磁気メモリのメモリセルユニットの構造例を示す断面図。 第１の実施形態の磁気メモリのメモリセルユニットの変形例を示す図。 第１の実施形態の磁気メモリのシフト動作のためのパルスの一例を示す図。 第１の実施形態の磁気メモリのシフト動作のためのパルスの一例を示す図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第１の実施形態の磁気メモリの動作例を説明するための図。 第２の実施形態の磁気メモリを説明するための図。 第２の実施形態の磁気メモリの動作例を説明するための図。 第３の実施形態の磁気メモリを説明するための図。 第３の実施形態の磁気メモリを説明するための図。 第４の実施形態の磁気メモリを説明するための図。 第５の実施形態の磁気メモリを説明するための図。 第５の実施形態の磁気メモリを説明するための図。 実施形態の磁気メモリの変形例を示す図。 実施形態の磁気メモリの変形例を示す図。 実施形態の磁気メモリの変形例を示す図。 実施形態の磁気メモリの変形例を示す図。 実施形態の磁気メモリの変形例を示す図。

図１乃至図２６を参照して、実施形態の磁気メモリについて、説明する。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくともよい場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。

［実施形態］
（１） 第１の実施形態
図１乃至図１４を参照して、第１の実施形態の磁気メモリ及びその制御方法について、説明する。

（ａ） 構成例
図１乃至図５を参照して、本実施形態の磁気メモリの構成例について、説明する。

（ａ−１）全体構成
図１は、本実施形態の磁気メモリの構成例を示すブロック図である。
例えば、本実施形態の磁気メモリ１は、磁壁メモリである。

図１に示されるように、本実施形態の磁壁メモリ（例えば、磁壁シフトメモリともよばれる）１は、メモリセルアレイ（メモリエリアともよばれる）１００、ロウ制御回路１１０、カラム制御回路１２０、書き込み回路１４０、読み出し回路１５０、シフト回路１６０、Ｉ／Ｏ回路１７０、電圧生成回路１８０、及び、制御回路１９０などを含む。

メモリセルアレイ１００は、複数の磁性体５０及び複数の配線を含む。各磁性体５０は、対応する１つ以上の配線（例えば、ワード線及びビット線）に接続される。データは、磁性体５０内のメモリセルＭＣ内に格納される。

ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、アドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、ワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（又はワード線）は、選択ロウ（又は選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（又は非選択ワード線）とよばれる。
例えば、ロウ制御回路１１０は、マルチプレクサ（ワード線選択回路）及びワード線ドライバなどを有する。

カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、制御回路１９０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。以下において、選択状態に設定されたカラム（又はビット線）は、選択カラム（又は選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（又は非選択ビット線）とよばれる。
カラム制御回路１２０は、マルチプレクサ（ビット線選択回路）、ビット線ドライバなどを有する。

書き込み回路（書き込み制御回路、又は、書き込みドライバともよばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、電流及び（又は）電圧によって形成される書き込みパルスを、メモリセルアレイ１００に供給する。これによって、データが、メモリセルアレイ１００内（メモリセル内）に書き込まれる。
例えば、書き込み回路１４０は、ロウ制御回路１１０を介して、メモリセルアレイ１００に接続される。
書き込み回路１４０は、電圧源及び（又は）電流源、パルス生成回路、ラッチ回路などを有する。

読み出し回路（読み出し制御回路、又は、読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、読み出しパルス（例えば、読み出し電流）をメモリセルアレイ１００に供給する。読み出し回路１５０は、ビット線ＢＬの電位又は電流値をセンスする。このセンス結果に基づいて、磁性体５０内のデータが、読み出される。
例えば、読み出し回路１５０は、カラム制御回路１２０を介して、メモリセルアレイ１００に接続される。
読み出し回路１５０は、電圧源及び（又は）電流源、パルス生成回路、ラッチ回路、センスアンプ回路などを有する。

シフト回路（シフト制御回路、又は、シフトドライバともよばれる）１６０は、シフト動作（データのシフト）のための各種の制御を行う。シフト回路１８０は、シフト動作時において、磁性体５０内の磁壁（磁区）を移動させるためのパルス（以下では、シフトパルスとよばれる）を、メモリセルアレイ１００に供給する。
例えば、シフト回路１６０は、ロウ制御回路１１０及びカラム制御回路１２０を介して、メモリセルアレイ１００に接続される。
シフト回路１６０は、電圧源及び（又は）電流源、パルス生成回路などを含む。

尚、書き込み回路１４０、読み出し回路１５０及びシフト回路１６０は、互いに独立な回路に限定されない。例えば、書き込み回路、読み出し回路及びシフト回路は、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として、磁壁メモリ１内に配置されてもよい。

Ｉ／Ｏ回路（入出力回路）１７０は、各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１７０は、書き込み動作時において、外部デバイス（コントローラ又はホストデバイス）２からのデータＤＴを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１７０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータを、読み出しデータとして、外部デバイス２へ転送する。Ｉ／Ｏ回路１７０は、外部デバイス２からのアドレスＡＤＲ及びコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１７０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイス２との間で送受信する。

電圧生成回路１８０は、外部デバイス２（又は電源）から提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。例えば、電圧生成回路１８０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１８０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。電圧生成回路１８０は、シフト動作時において、シフト動作のために生成された様々な電圧を、シフト回路１６０に出力する。

制御回路（ステートマシーン、シーケンサ又は内部コントローラともよばれる）１９０は、制御信号ＣＮＴ、アドレスＡＤＲ及びコマンドＣＭＤに基づいて、メモリデバイス１内の各回路の動作を制御する。
制御回路１９０は、例えば、コマンドデコーダ、アドレスデコーダ、及びラッチ回路などを有する。

例えば、コマンドＣＭＤは、磁壁メモリ１が実行すべき動作を示す信号である。例えば、アドレスＡＤＲは、メモリセルアレイ１００内の動作対象の１以上のメモリセル（以下では、選択セルとよばれる）の座標を示す信号である。アドレスＡＤＲは、選択セルのロウアドレス及びカラムアドレスを含む。例えば、制御信号ＣＮＴは、磁気メモリ１と外部デバイス２との間の動作タイミング及び磁気メモリ１の内部の動作タイミングを制御するための信号である。

（ａ−２） メモリセルアレイ
図２乃至図４を参照して、本実施形態の磁壁メモリのメモリセルアレイの構成例について、説明する。

図２は、本実施形態の磁壁メモリにおけるメモリセルアレイの構成例を示す模式図である。

図２に示されるように、本実施形態の磁壁メモリにおいて、複数の磁性体５０が、メモリセルアレイ１００内に設けられている。

磁性体５０は、基板（図示せず）内のメモリセルアレイ１００に２次元に配列されている。各磁性体５０は、基板の上面（Ｘ−Ｙ平面）に対して垂直な方向（Ｚ方向）に延在している。

複数のワード線ＷＬ及び複数のビット線ＢＬが、メモリセルアレイ１００内に設けられている。複数のワード線ＷＬは、Ｙ方向に配列される。ワード線ＷＬは、Ｘ方向に延在する。複数のビット線ＢＬは、Ｘ方向に配列される。ビット線ＢＬは、Ｙ方向に延在する。ビット線ＢＬは、Ｚ方向においてワード線の上方に設けられている。

磁性体５０は、ワード線ＷＬとビット線ＢＬとの間に設けられている。磁性体５０の一端は、ワード線ＷＬに接続される。磁性体５０の他端は、ビット線ＢＬに接続される。
Ｘ方向に並ぶ複数の磁性体５０は、同じワード線ＷＬに接続される。Ｙ方向に並ぶ複数の磁性体５０は、同じビット線ＢＬに接続される。

例えば、ビット線ＢＬと磁性体５０との間に、再生素子１０及びスイッチング素子２０が、接続されている。

再生素子１０は、磁性体５０とスイッチング素子２０との間に設けられている。再生素子１０は、磁性体５０とスイッチング素子２０とに、電気的に接続される。例えば、再生素子１０は、磁性層５９を介して、磁性体５０に接続されている。
再生素子１０は、磁壁メモリ１の読み出し動作時において、磁性体５０内のデータの読み出しのための素子（以下では、読み出し素子ともよばれる）として機能する。

スイッチング素子２０は、再生素子１０とビット線ＢＬとの間に設けられている。スイッチング素子２０は、再生素子１０とビット線とに電気的に接続されている。

スイッチング素子２０は、磁性体５０とビット線ＢＬとの接続の制御に用いられる。スイッチング素子２０がオン状態に設定された場合、磁性体５０は、ビット線ＢＬに電気的に接続される。スイッチング素子２０がオフ状態に設定された場合、磁性体５０は、ビット線ＢＬから電気的に分離される。
例えば、スイッチング素子２０のオン／オフは、ビット線ＢＬとワード線ＷＬとの間の電位差の制御によって、制御される。これによって、メモリセルアレイ１００の複数の磁性体５０のうち動作対象の１つ以上の磁性体が、選択される。

導電層（配線）ＷＲＬが、Ｚ方向において磁性層５９の上方に設けられている。導電層ＷＲＬは、例えば、ビット線ＢＬと磁性層５９との間の領域内を、Ｘ方向に延在する。導電層ＷＲＬは、複数の磁性層５９にまたがる。

導電層ＷＲＬは、磁壁メモリ１の書き込み動作時における、磁場書き込み方式のデータの書き込みのための配線（以下では、書き込み配線ともよばれる）である。磁場書き込み方式の書き込み動作時に、書き込みパルス（以下では、書き込み電流ともよばれる）が、書き込み配線ＷＲＬに供給される。書き込み電流によって、書き込み配線ＷＲＬの周りに、磁場が発生する。発生した磁場が、磁性層５９に印加される。発生した磁場の向きに応じて、磁性層５９及び磁性層５９に接続された磁性体５０の磁化ＭＭの向きが、設定される。これによって、データが、磁性体５０内に書き込まれる。
磁場の向きは、書き込み配線ＷＲＬ内における書き込み電流の流れる方向に応じて、変わる。それゆえ、書き込むべきデータに応じて、書き込み配線ＷＲＬ内における書き込み電流の流れる向きが、設定される。

複数のメモリセルＭＣが、各磁性体５０内に設けられている。複数のメモリセルＭＣは、磁性体５０内においてＺ方向に配列される。これによって、メモリセルＭＣは、メモリセルアレイ１００内に３次元に配列される。

メモリセルＭＣのそれぞれは、セル部（データ保持部ともよばれる）５１０を含む。セル部５１０は、メモリセルＭＣに対応するように磁性体５０内に設けられた領域（部分）である。セル部５１０は、磁化ＭＭを有することが可能な磁性領域（磁性部）である。
メモリセルＭＣがデータを保持している場合、セル部５１０は、磁化ＭＭを有する。メモリセルＭＣ内に格納されるデータは、セル部５１０の磁化ＭＭの向きと関連付けられている。

磁性体５０は、垂直磁気異方性又は面内磁気異方性を有する。セル部５１０の磁化容易軸方向は、磁性体５０の磁気異方性に応じる。

以下において、磁性体５０内に設けられた１つ以上のメモリセルＭＣ、再生素子１０及びスイッチング素子２０を含む構成は、メモリセルユニット（又はメモリセルストリング）とよばれる。

（ａ−３）メモリセルユニット
図３は、本実施形態の磁壁メモリにおけるメモリセルユニットの構造例を示す模式的な鳥瞰図である。図４は、本実施形態の磁壁メモリにおけるメモリセルユニットの構造例を示す模式的な断面図である。

図３及び図４に示されるように、磁性体５０は、Ｚ方向において、基板９の上方に設けられている。磁性体５０は、磁性層（以下では、磁壁移動層ともよばれる）を含む。磁性体５０は、Ｚ方向に延在する筒状の構造を有する磁性層である。例えば、磁性体５０は、基板９の上面に対して平行方向において、２つの絶縁体９３，９５に挟まれている。尚、絶縁体９３は、設けられなくともよい。

例えば、磁性体５０の材料は、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）からなるグループから選択された少なくとも１つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）からなるグループから選択された少なくとも１つの元素と、を含む材料である。より具体的な例としては、磁性体５０の材料は、ＣｏＰｔ、ＣｏＣｒＰｔ、ＦｅＰｔ、ＣｏＰｄ、又はＦｅＰｄなどである。尚、磁性体５０の材料は、上記の材料に限定されず、他の磁性材料が用いられてもよい。

磁性層５９が、Ｚ方向において磁性体５０上に設けられている。例えば、磁性層５９は、Ｚ方向から見て円形の平面形状を有している。但し、磁性層５９は、四角形の平面形状を有していてもよい。基板９の表面に対して平行な方向における磁性層５９の寸法は、基板９の表面に対して平行な方向における磁性体５０の寸法Ｄ３より大きい。

磁性層５９は、磁性体５０に接続されている。例えば、磁性層５９は、磁性体５０に連続する層である。

磁性層５９の磁化は、磁性層５０の磁化に応じて変化する。例えば、磁性層５９の磁化の向きは、磁性層５９に直接接続されるセル部５１０の磁化の向きと同じである。磁性層５９に直接接続されたセル部５１０は、メモリセルユニットＭＵ内の複数のメモリセルのうちの最もビット線側に位置するメモリセルＭＣＡに対応する。

メモリセルＭＣＡは、読み出し動作時に読み出しセルとして機能し、書き込み動作時に書き込みセルとして機能する。読み出しセルは、読み出し動作時に、読み出し対象のメモリセルからのデータを保持するためのメモリセルである。書き込みセルは、書き込み動作時に、書き込みデータが一時的に書き込まれるメモリセルである。

磁性層５９上に、再生素子１０及びスイッチング素子２０を含む積層体が、設けられている。

再生素子１０は、磁気抵抗効果素子である。
磁気抵抗効果素子１０は、Ｚ方向において磁性層５９上に設けられている。例えば、磁気抵抗効果素子１０は、Ｚ方向において磁性体５０と重ならない位置に配置されている。磁気抵抗効果素子１０は、磁性層５９のＹ方向における一端側に配置されている。
磁気抵抗効果素子１０は、磁性層５９に電気的に接続されている。

例えば、磁気抵抗効果素子１０は、２つの磁性層１１，１２と非磁性層１３とを含む。非磁性層１３は、Ｚ方向において２つの磁性層１１，１２の間に設けられている。２つの磁性層１１，１２及び非磁性層１３は、磁気トンネル接合（ＭＴＪ）を形成する。以下において、磁気トンネル接合を含む磁気抵抗効果素子１０は、ＭＴＪ素子とよばれる。ＭＴＪ素子１０の非磁性層１３は、トンネルバリア層とよばれる。

磁性層１１，１２は、例えば、コバルト、鉄、及びボロンなどを含む強磁性層である。磁性層１１，１２は、単層膜でもよいし、多層膜（例えば、人工格子膜）でもよい。トンネルバリア層１３は、例えば、酸化マグネシウムを含む絶縁膜である。トンネルバリア層は、単層膜でもよいし、多層膜でもよい。

例えば、各磁性層１１，１２は、面内磁気異方性又は垂直磁気異方性を有する。
面内磁気異方性を有する磁性層１１，１２の磁化容易軸方向は、磁性層の層面（膜面）に対して実質的に平行である。この場合において、各磁性層１１，１２は、磁性層１１，１２の層面に対して実質的に平行な磁化を有する。面内磁気異方性を有する磁性層１１，１２の磁化の方向は、磁性層１１，１２の配列方向（Ｚ方向）に対して垂直である。

垂直磁気異方性を有する磁性層１１，１２の磁化容易軸方向は、磁性層の層面（膜面）に対して実質的に垂直である。この場合において、各磁性層１１，１２は、磁性層１１，１２の層面に対して実質的に垂直な磁化を有する。垂直磁気異方性を有する磁性層１１，１２の磁化の方向は、磁性層１１，１２の配列方向（Ｚ方向）に対して平行である。

磁性層１１の磁化の向きは、可変である。磁性層１２の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層１１は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層１２は、参照層とよばれる。尚、記憶層１１は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層１２は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。

記憶層１１の磁化の向きと磁性層５９の磁化の向きとは、互いに連動して変化する。例えば、記憶層１１の磁化の向きは、磁性層５９の磁化の向きと同じになる。

尚、磁性層５９が、ＭＴＪ素子１０の記憶層として用いられてもよい。この場合において、磁性層１１の配置無しに、非磁性層１３が、磁性層５９に直接接触するように、磁性層５９上に設けられる。

本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層の磁化の向きが変わる電流、電圧又は磁気的エネルギー（例えば、磁場）が磁気抵抗効果素子１０に供給された場合において、参照層の磁化の向きは電流、電圧又は磁気的エネルギーの供給の前後で変化しないことを、意味する。

スイッチング素子２０は、Ｚ方向においてＭＴＪ素子１０の上方に設けられている。
スイッチング素子２０は、例えば、コンタクトプラグＣＰ１（又は導電層）を介して、ＭＴＪ素子１０に電気的に接続される。スイッチング素子２０は、他の部材を介さずに、ＭＴＪ素子１０に直接接続されてもよい。

スイッチング素子２０は、例えば、２つの電極２１，２２とスイッチング層２３とを含む。スイッチング層２３は、２つの電極２１，２２の間に設けられている。電極２１は、Ｚ方向においてコンタクトプラグＣＰ１上に設けられている。スイッチング層２３は、Ｚ方向において電極２１上に設けられている。電極２２は、Ｚ方向においてスイッチング層２３上に設けられている。スイッチング層２３の材料は、遷移金属酸化物、又は、カルコゲナイド化合物などである。

スイッチング素子２０は、メモリセルユニットＭＵとビット線ＢＬとの電気的な接続を、切り替える。この結果として、メモリセルユニットＭＵの活性化／非活性化（選択／非選択）が、制御され得る。

スイッチング層２３の抵抗状態は、供給された電流（又は電圧）に応じて、高抵抗状態又は低抵抗状態に変化する。
これによって、スイッチング素子２０は、スイッチング素子２０のしきい値電流以上の電流（又はしきい値電圧以上の電圧）がメモリセルユニットＭＵに供給された場合において、オン状態（低抵抗状態、導通状態）に設定される。スイッチング素子２０は、スイッチング素子２０のしきい値電流未満の電流がメモリセルユニットＭＵに供給された場合に、オフ状態（高抵抗状態、非導通状態）に設定される。

オフ状態のスイッチング素子２０は、メモリセルユニットＭＵをビット線ＢＬから電気的に分離する。
オン状態のスイッチング素子２０は、電流をメモリセルＭＣ内に流すことが可能である。オン状態のスイッチング素子２０は、ビット線ＢＬとワード線ＷＬとの間の電位差に応じて、ビット線ＢＬ側からワード線ＷＬ側に向かって流れる電流、又は、ワード線ＷＬ側からビット線ＢＬ側に向かって流れる電流を、メモリセルユニットＭＵに供給する。このように、スイッチング素子２０は、メモリセルユニットＭＵに双方向に電流を流すことが可能な素子である。

導電層７０は、磁性体５０と基板９との間に設けられている。導電層７０は、基板９の上面を覆う絶縁層９０上に設けられている。例えば、導電層７０は、絶縁層９０の溝内に埋め込まれている。導電層７０は、Ｘ方向に延在する。尚、磁性層又は導電層が、導電層７０と磁性体５０との間に設けられてもよい。
導電層７０は、ワード線ＷＬとして用いられる。ワード線ＷＬとしての導電層７０は、ロウ制御回路１１０に電気的に接続される。ワード線ＷＬの活性化／非活性化（選択／非選択）は、ロウ制御回路１１０によって制御される。

導電層７１は、Ｚ方向においてスイッチング素子２０の上方に設けられている。導電層７１は、コンタクトプラグＣＰ２を介して、スイッチング素子２０に電気的に接続される。導電層７１は、Ｙ方向に延在する。
導電層７１は、ビット線ＢＬとして用いられる。ビット線ＢＬとしての導電層７１は、カラム制御回路１２０に電気的に接続される。ビット線ＢＬの活性化／非活性化（選択／非選択）は、カラム制御回路１２０によって制御される。

導電層７５は、磁性層５９とビット線ＢＬとの間の絶縁層９８内に設けられている。導電層７５は、ＭＴＪ素子１０及びスイッチング素子２０を含む積層体に、Ｙ方向において隣り合う。導電層７５は、Ｘ方向に延在する。
導電層７５は、書き込み配線ＷＲＬとして用いられる。書き込み配線としての導電層７５は、ロウ制御回路１１０及び書き込み回路１４０に電気的に接続される。書き込み配線７５の活性化／非活性化は、ロウ制御回路１１０によって制御される。書き込み配線ＷＲＬに対する書き込み電流ＰＷＲの供給は、書き込み回路１４０によって制御される。

図３及び図４に示されるように、本実施形態の磁壁メモリにおいて、基板９の上面に対して平行な方向（Ｘ方向又はＹ方向）における磁性体５０の寸法（例えば、筒状の磁性層の径）は、Ｚ方向に沿って周期的に変化する。磁性体５０は、Ｚ方向における所定の間隔（周期）で、くびれている。
本実施形態において、周期的な寸法の変化（周期的なくびれ）を有する構造は、くびれ構造とよばれる。

以下において、磁性体５０のくびれた部分５１９は、凹部（又はくびれ部）５１９とよばれる。
凹部５１９を含むＺ方向におけるある寸法を有する範囲（領域）ＡＲ１は、くびれ領域（又は、磁壁存在領域）ＡＲ１とよばれる。例えば、くびれ領域ＡＲ１は、凹部５１９を中心とするある範囲を有する領域である。尚、凹部５１９は、ある寸法を有する領域である。それゆえ、くびれ領域ＡＲ１が、凹部５１９とみなされていてもよい。

基板の上面に対して平行な方向（Ｘ方向又はＹ方向）における凹部５１９の寸法（筒状部の径）Ｄ１は、くびれ領域ＡＲ１内の凹部５１９以外の部分より小さい。くびれ領域ＡＲ１のＺ方向の終端に、端部５２０が設けられている。端部５２０のＸ方向（又はＹ方向）における寸法（例えば、筒状部の径）Ｄ２は、寸法Ｄ１より大きい。
寸法Ｄ１は、くびれ構造の磁性体５０のＸ方向（又はＹ方向）における最小寸法である。

磁性体５０は、複数の部分５１０を含む。１つの部分５１０は、Ｚ方向に並ぶ２つの凹部５１９間に設けられている。部分５１０は、凹部５１９よりも相対的に基板９の上面に対して平行な方向において筒状の磁性体の外側に向かって突出している。以下において、部分５１０は、凸部５１０とよばれる。
凸部５１０は、メモリセルＭＣのセル部に実質的に対応する。

凸部５１０は、磁性体５０における２つのくびれ領域ＡＲ１間の領域ＡＲ２内に設けられている。以下において、２つのくびれ領域ＡＲ１間の領域（範囲）ＡＲ２は、セル領域（磁化領域又は磁壁移動領域）ＡＲ２とよばれる。

１つの凸部５１０は、Ｚ方向において２つの凹部５１９間に設けられている。凹部５１９（くびれ領域ＡＲ１）は、Ｚ方向に隣り合うセル部５１０（メモリセルＭＣ）の境界部分に実質的に対応する。

凸部５１０は、基板９の上面に対して平行な方向（Ｘ方向又はＹ方向）において、寸法（筒状部の径）Ｄ３を有する。凸部５１０の寸法Ｄ３は、凹部５１９の寸法Ｄ１より大きい。例えば、寸法Ｄ３は、くびれ構造の磁性体５０のＸ方向（又はＹ方向）における最大寸法である。セル領域ＡＲ２の中央部の寸法Ｄ３は、端部５２０の寸法Ｄ２より大きい。寸法Ｄ３は、寸法Ｄ１及び寸法Ｄ２より大きい。

セル領域ＡＲ２のＸ方向（又はＹ方向）における寸法は、セル領域ＡＲ２の中央部から凹部５１９側に向かうにしたがって、徐々に減少する。くびれ領域ＡＲ１内の磁性体（磁性層）の体積は、セル領域ＡＲ２内の磁性体の体積より小さい。

１つの磁性体５０内の各セル部５１０（セル領域ＡＲ２）は、磁化（磁区）を有し得る。
例えば、磁性体５０は、垂直磁気異方性を有する。筒状の磁性体５０の膜面（層面）は、Ｚ方向に平行な方向となる。それゆえ、垂直磁気異方性を有する磁性体５０の磁化容易軸方向は、Ｚ方向に交差する。磁性体５０が垂直磁気異方性を有する場合、例えば、垂直磁気異方性を有する磁性層が、ＭＴＪ素子１０の磁性層１１，１２に用いられる。

尚、磁性体５０は、面内磁気異方性を有していてもよい。この場合において、磁性体５０の磁化容易軸方向は、Ｚ方向に対して平行である。磁性体５０が面内磁気異方性を有する場合、例えば、面内磁気異方性を有する磁性層が、ＭＴＪ素子１０の磁性層１１，１２に用いられる。

図５は、実施形態の磁壁メモリのメモリセルユニットに用いられる磁性体の変形例を示す模式図である。
図５に示されるように、磁壁メモリ１のメモリセルユニットＭＵにおいて、くびれ構造の磁性体（磁壁移動層）５０は、基板９の表面に対して平行な方向（例えば、Ｘ方向）に延在してもよい。図５のくびれ構造の磁性体５０は、平板状の磁性層である。

くびれ構造を有する板状の磁性体５０の各部分の寸法に関して、Ｙ方向におけるくびれ領域ＡＲ１の最小寸法（凹部５１９の寸法）Ｄ１は、Ｙ方向におけるセル領域ＡＲ２の最大寸法（例えば、凸部５１０の最大寸法）Ｄ３より小さい。

メモリセルＭＣがデータを保持している場合において、凸部５１０（セル領域ＡＲ２）内の磁化によって、磁区が、凸部５１０内に形成される。磁区の形成に伴って、磁壁ＤＷが、磁性体５０内に形成される。

磁性体５０の複数のメモリセルＭＣがデータを保持する場合、１つ以上の磁区が、Ｚ方向に沿って配列されている。
本実施形態の磁壁メモリ１において、メモリセルユニット内のデータのシフトのために、磁壁のシフト動作が実行される。

（ｂ） 基本例
図６乃至図１２を参照して、本実施形態の磁壁メモリの動作の基本例について、説明する。

（ｂ−１）シフト動作
図６は、磁壁メモリのシフト動作を説明するための模式図である。

図６の（ａ）に示されるように、シフト動作に用いられるシフトパルスＳＰの供給の前において、複数のメモリセルのそれぞれは、記憶しているデータに対応する磁化（磁区）を有する。例えば、筒状の磁性体５０の外側を向く磁化に対して、第1のデータ（“０”及び“１”のうち一方）が関連付けられ、筒状の磁性体５０の内側を向く磁化に対して、第２のデータ（“０”及び“１”のうち他方）が関連付けられる。

隣り合う２つのメモリセルＭＣの磁化の向きが互いに異なる場合、磁壁ＤＷが、くびれ領域ＡＲ２内に配置される。隣り合うメモリセルＭＣに対応する２つのセル領域ＡＲ２は、磁壁ＤＷによって分離された磁区ＭＤ（ＭＤ１，ＭＤ２，ＭＤ３）を、それぞれ有する。
隣り合うメモリセルＭＣの磁化の向きが同じである場合、磁壁ＤＷは、隣り合うメモリセルＭＣに対応する２つのセル領域ＡＲ２間のくびれ領域ＡＲ１内に形成されない。同じ向きの磁化を有する隣り合うセル領域は、２つの領域ＡＲ２間で連続した磁区ＭＤを有する。尚、メモリセルユニット内に格納されるデータの“１”及び“０”の配列に応じて、１つの磁区ＭＤが、３つ以上のセル領域ＡＲ２をまたがって形成される場合もある。

図６の（ｂ）に示されるように、シフト動作時において、シフトパルスＳＰが、磁性体５０に供給される。シフトパルスＳＰは、磁性体５０の一端から磁性体５０の他端に向かって、磁性体５０内を流れる。

シフトパルスＳＰが磁性体５０に供給された場合、磁性体５０内の全ての磁壁ＤＷが、シフトパルスＳＰによって、電子の進行方向（シフトパルスＳＰの進行方向に対して逆方向）に沿って、磁性体５０内を実質的に同時に移動する。例えば、シフト動作における磁壁の移動は、磁性体内で生じるＳＴＴ（Spin transfer torque）及び（又は）ＳＯＴ（Spin orbit torque）などに起因する磁壁駆動力によって生じる。

尚、電子の進行方向と逆方向に沿って、磁壁ＤＷが移動する場合であっても良い。磁壁の移動方向は、磁性体の材料、磁性体に積層される導電部材の材料、磁性体に対する導電部材の位置、及び製造条件などによって制御することが可能である。磁性体に導電部材が積層される場合は、導電部材の材料として、例えば、白金（Ｐｔ）、タングステン（Ｗ）、タンタル（Ｔａ）等を用いることができる。但し、導電部材の材料は、これらに限定されることはない。
以下では、一例として、磁壁ＤＷがシフトパルスＳＰによって、電子の進行方向に沿って磁性体内を移動する場合について説明する。

磁壁ＤＷの移動に伴って、磁化（磁区）ＭＤは、移動する。
これによって、データが、メモリセルユニット内の磁性体５０内をシフトする。

本実施形態において、シフト動作（磁壁／磁区の移動）は、磁壁ＤＷがくびれ構造の磁性体５０の凹部５１９に位置するように磁性体５０に対するパルス（例えば、電流パルス）の供給によって、実行される。

くびれ構造の磁性体５０において、磁壁ＤＷは、大きい体積を有する磁性領域（ここでは、セル領域ＡＲ２）に比較して、小さい体積を有する磁性領域（ここでは、くびれ領域ＡＲ１）内に、より安定に存在し得る。
それゆえ、シフト動作によって移動した磁壁ＤＷは、凹部５１９内及び凹部５１９の近傍の領域内に位置する傾向がある。

この結果として、くびれ構造の磁性体５０が用いられた場合、磁性体５０内における磁壁ＤＷの位置の制御性が、向上され得る。

以下のように、本実施形態の磁壁メモリにおいて、シフトパルスＳＰは、複数のパルスを含む。

（ｂ−２）シフトパルス
図７は、本実施形態の磁壁メモリのシフト動作に用いられるシフトパルスを示す波形図である。図７の横軸は時間（パルス幅）に対応し、図７の縦軸は電流値に対応する。

図７に示されるように、本実施形態の磁壁メモリのシフト動作において、シフトパルスＳＰは、シフト動作の期間（以下では、シフト動作期間とよばれる）ＴＳ中に供給される。
シフトパルス（以下では、シフト電流ともよばれる）ＳＰは、例えば、電流パルスである。

本実施形態において、シフト電流ＳＰは、第１のパルスＰ１と第２のパルスＰ２とを含む。第１のパルス（以下では、メインパルスとよばれる）Ｐ１は、パルス幅ｔ_ｐ１を有する。第１のパルスＰ１は、電流値ｉａを有する。第２のパルス（以下では、調整パルスとよばれる）Ｐ１は、パルス幅ｔ_ｐ２を有する。第２のパルスＰ２は、電流値ｉａを有する。

電流値ｉａは、磁壁の移動のしきい値（以下では、磁壁シフトしきい値ともよばれる）ｉｔｈ以上である。磁壁シフトしきい値ｉｔｈ以上の電流値を有する電流が磁性体５０に供給された場合、磁性体５０内の磁壁（磁区）が、移動する。磁性体５０に供給される電流の電流値が磁壁シフトしきい値ｉｔｈより小さい場合、磁性体５０内における磁壁の移動は、生じない。

パルス幅ｔ_ｐ２は、パルス幅ｔ_ｐ１より小さい（狭い）。例えば、パルス幅ｔ_ｐ２は、パルス幅ｔ_ｐ１の５０％以下のパルス幅を有する。

例えば、パルス幅ｔ_ｐ１，ｔ_ｐ２のそれぞれは、各パルスＰ１，Ｐ２の半値全幅に基づく値である。但し、パルス幅ｔ_ｐ１，ｔ_ｐ２は、半値全幅以外で規定される値でもよい。

パルス幅ｔ_ｐ１は、シフト電流の流れる方向（Ｚ方向）において磁壁ＤＷがある凹部５１９＜ｋ＞に対応するくびれ領域ＡＲ２から隣り合う凹部５１９＜ｋ＋１＞に対応するくびれ領域へ移動するための時間に応じて設定される。
例えば、パルス幅（磁壁ＤＷの移動時間）ｔ_ｐ１は、セル領域ＡＲ２のＺ方向の寸法（凹部５１９間の間隔）ＤＡに応じて設定される。磁壁ＤＷの移動時間（パルス幅）と２つの凹部５１９間の間隔（磁壁ＤＷの移動方向における凸部５１０の寸法）ＤＡを用いて、磁壁の移動速度が求められ得る。

例えば、電流値ｉａの電流による磁壁の移動速度がｖ_ＤＷで示される場合、電流値ＩａのメインパルスＰ１における移動速度、パルス幅、及び凹部５１９間の間隔（セル部５１０の寸法）ＤＡの関係は、“ｖ_ＤＷ×ｔ_ｐ１≧ＤＡ”を満たすことが好ましい。電流値ｉａの調整パルスＰ２における移動速度、パルス幅、及び凹部５１９の寸法ＤＢの関係は、“ｖ_ＤＷ×ｔ_ｐ２≦ＤＢ／２”を満たすことが好ましい。

期間（以下では、緩和時間ともよばれる）ｔ_ｒｘ１が、第１のパルスＰ１と第２のパルスＰ２との間に、設けられている。緩和時間ｔ_ｒｘ１は、磁化が平衡状態になるまでの時間に応じる。緩和時間ｔ_ｒｘ１において、磁化が平衡状態となることに伴って、シフトした磁壁ＤＷが、安定化する。

ある期間（緩和時間）ｔ_ｒｘ２が、第２のパルスＰ２の供給後から次のシフト電流ＳＰの供給までの間に設けられている。

このように、本実施形態において、シフト電流ＳＰの２つのパルスＰ１，Ｐ２は、同じ電流値ｉ_ａを有し、異なるパルス幅ｔ_ｐ１，ｔ_ｐ２を有する。

本実施形態の磁壁メモリは、２つのパルスＰ１，Ｐ２を含むシフト電流ＳＰによって、磁区及び磁壁を磁性体５０内で移動させることができる。

図８は、本実施形態の磁壁メモリの変形例のシフト電流の波形図である。

図８に示されるように、シフト電流ＳＰの電流値が磁壁シフトしきい値ｉｔｈより小さい値であれば、２つのパルスＰ１，Ｐ２間の期間（緩和時間）において、シフト電流ＳＰの電流値が、０より大きい値ｉｃを有していてもよい。

磁壁シフトしきい値ｉｔｈは、磁壁の移動が生じる電流値に対応する。磁性体５０内を流れる電流の電流値が、磁壁シフトしきい値ｉｔｈより小さい場合、磁性体５０に電流が供給されていたとしても、磁壁の移動は、生じない。

電流値ｉｃは、０より大きく、磁壁シフトしきい値ｉｔｈより小さい。

この場合において、シフト電流の２つのパルスＰ１，Ｐ２は、０以上の電流値で連続したパルス形状を有する。

（ｂ−３）メカニズム
図９及び図１０を参照して、本実施形態の磁壁メモリにおける、シフト動作のメカニズムについて説明する。

図９は、本実施形態の磁壁メモリのシフト動作におけるシフトパルスの供給を示すフローチャートである。
図１０は、本実施形態の磁壁メモリにおける、シフト動作時の磁壁の移動の状態を示す模式図である。図１０において、“Ｑ”は、磁性体内におけるある磁壁（ＤＷ）の存在確率の分布を示している。尚、図１０において、明確化／簡略化のために、板状のくびれ構造の磁性体５０が、示されている。

＜ステップＳ０＞
本実施形態の磁壁メモリのシフト動作時、複数のパルスＰ１，Ｐ２を含むシフト電流ＳＰの供給が、開始される。

＜ステップＳ１０，Ｓ１１＞
図１０の（ａ）に示されるように、ある電流値（Ｉａ＞Ｉｔｈ）を有する第１のパルス（メインパルス）Ｐ１が、くびれ構造の磁性体５０に供給される。メインパルスＰ１は、パルス幅ｔ_ｐ１を有する。
ある凹部５１９を含むくびれ領域ＡＲ１＜ｋ＞内の磁壁ＤＷは、供給されたメインパルスＰ１によって、磁性体５０の凸部５１０（セル領域ＡＲ２）内を移動する。磁壁ＤＷのシフト方向は、メインパルスＰ１が磁性体５０内を流れる方向に対して反対の方向（電子ｅ⁻の移動方向）に、沿う。

供給されたパルスに対する磁壁ＤＷの移動量のばらつき及び磁性体内の磁気特性のばらつきなどに起因して、ある領域内における磁壁ＤＷの存在確率の分布Ｑは、ある広がりを有する。

磁壁ＤＷは、メインパルスＰ１によって、セル領域ＡＲ２＜ｋ＞を挟んでくびれ領域ＡＲ１＜ｋ＞に隣り合うくびれ領域ＡＲ１＜ｋ＋１＞内に、移動する。

メインパルスＰ１の供給が、停止される。これによって、シフト動作は、メインパルスＰ１の供給の停止から調整パルスＰ２の供給の開始までの期間（緩和時間）ｔ_ｒｘ１において、一時的に待機状態となる。磁性体５０において、凸部５１０及び凹部５１９の磁気的な状態は、パルスＰ１の供給の停止によって、平衡状態に向かう。

緩和時間ｔ_ｒｘ１中において、移動した磁壁ＤＷ１は、より安定なエネルギー状態になるように、磁性体５０内のより小さい体積を有する部分（寸法が小さい部分）に収束する。

これによって、くびれ領域ＡＲ１＜ｋ＋１＞内に移動した磁壁ＤＷの存在確率は、くびれ領域ＡＲ１＜ｋ＋１＞とセル領域ＡＲ２＜ｋ＞との境界近傍の領域、及び、くびれ領域ＡＲ１＜ｋ＋１＞とセル領域ＡＲ２＜ｋ＋１＞との境界近傍の領域で、高くなる。

＜ステップＳ１２＞
図１０の（ｂ）に示されるように、緩和時間ｔ_ｒｘ１の経過後、第２のパルス（調整パルス）Ｐ２が、磁性体５０に供給される。

磁壁ＤＷは、調整パルスＰ２のパルス幅ｔ_ｐ２に応じて、調整パルスＰ２の進行方向に対して反対の方向（電子ｅ⁻の移動方向）に沿って、くびれ領域ＡＲ１＜ｋ＋１＞からセル領域ＡＲ２＜ｋ＋１＞側へ動く。パルス幅ｔ_ｐ２は、パルス幅ｔ_ｐ１より小さい。それゆえ、パルスＰ２による磁壁ＤＷのシフト量は、パルスＰ１による磁壁ＤＷのシフト量より小さい。

例えば、磁壁ＤＷがくびれ領域ＡＲ１＜ｋ＋１＞とセル領域ＡＲ２＜ｋ＋１＞の境界近傍に位置する場合、その磁壁ＤＷは、セル領域ＡＲ２＜ｋ＋１＞内へシフトする。
例えば、磁壁ＤＷがくびれ領域ＡＲ１の中央部近傍に位置する場合、磁壁ＤＷは、くびれ領域ＡＲ１＜ｋ＋１＞とセル領域ＡＲ２＜ｋ＋１＞との境界近傍にシフトする。

＜ステップＳ１３＞
調整パルスＰ２の供給が停止される。これによって、シフト動作は、待機状態となる。磁区及び磁壁ＤＷは、平衡状態へ向かう。

緩和時間ｔ_ｒｘ２中において、磁壁がくびれ領域ＡＲ２＜ｋ＋１＞の外部（セル領域ＡＲ１＜ｋ＋１＞内）に存在する場合、図１０の（ｃ）に示されるように、磁壁ＤＷは、エネルギーの安定化のために、現在位置している部分の体積よりも小さい体積を有する部分（凹部５１９側の部分）へシフトする。
この結果として、磁壁ＤＷの存在確率の分布Ｑは、領域ＡＲ１＜ｋ＋１＞と領域ＡＲ２＜ｋ＋１＞との境界側におけるくびれ領域ＡＲ１＜ｋ＋１＞の端部において、もっとも高いピークを有する。例えば、調整パルスＰ２の供給後における磁壁ＤＷの存在確率の分布Ｑは、比較的小さい分布幅を有する。

このように、本実施形態の磁壁メモリ１は、複数のパルスＰ１，Ｐ２を含むシフト電流ＳＰを用いて、シフト動作を実行する。

これによって、本実施形態の磁壁メモリ１は、凹部５１９を中心としたある範囲ＡＲ１内における磁壁の存在確率を、高くすることができる。それゆえ、本実施形態の磁壁メモリは、ある領域ＡＲ１内における磁壁の位置のばらつきを小さくできる。
この結果として、本実施形態の磁壁メモリは、磁壁のシフトエラーの発生を抑制できる。

（ｂ−４）シフトパルスの設定
＜パルス幅＞
図１１を参照して、本実施形態の磁壁メモリのシフト動作における、シフトパルスのパルス幅の設定について、説明する。

図１１の（ａ）、（ｂ）及び（ｃ）は、パルス幅とシフトエラーとの関係をそれぞれ示すグラフである。

図１１において、各グラフの縦軸はシフトエラー率に対応し、各グラフの横軸はシフトパルスのパルス幅に対応する。

図１１において、くびれ構造の磁性体が、検証に用いられる。凹部間の間隔は、２００ｎｍに設定される。くびれにおける山の部分の寸法（凸部５１０の最大寸法）とくびれにおける谷の部分の寸法（凹部５１９の最小寸法）との差は、２５ｎｍに設定されている。

ここで、１つのパルスを含むシフト電流を用いてシフト動作（凹部間における磁壁の移動）が実行される場合における、シフト電流のパルス幅は、“ｔ_ｐ０”と表記される。パルス幅ｔ_ｐ０の一例として、パルス幅ｔ_ｐ０は、１ｎｓ〜５ｎｓ程度に設定される。

例えば、本実施形態におけるシフト電流ＳＰに含まれる２つのパルスのパルス幅ｔ_ｐ１，ｔ_ｐ２は、パルス幅ｔ_ｐ０に関して、“ｔ_ｐ０＝ｔ_ｐ１＋ｔ_ｐ２”の関係を有する。
図１１の（ａ），（ｂ）及び（ｃ）において、グラフの横軸のパルス幅の値は、本実施形態におけるシフト電流のパルスＰ１のパルス幅ｔ_ｐ１、及び、１つのパルスを含むシフト電流のパルス幅ｔ_ｐ０を示す。

図１１の（ａ），（ｂ）及び（ｃ）のそれぞれにおいて、実施形態におけるシフト電流のパルスＰ２のパルス幅ｔ_ｐ２は、所定の値（例えば、パルス幅ｔ_ｐ０又はパルス幅ｔ_ｐ１に対する比率に基づいて設定される値）に設定されている。

図１１の（ａ）において、調整パルスＰ２のパルス幅ｔ_ｐ２は、後述するシフトエラー率（線Ｅ１）が最小となるパルス幅ｔ_ｐ０の３０％程度に設定されている。
図１１の（ｂ）において、調整パルスＰ２のパルス幅ｔ_ｐ２は、後述するシフトエラー率（線Ｅ１）が最小となるパルス幅ｔ_ｐ０の１５％程度に設定されている。
図１１の（ｃ）において、調整パルスＰ２のパルス幅ｔ_ｐ２は、後述するシフトエラー率（線Ｅ１）が最小となるパルス幅ｔ_ｐ０の８％程度に設定されている。

図１１の（ａ），（ｂ）及び（ｃ）において、線Ｅ１は、１つのパルス（パルス幅ｔ_ｐ０）を含むシフト電流を用いたシフト動作の実験結果を示している。図１１の（ａ），（ｂ）及び（ｃ）において、破線は、本実施形態における２つのパルスＰ１，Ｐ２を含むシフト電流を用いたシフト動作の実験結果（シミュレーション結果）を示している。

図１１の（ａ），（ｂ）及び（ｃ）に示されるように、本実施形態のように２つのパルスＰ１，Ｐ２を含むシフト電流が磁壁メモリのシフト動作に用いられる場合、本実施形態におけるシフトエラー率は、１つのパルスを含むシフト電流が磁壁メモリのシフト動作のシフトエラー率（線Ｅ１）より、低くなる。

図１１の（ａ），（ｂ）及び（ｃ）の結果に基づいて、調整パルスＰ２のパルス幅ｔ_ｐ２は、例えば、メインパルスＰ１のパルス幅ｔ_ｐ１の１０％以上、パルス幅ｔ_ｐ１の５０％以下に設定されることが望ましい。
尚、調整パルスＰ２のパルス幅ｔ_ｐ２は、例えば、パルスＰ１のパルス幅ｔ_ｐ１とパルスＰ２のパルス幅ｔ_ｐ２の合計値（パルス幅）ｔ_ｐ０に対して、値ｔ_ｐ０の１０％以上、パルス幅ｔ_ｐ０の５０％未満に設定されてもよい。

調整パルスＰ２のパルス幅ｔ_ｐ２は、メインパルスＰ１のパルス幅ｔ_ｐ１の４０％以下に設定されることが好ましく、さらに３０％以下に設定されることがより好ましい。

＜緩和時間＞
図１２を参照して、本実施形態の磁壁メモリのシフト動作における、シフトパルスの緩和時間の設定について、説明する。

図１２は、磁場と磁壁の移動速度との関係を示すグラフである。

図１２において、グラフの横軸は磁性体の有効磁場の大きさに対応し、グラフの縦軸は磁壁の移動速度に対応する。図１２のグラフにおいて、３種類の磁性材料（材料１、材料２及び材料３）に関して、磁性体の有効磁場と磁壁の移動速度の関係が、示されている。

本実施形態において、凹部（くびれ領域内の磁性体）の有効磁場の大きさは、例えば、２００Ｏｅから３００Ｏｅまでの範囲（図１２内の点線で囲まれた領域８００）と、見積もられる。

図１２に示されるように、凹部の有効磁場の見積もり範囲８００に基づく場合、有効磁場に応じた磁壁の移動速度は、０．１ｍ／ｓから１ｍ／ｓ程度の大きさを得ることができる。
例えば、理想的な緩和時間ｔ_ｒｘ１，ｔ_ｒｘ２の値は、５０ｎｓ以上とする。この緩和時間内において、磁性体の凹部（くびれ領域）の有効磁場に応じた磁壁の移動距離は、５０ｎｍ以上となる。

例えば、緩和時間ｔ_ｒｘ１，ｔ_ｒｘ２が１ｍｓに設定された場合、磁壁は、磁性体の有効磁場（例えば、凹部の有効磁場）に応じて、１００μｍから１０００μｍ程度移動することができる。この場合において、磁壁の位置をくびれ領域ＡＲ２内に収めることが、可能である。

以上のように、本実施形態において、シフト動作中に確保される緩和時間ｔ_ｒｘ１，ｔ_ｒｘ２は、５０ｎｓ以上、１ｍｓ以下であることが好ましい。

尚、磁性体内における凹部の有効磁場の大きさは、磁性体の材料、磁性体５０内に形成されるくびれの大きさ、凹部間の寸法（凸部の寸法）に応じて、変化する。凹部の有効磁場が磁性体の構造（形状）及び材料に応じて変化する場合であっても、移動距離及び移動速度を考慮して、好ましい緩和時間が設定され得る。

（ｃ） 動作例
図１３及び図１４を参照して、本実施形態の磁壁メモリのシフト動作の動作例について、説明する。本実施形態の磁壁メモリのシフトパルスは、読み出し動作を含む動作シーケンス、及び、書き込み動作を含む動作シーケンスに適用され得る。

［読み出しシーケンス］
図１３は、本実施形態の磁壁メモリにおける、シフト動作と読み出し動作とを含む動作シーケンスの一例を示している。

図１３において、グラフの横軸は時間（時刻）に対応し、グラフの縦軸はビット線とワード線との間に流れる電流（Ｉ_{ＢＬ−ＷＬ}）の電流値に対応する。図１３のグラフにおいて、電流値は、絶対値で示されている。但し、電流Ｉ_{ＢＬ−ＷＬ}がビット線からワード線へ流れる場合の電流Ｉ_{ＢＬ−ＷＬ}の極性は、電流Ｉ_{ＢＬ−ＷＬ}がワード線からビット線へ流れる場合の電流Ｉ_{ＢＬ−ＷＬ}の極性と異なる。

＜時刻Ｔ０ａ＞
外部デバイス（例えば、ホストデバイス又はコントローラ）２は、コマンド、及び、動作の対象のアドレス（以下では、選択アドレスとよばれる）を、実施形態の磁壁メモリ１に送る。読み出し動作の命令時において、外部デバイスは、読み出しコマンドを、磁壁メモリ１に送る。

磁壁メモリ１は、読み出しコマンド及び選択アドレスを受ける。
時刻Ｔ０ａにおいて、磁壁メモリ１は、読み出しコマンドに基づいて、選択アドレスに対応するメモリセルユニット（以下では、選択メモリセルユニットとよばれる）内のデータの読み出し動作を開始する。例えば、読み出しコマンドによって、選択メモリセルユニット内の複数のメモリセルＭＣのデータが、連続して読み出される。

＜時刻Ｔ１ａ，Ｔ２ａ＞
図１３に示されるように、時刻Ｔ１ａにおいて、スイッチング電流（スイッチングパルス又はスパイク電流ともよばれる）Ｐａが、選択アドレスに応じて、選択ビット線と選択ワード線との間を流れる電流｜Ｉ_{ＢＬ−ＷＬ}｜として、選択メモリセルユニットに供給される。スイッチング電流Ｐａが供給されたメモリセルユニットにおいて、スイッチング素子２０は、オンする。これによって、選択メモリセルユニットＭＵは、活性化状態（選択状態）に設定される。

スイッチング電流Ｐａは、電流値ｉａを有する。但し、スイッチング電流Ｐａの電流値は、電流値ｉａと異なる値でもよい。スイッチング電流Ｐａの電流値が、シフトパルスＳＰの電流値と同じ値に設定された場合、磁壁メモリの回路構成が簡素化され得る。

スイッチング電流Ｐａのパルス幅は、シフト電流ＳＰの調整パルスＰ２のパルス幅よりも小さい。それゆえ、スイッチング電流Ｐａが磁性体５０内を流れたとしても、スイッチング電流Ｐａに起因する磁壁の移動は、実質的に生じない。

スイッチング電流Ｐａの供給の後（例えば、時刻Ｔ２ａ）において、電流｜Ｉ_{ＢＬ−ＷＬ}｜として、ホールド電流ＩＨＤが、選択メモリセルユニットに供給される。ホールド電流ＩＨＤは、スイッチング素子２０がオン状態を維持することが可能な電流値ｉ１を有する。電流値ｉ１は、スイッチング電流Ｐａの電流値ｉａ及び磁壁シフトしきい値ｉｔｈよりも低い。
これによって、選択メモリセルユニットは、選択ビット線ＢＬに対して導通した状態に、設定される。

＜時刻Ｔ３ａ，Ｔ４ａ＞
選択メモリセルユニットが活性化状態に設定された後、１サイクル目におけるシフト電流ＳＰの供給（シフト動作）が、開始される。シフト回路１６０は、シフト電流ＳＰを、選択メモリセルユニットＭＵに供給する。

時刻Ｔ３ａにおいて、シフト電流ＳＰの第１のパルス（メインパルス）Ｐ１が、シフト回路１６０によって、ビット線ＢＬ側から磁性体５０に供給される。パルスＰ１は、電流値ｉａを有する。メインパルスＰ１は、パルス幅ｔ_ｐ１を有する。尚、パルス幅ｔ_ｐ１は、パルスＰ１の半値全幅の大きさである。

電流値ｉａを有する電流パルスＰ１が、パルス幅ｔ_ｐ１に対応する期間において、磁性体５０内を選択ビット線ＢＬから選択ワード線ＷＬに向かって流れる。電子は、選択ワード線ＷＬから選択ビット線ＢＬに沿って移動する。これによって、磁性体５０内の全ての磁壁が、電子の移動方向に沿って移動する。磁壁ＤＷは、磁性体５０内のあるくびれ領域ＡＲ１＜ｋ＞から１つ隣りのくびれ領域ＡＲ１＜ｋ＋１＞内にシフトする。例えば、磁性体５０内の各磁壁は、ワード線ＷＬ側からビット線ＢＬ側へ向かって実質的に同時にシフトする。
例えば、読み出しシーケンスのシフト動作によって、磁区（磁化）が、選択メモリセルユニットＭＵの下端側（ワード線側）のメモリセルから選択メモリセルユニットの上端側（ビット線側）のメモリセルＭＣに、1ビット分シフトされる。

メインパルスＰ１の供給によって、磁壁ＤＷは、図１０の（ａ）に示される存在確率の分布Ｑを有して、移動先のくびれ領域ＡＲ２＜ｋ＋１＞内に配置される。

パルスＰ１の供給の開始からパルス幅ｔ_ｐ１に対応する期間の経過の後（例えば、時刻Ｔ４ａ）において、シフト回路１６０は、供給される電流｜Ｉ_{ＢＬ−ＷＬ}｜の電流値を、電流値ｉａから電流値ｉ１に下げる。
これによって、メインパルスＰ１の供給が、停止される。電流値ｉ１の電流ＩＨＤの供給によって、スイッチング素子２０は、オン状態を維持する。

＜時刻Ｔ５ａ，Ｔ６ａ＞
メインパルスＰ１の供給の停止から緩和時間ｔ_ｒｘ１が経過した後、時刻Ｔ５ａにおいて、シフト電流ＳＰの第２のパルス（調整パルス）Ｐ２が、シフト回路１６０によって、選択ビット線ＢＬ側から磁性体５０に供給される。調整パルスＰ２は、電流値ｉａを有する。パルスＰ２は、パルス幅ｔ_ｐ２を有する。尚、パルス幅ｔ_ｐ２は、パルスＰ２の半値全幅の大きさに対応する。

調整パルスＰ２の供給によって、磁壁ＤＷは、電子の移動方向に沿って、くびれ領域ＡＲ１とセル領域ＡＲ２との境界の近傍にシフトする。

これによって、磁壁ＤＷは、図１０の（ｂ）に示される存在確率の分布Ｑを有するように、くびれ領域ＡＲ１内又はくびれ領域ＡＲ１とセル領域ＡＲ２との境界近傍の領域内に、存在し得る。

パルスＰ２の供給の開始からパルス幅ｔｐ２に対応する期間の経過の後（例えば、時刻Ｔ６ａ）において、シフト回路１６０は、供給される電流｜Ｉ_{ＢＬ−ＷＬ}｜の電流値を、電流値ｉａから電流値ｉ１に下げる。

これによって、パルスＰ２の供給が、停止される。スイッチング素子２０は、ホールド電流ＩＨＤによってオン状態を維持する。

尚、本実施形態において、ホールド電流ＩＨＤが、緩和期間ｔｒｘ１、ｔｒｘ２において、磁性体５０内を流れている。

ホールド電流ＩＨＤの供給によって、ホールド電流ＩＨＤに起因する漏れ磁場、又は、ホールド電流ＩＨＤに起因する小さな磁壁移動力が、磁性体５０内に生じる。ホールド電流ＩＨＤに起因する漏れ磁場が、くびれ領域（凹部）に起因する有効磁場に加わる。これによって、緩和期間ｔ_ｒｘ１，ｔ_ｒｘ２が、短縮される。この結果として、磁壁メモリにおけるメモリ動作が、高速化され得る。

シフト動作において読み出しセルＭＣＡ内に移動した磁区（磁化）が、磁性層５９を経由して、ＭＴＪ素子１０の記憶層１１の磁化に作用する。記憶層１１の磁化の向きは、読み出しセルＭＣＡ内の磁化の向きと同じ向きに設定される。

このように、読み出しシーケンスにおける１サイクル目のシフト動作が、完了する。

例えば、パルスＰ２の供給の停止からある期間（緩和時間）ｔ_ｒｘ２が、経過する。
緩和時間ｔ_ｒｘ２において、磁壁ＤＷの位置の存在確率は、図１０の（ｃ）の分布Ｑに示されるように、くびれ領域ＡＲ２の端部に収束する。
このように、本実施形態において、シフト電流の供給後における磁壁の位置のばらつきは、抑制される。

＜時刻Ｔ７ａ，Ｔ８ａ＞
１回目の読み出しサイクルにおいて、シフト動作の後、読み出し回路１５０は、読み出し動作を実行する。
緩和時間ｔ_ｒｘ２の経過の後の時刻Ｔ７ａにおいて、読み出し回路１５０は、読み出し電流（読み出しパルス）ＰＲＤを、選択メモリセルユニットＭＵに供給する。

読み出し電流ＩＲＤの電流値ｉ２は、記憶層１１の磁化反転しきい値及び磁性体５０の磁壁シフトしきい値ｉｔｈより小さい。電流値ｉ２は、電流値ｉ１より大きい。例えば、読み出し電流ＩＲＤは、ワード線ＷＬからビット線ＢＬに向かう方向に流れる。

ＭＴＪ素子１０における参照層１２と記憶層１１との磁化配列に応じて、選択ビット線ＢＬを流れる電流の電流値又はビット線ＢＬの電位が、変動する。

読み出し回路１５０は、ビット線ＢＬ上における電流値又は電位を、センスする。
センス結果に基づいて、読み出し回路１５０は、読み出しセルＭＣＡ内のデータを、判別できる。
これによって、１回目の読み出しサイクルにおいて、データが、読み出される。

時刻Ｔ８ａにおいて、読み出し回路１５０は、供給される電流｜Ｉ_{ＢＬ−ＷＬ}｜の電流値を、電流値ｉ２から電流値ｉ１に下げる。
このように、1回目の読み出しサイクルが、完了する。

１回目の読み出しサイクルに続いて、２回目の読み出しサイクルが、実行される。
１回目の読み出しサイクルと同様に、２回目の読み出しサイクルにおける、シフト動作が、実行される。シフト動作によって、データが、読み出しセルＭＣＡ内にシフトされる。

磁壁ＤＷが、本実施形態におけるシフト電流ＳＰを用いたシフト動作によって移動された場合、くびれ領域ＡＲ２内における磁壁ＤＷの位置のばらつきは、小さい。それゆえ、２回目の読み出しサイクルのシフト動作において、シフトされた磁壁ＤＷの位置のばらつきは、小さくなる。
この結果として、本実施形態の磁壁メモリにおいて、読み出しシーケンス中のシフトエラーが低減される。

シフト動作の後、２回目の読み出しサイクルにおける、読み出し動作が、シフトされたデータを保持する読み出しセルＭＣＡに対して実行される。

このように、読み出しシーケンスにおいて、シフト動作と読み出し動作とが、繰り返し実行される。

＜時刻Ｔ９ａ＞
所定の回数の読み出しサイクルが実行された後、時刻Ｔ９ａにおいて、読み出し回路１５０は、選択メモリセルユニットに対する電流｜Ｉ_{ＢＬ−ＷＬ}｜の供給を停止する。電流｜Ｉ_{ＢＬ−ＷＬ}｜の電流値は、ゼロに設定される。これによって、スイッチング素子２０は、オフ状態に設定される。
この結果として、選択メモリセルユニットは、非活性化状態（非選択状態、オフ状態）に設定される。

以上のように、本実施形態の磁壁メモリにおいて、読み出しシーケンスが完了する。

［書き込みシーケンス］
図１４は、本実施形態の磁壁メモリにおける、シフト動作と書き込み動作とを含む動作シーケンス（書き込みシーケンス）の一例を示している。

図１４において、グラフの横軸は時間（時刻）に対応し、グラフの縦軸はビット線とワード線との間に流れる電流（｜Ｉ_{ＢＬ−ＷＬ}｜）の電流値（絶対値）に対応する。図１４において、書き込み配線を流れる電流（書き込み電流ＰＷＲ）が示されている。書き込み電流は、書き込み配線ＷＲＬを流れる方向に応じて、正の極性（正の電流値）又は負の極性（負の電流値）を有する。

＜時刻Ｔ０ｂ，Ｔ１ｂ，Ｔ２ｂ＞
外部デバイス２は、書き込みコマンド、データの書き込み対象のアドレス、及びメモリセルアレイ１００に書き込まれるデータ（書き込みデータ）を、実施形態の磁壁メモリ１に送る。

磁壁メモリ１は、例えば、時刻Ｔ０ｂにおいて、書き込みコマンド、選択アドレス及び書き込みデータを受ける。
磁壁メモリ１は、書き込みコマンドに基づいて、選択アドレスに対応するメモリセルユニット（選択メモリセルユニット）に対する、データの書き込みシーケンスを開始する。例えば、書き込みコマンドによって、データが、選択メモリセルユニット内の複数のメモリセルに、連続して書き込まれる。

図１４に示されるように、読み出しシーケンスと同様に、時刻Ｔ１ｂにおいて、スイッチング電流Ｐａが、選択ビット線ＢＬに供給される。これによって、選択メモリセルユニットＭＵは、オン状態のスイッチング素子２０を介して、選択ビット線ＢＬに電気的に接続される。

スイッチング電流Ｐａの供給の後（例えば、時刻Ｔ２ｂ）、選択メモリセルユニットＭＵに供給される電流の電流値は、スイッチング素子２０のホールド電流ＩＨＤの電流値ｉ１以上に設定される。

＜時刻Ｔ３ｂ，Ｔ４ｂ＞
選択メモリセルユニットＭＵが活性化状態に設定された後、書き込みシーケンスにおける１サイクル目のシフト動作が、開始される。シフト回路１６０は、シフト電流ＳＰを、選択メモリセルユニットＭＵに供給する。

書き込みシーケンスのシフト動作のシフトパルスＳＰは、読み出しシーケンスのシフト動作のシフトパルスＳＰと実質的に同じである。但し、ＬＩＦＯ方式の磁壁メモリの書き込み動作において、シフト電流ＳＰは、例えば、ワード線ＷＬからビット線ＷＬに流れるように、選択メモリセルユニットＭＵに供給される。

時刻Ｔ３ｂにおいて、シフト電流ＳＰのメインパルスＰ１が、選択メモリセルユニットに供給される。メインパルスＰ１は、電流値ｉａを有する。メインパルスＰ１は、パルス幅ｔ_ｐ１を有する。

パルスＰ１は、パルス幅ｔ_ｐ１に対応する期間において、磁性体５０に供給される。これによって、磁性体５０内の全ての磁壁が、電子の移動方向（ここでは、ビット線側からワード線側へ向かう方向）に沿って、移動する。
例えば、書き込みシーケンスのシフト動作によって、磁区（磁化）が、選択メモリセルユニットＭＵの上端側（ビット線側）のメモリセル（例えば、書き込みセルＭＣＡ）から選択メモリセルユニットＭＵの下端側（ワード線側）のメモリセルＭＣに、１ビット分シフトされる。

メインパルスＰ１の供給によって、くびれ領域ＡＲ１内における磁壁の位置の存在確率は、図１０の（ａ）に示される状態になる。

例えば、時刻Ｔ４ｂにおいて、シフト回路１６０は、メインパルスＰ１の供給を停止する。これによって、電流｜Ｉ_{ＢＬ−ＷＬ}｜は、電流値ｉ１に設定される。

＜時刻Ｔ５ｂ，Ｔ６ｂ＞
メインパルスＰ１の供給の停止から緩和時間ｔ_ｒｘ１が経過した後、時刻Ｔ５ｂにおいて、シフト電流ＳＰの調整パルスＰ２が、選択メモリセルユニットＭＵに供給される。調整パルスＰ２は、電流値ｉａを有する。調整パルスＰ２は、パルス幅ｔ_ｐ２を有する。

時刻ｔ６ｂにおいて、シフト回路１６０は、供給される電流｜Ｉ_{ＢＬ−ＷＬ}｜の電流値を、電流値ｉａから電流値ｉ１に下げる。

調整パルスＰ２の供給によって、磁壁ＤＷは、図１０の（ｂ）に示される存在確率の分布を有して、くびれ領域ＡＲ１内に存在し得る。

図１０の（ｃ）に示されるように、調整パルスＰ２の供給の停止からのある期間（緩和時間）ｔ_ｒｘ２において、磁壁ＤＷの位置は、くびれ領域ＡＲ１内（又はくびれ領域ＡＲ１の近傍）にシフトする。

これによって、本実施形態において、シフト電流ＳＰの供給後における磁壁の位置のばらつきは、抑制される。

このように、書き込みシーケンスの１回目の書き込みサイクルにおけるシフト動作が、完了する。

＜時刻Ｔ７ｂ，Ｔ８ｂ＞
書き込みシーケンスにおいて、シフト動作に続いて、書き込み動作が、選択メモリセルユニットＭＵに対して実行される。
例えば、書き込み回路１４０は、時刻Ｔ７ｂにおいて、書き込み電流ＰＷＲを、書き込み配線ＷＲＬに供給する。書き込み電流ＰＷＲが、書き込み配線ＷＲＬ内を流れる。これによって、磁場が、書き込み配線ＷＲＬの周りに生じる。磁場の向きは、書き込み電流ＰＷＲの流れる方向に応じる。

書き込み電流ＰＷＲの流れる向きは、書き込みデータ（“１”データ又は“０”データ）に応じて設定される。例えば、第１の極性を有する書き込み電流（例えば、正の電流値を有する書き込み電流）が、書き込み配線ＷＲＬに供給された場合、“１”データが、書き込みセル内に書き込まれる。例えば、第１の極性と異なる第２の極性を有する書き込み電流（例えば、負の電流値を有する書き込み電流）が、書き込み配線ＷＲＬに供給された場合、“０”データが、書き込みセル内に書き込まれる。

書き込み配線ＷＲＬからの磁場が、磁性層５９に印加される。磁性層５９の磁化の向きが、磁場の向きに応じた向きに設定される。

磁性層５９の磁化が、書き込みセルＭＣＡの磁化（磁区）に作用する。書き込みセルＭＣＡの磁化の向きは、磁性層５９の磁化の向きと同じになる。
これによって、書き込みデータが、選択メモリセルユニットＭＵ内の書き込みセルＭＣＡに書き込まれる。

このように、書き込みシーケンスの１回目の書き込みサイクルにおける書き込み動作が、完了する。

１回目の書き込みサイクルに続いて、２回目の書き込みサイクルが、実行される。
１回目の書き込みサイクルと同様に、２回目の書き込みサイクルにおける、シフト動作が、実行される。シフト動作によって、書き込みセル内のデータが、１つ隣りのメモリセル内にシフトされる。

磁壁ＤＷが、１回目の書き込みサイクルにおいて、本実施形態におけるシフト電流を用いたシフト動作によって移動された場合、くびれ領域ＡＲ２内における磁壁ＤＷの位置のばらつきは、小さい。それゆえ、２回目の書き込みサイクルにおけるシフト動作において、シフトされた磁壁ＤＷの位置のばらつきは、小さくなる。
この結果として、本実施形態の磁壁メモリにおいて、書き込みシーケンス中のシフトエラーが低減される。

このように、書き込みシーケンスにおいて、シフト動作と読み出し動作とが、繰り返し実行される。

＜時刻Ｔ９ｂ＞
所定の回数の書き込みサイクルが実行された後、時刻Ｔ９ｂにおいて、電流｜Ｉ_{ＢＬ−ＷＬ}｜の電流値が、ゼロに設定される。これによって、スイッチング素子２０は、オフ状態に設定される。
この結果として、選択メモリセルユニットは、非活性化状態（非選択状態、オフ状態）に設定される。

以上のように、本実施形態の磁壁メモリにおいて、書き込みシーケンスが完了する。

（ｄ） まとめ
磁壁メモリのシフト動作において、磁性体内の磁壁が、シフトパルスによって、磁性体内を移動する。
磁壁がくびれ構造を有する磁性体内を移動する場合、磁壁はある大きさの幅を有しているため、磁壁の体積変化率が、くびれ構造の磁性体内における体積が極大値となる部分及び（又は）体積が極小値となる部分（及びそれらの近傍の領域）で、小さくなる。磁壁の体積変化率の縮小に起因して、磁壁が動きにくくなる。

このため、シフト動作時において、磁壁が目標とする位置に存在しない可能性がある。
この結果として、磁壁メモリにおいて、磁壁（磁区）のシフトエラーが、増大する可能性がある。

本実施形態の磁壁メモリにおいて、シフトパルス（シフト電流）は、複数のパルスを含む。本実施形態において、シフト動作時において、パルス波形の異なる２つのパルスが、ある期間を挟んで、くびれ構造の磁性体に供給される。

本実施形態の磁壁メモリは、第１のパルスを供給し、くびれ領域内の磁壁をシフト電流の流れる方向において隣り合うくびれ領域に、移動させる。

本実施形態の磁壁メモリは、第１のパルスの供給からある期間の経過の後、第２のパルスを供給する。

これによって、磁壁の位置の調整とともに、調整パルスの供給後の緩和時間において、磁壁が、磁性体の体積がより小さい領域にシフトする。

それゆえ、磁壁の存在確率が、くびれ領域内（又はその近傍の領域）において比較的狭い分布に収束する。

この結果として、本実施形態の磁壁メモリは、１以上のシフト動作を含む動作シーケンスにおけるシフトエラーの発生を抑制できる。

以上のように、本実施形態の磁気メモリは、動作の信頼性を向上できる。

（２）第２の実施形態
図１５及び図１６を参照して、第２の実施形態の磁気メモリ及びその制御方法について、説明する。

図１５は、本実施形態の磁気メモリ（例えば、磁壁メモリ）のシフト動作に用いられるシフトパルスのパルス波形を示す波形図である。

図１５に示されるように、シフト電流（シフトパルス）ＳＰａに関して、パルスＰ１の電流値ｉａは、パルスＰ２ａの電流値ｉｂと異なってもよい。

例えば、電流値ｉａは、電流値ｉｂより高い。電流値ｉｂは、電流値ｉａより低く、しきい値ｉｔｈ以上である。

磁壁ＤＷの移動量は、電流の電流値（＞ｉｔｈ）とパルス幅（電流の供給時間）とに応じて設定することができる。例えば、シフト電流の電流値の低減に伴って、磁壁の移動量は、低下する。

調整パルスＰ２ａの電流値ｉｂが、磁壁シフトしきい値ｉｔｈより大きく、電流値ｉａより小さい場合、調整パルスＰ２ａによる磁壁ＤＷの移動量を考慮して、調整パルスＰ２ａのパルス幅ｔ_ｐ２ａは、メインパルスＰ１のパルス幅ｔ_ｐ１以上の大きさに設定されてもよい。

図１５のパルス波形のシフト電流ＳＰａが、磁壁メモリ１のシフト動作に用いられた場合において、磁壁ＤＷの存在確率は、図１０に示される例と同様に、くびれ領域ＡＲ１内（又はその近傍の領域）において比較的狭い分布を有し得る。

図１６は、本実施形態の磁壁メモリの動作例を説明するためのタイミングチャートである。図１６において、本実施形態の磁壁メモリの読み出しシーケンスの例が、示されている。

図１６に示されるように、図１３の読み出しシーケンスと同様に、読み出しコマンド及び選択アドレスに基づいて、読み出しシーケンスが開始される。スイッチング素子２０が、オン状態に設定される。これによって、選択メモリセルユニットＭＵが、ビット線ＢＬに電気的に接続される。
上述のように、読み出しシーケンスにおいて、シフト動作と読み出し動作とが繰り返し実行される。

本実施形態において、調整パルスＰ２の電流値ｉｂは、メインパルスＰ１の電流値ｉａと異なる。電流値ｉｂ（＞ｉｔｈ）は、電流値ｉａより小さい。
調整パルスＰ２ａのパルス幅ｔ_ｐ２ａは、メインパルスＰ１のパルス幅ｔ_ｐ１と同じ大きさに設定されている。

本実施形態のように、シフト電流ＳＰの２つパルスＰ１，Ｐ２のパルス幅が同じである場合、シフト動作に用いられる回路の構成及び回路の制御が、簡素化され得る。

尚、本実施形態の磁壁メモリの書き込みシーケンスは、図１５のシフト電流を用いて、上述の書き込みシーケンスの例（例えば、図１４）と実質的に同様に実行される。

以上のように、本実施形態の磁気メモリは、第１の実施形態の効果と同様の効果を得ることができる。

（３）第３の実施形態
図１７及び図１８を参照して、第３の実施形態の磁気メモリ及びその制御方法について、説明する。

図１７は、本実施形態の磁気メモリ（例えば、磁壁メモリ）のシフト動作に用いられるシフトパルスのパルス波形を示す波形図である。

図１７に示されるように、本実施形態において、シフト電流（シフトパルス）ＳＰｂは、３つ以上のパルスＰ１，Ｐ２，Ｐ３を含んでもよい。
メインパルスＰ１は、２つのパルスＰ２，Ｐ３間に設けられている。

パルスＰ１，Ｐ２，Ｐ３は、磁壁シフトしきい値ｉｔｈ以上の電流値を有する。例えば、パルスＰ１，Ｐ２，Ｐ３の電流値は、同じである。但し、３つのパルスＰ１，Ｐ２，Ｐ３の電流値は、異なっていてもよい。
パルスＰ３のパルス幅ｔ_ｐ３は、パルス幅ｔ_ｐ１より小さく、パルス幅ｔ_ｐ２以上である。但し、パルス幅ｔ_ｐ３は、パルス幅ｔ_ｐ２より小さくともよい。

図１７のシフト電流ＳＰｂを用いたシフト動作において、パルス幅ｔｐ１を有するパルスＰ１の前に、パルス幅ｔ_ｐ１より小さいパルス幅ｔ_ｐ３を有するパルスＰ３が、磁性体５０に供給される。

図１８は、本実施形態の磁壁メモリの動作例を説明するための模式図である。

例えば、メモリセルユニット（磁性体）が長い期間にわたって活性化されない場合、磁壁ＤＷの位置が変化する可能性がある。
このため、図１８の（ａ）に示されるように、磁壁の存在確率の分布は、時間の経過に伴って、シフト動作の直後の分布Ｑｚよりも広がった分布Ｑａに変わる可能性がある。

本実施形態のように、調整パルスＰ３が、パルスＰ１の供給の前に磁性体５０に供給された場合、図１８の（ｂ）に示されるように、磁壁のシフトが、くびれ領域ＡＲ１内及びくびれ領域ＡＲ１とセル領域ＡＲ２との境界近傍の領域内で、生じる。

調整パルスＰ３の供給の停止からメインパルスＰ１の供給の開始までの緩和時間において、磁壁は、より体積の小さい磁性領域にシフトする。

この結果として、磁壁ＤＷの位置は、磁性体５０内のくびれ領域ＡＲ１内、又は、くびれ領域ＡＲ１とセル領域ＡＲ２との境界近傍の領域内に収まるように調整される。これによって、磁壁ＤＷの存在確率は、比較的狭い分布Ｑｂを有し得る。

調整パルスＰ３の供給の後に、上述（例えば、図１０参照）のように、磁壁が、メインパルスＰ１によってシフトされる。くびれ領域間における磁壁のシフトの後、調整パルスＰ２によって、移動先のくびれ領域内における磁壁の位置が、調整される。

本実施形態において、上述の読み出し／書き込みシーケンスのように比較的短いサイクルで複数の動作が繰り返し実行される動作シーケンスにおいて、調整パルスＰ３が、メインパルスＰ１の供給前に供給される。この場合においても、メインパルスＰ１による磁壁ＤＷの実効的な移動の前に、くびれ領域ＡＲ１内の磁壁ＤＷの位置が、調整される。
この結果として、メインパルスＰ１によってシフトされた磁壁の位置のばらつきが、抑制される。

したがって、メインパルスＰ１の前に供給される調整パルスＰ３によって、パルスＰ１による磁壁ＤＷのシフト及びパルスＰ２による磁壁ＤＷの位置の調整が、より高い精度で、実行され得る。

尚、本実施形態において、パルスＰ３の電流値が、パルスＰ１，Ｐ２の電流値より小さい場合、パルス幅ｔ_ｐ３は、パルスＰ３による磁壁の移動量に応じて、パルス幅ｔ_ｐ２より小さく設定されてもよいし、又は、パルス幅ｔ_ｐ２以上に設定されてもよい。

以上のように、本実施形態の磁気メモリは、上述の実施形態の効果と同様の効果を得ることができる。

（４）第４の実施形態
図１９を参照して、第４の実施形態の磁気メモリ及びその制御方法について、説明する。

図１９は、本実施形態の磁気メモリ（例えば、磁壁メモリ）のシフト動作に用いられるシフトパルスのパルス波形を示す波形図である。

図１９に示されるように、調整パルスＰ３は、メインパルスＰ１の供給の前にのみ磁性体５０に供給されてもよい。本実施形態において、調整パルスは、パルスＰ１の供給後に、磁性体５０に供給されない。

本実施形態において、磁壁ＤＷの位置が調整された後、磁壁ＤＷが、セル領域ＡＲ２を経由してくびれ領域ＡＲ１間を移動する。

磁壁ＤＷの移動前の磁壁ＤＷの位置の調整によって、パルスＰ１の供給後の磁壁ＤＷの位置のばらつきは、例えば図１０の（ｃ）のように、比較的縮小される。

この結果として、本実施形態の磁気メモリは、上述の実施形態の効果と同様の効果を得ることができる。

（５）第５の実施形態
図２０及び図２１を参照して、第５の実施形態の磁気メモリ及びその制御方法について、説明する。

図２０は、本実施形態の磁気メモリ（例えば、磁壁メモリ）のシフト動作に用いられるシフトパルスのパルス波形を示す波形図である。

図２０に示されるように、シフトパルス（シフト電流）ＳＰｄは、極性の異なる複数の電流パルスＰ１，Ｐ２ｄを含んでもよい。

メインパルスＰ１は、正の電流値ｉａを有する。調整パルスＰ２ｄは、負の電流値−ｉｘを有する。

調整パルスＰ２ｄの電流値の絶対値｜ｉｘ｜は、メインパルスＰ１の電流値の絶対値｜ｉａ｜以下、磁壁シフトしきい値の絶対値｜ｉｔｈ｜以上である。

調整パルスＰ２ｄが磁性体５０内を流れる向き（電子ｅ⁻の移動方向）は、メインパルスＰ１が磁性体５０内を流れる向きに対して反対である。調整パルスＰ２ｄの供給時における電子ｅ⁻の移動方向は、メインパルスＰ１の供給時における電子ｅ⁻の移動方向に対して反対である。

図２１は、本実施形態の磁壁メモリにおける、シフト動作時の磁壁の移動の状態を説明するための模式図である。

図２１の（ａ）に示されるように、メインパルスＰ１の供給によって、磁壁ＤＷは、磁性体５０の一端側（Ｂ１側）から磁性体５０の他端側（Ｂ２側）へ移動する。これによって、磁壁ＤＷは、移動先のくびれ領域ＡＲ１＜ｋ＋１＞において、分布Ｑ１に示される存在確率で、配置され得る。

図２１の（ｂ）に示されるように、メインパルスＰ１の供給の後、調整パルスＰ２ｄの供給によって、磁壁ＤＷは、磁性体５０の他端側（Ｂ２側）から磁性体５０の一端側（Ｂ１側）へ移動する。
メインパルスＰ１によって磁性体５０の他端Ｂ２側に進んだ磁壁ＤＷは、調整パルスＰ２ｄによって磁性体５０の一端Ｂ１側に戻る。

調整パルスＰ２ｄの供給によって、磁壁ＤＷの存在確率の分布Ｑ２ｘのように、磁壁ＤＷの位置が、凹部５１９を含むくびれ領域ＡＲ１の範囲内に収まるように、調整される。

このように、本実施形態の磁気メモリは、上述の実施形態の効果と同様の効果を得ることができる。

（６）変形例
図２２乃至図２６を参照して、実施形態の磁気メモリの変形例について、説明する。

図２２は、実施形態の磁気メモリ（例えば、磁壁メモリ）のメモリセルユニット内の磁性体の変形例を示す模式図である。

図２２に示されるように、磁性体５０は、磁壁の移動方向に対して交差する方向において一定の寸法を有する部分（寸法が変化しない領域）５２０，５３０を含んでいてもよい。

例えば、筒状の磁性体５０において、部分５２０は、セル領域ＡＲ２内に設けられている。部分５２０は、凸部（セル部）５１０内に含まれる。
部分５２０は、磁壁の移動方向（ここでは、Ｚ方向）において、寸法ＤＸを有する。部分５２０は、磁壁の移動方向に交差する方向（ここでは、基板９の表面に対して平行な方向、例えば、Ｘ方向又はＹ方向）において、寸法（径）Ｄ４を有する。部分５２の寸法Ｄ４は、Ｚ方向において実質的に一定である。

部分５３０は、くびれ領域ＡＲ１内に設けられている。部分５３０は、ある寸法（体積）を有する凹部（くびれ部）５１９ａ内に含まれる。
部分５３０は、Ｚ方向において、寸法ＤＺを有する。部分５３０は、基板９の表面に対して平行な方向において、寸法（径）Ｄ５を有する。部分５３の寸法Ｄ５は、Ｚ方向において実質的に一定である。

例えば、寸法Ｄ５は、寸法Ｄ４より小さい。例えば、寸法ＤＺは、寸法ＤＸより小さい。

部分５２０と部分５３０との間において、磁性体５０の基板表面に対して平行方向における寸法は、減少又は増加する。

図２３は、実施形態の磁壁メモリのメモリセルユニット内の磁性体の変形例を示す模式図である。

図２３に示されるように、板状の磁性層５０のセル領域ＡＲ２内に、一定の寸法Ｄ４ａを有する部分５２０ａが、設けられてもよい。一定の寸法Ｄ５ａを有する部分５３０ａが、板状の磁性体５０のくびれ領域ＡＲ１内に、設けられてもよい。

部分５２０ａは、磁壁の移動方向において、寸法ＤＸａを有する。部分５３０ａは、磁壁の移動方向において、寸法ＤＺａを有する。

部分５２０ａの寸法Ｄ４ａ及び部分５３０ａの寸法Ｄ５ａは、磁壁の移動方向において実質的に一定である。
例えば、寸法Ｄ５ａは、寸法Ｄ４ａより小さい。例えば、寸法ＤＺａは、寸法ＤＸａより小さい。

メモリセルユニットの磁性体（磁壁移動層）５０が、図２２又は図２３の構造を有していた場合であっても、上述の実施形態の磁壁メモリの効果と実質的に同じ効果が、得られる。

図２４は、実施形態の磁壁メモリのメモリセルアレイの変形例を示す模式図である。

図２４に示されるように、データの書き込みのための書き込み配線ＷＲＬは、ワード線側に設けられてもよい。

例えば、Ｚ方向に延在する磁性体５０を含むメモリセルアレイにおいて、書き込み配線ＷＲＬは、磁性体５０の下端側に設けられている。

磁性体５０の最もワード線側のメモリセルが、書き込みセルとして用いられる。この場合において、磁性体の最もビット線側のメモリセルは、書き込みセルとして用いられることなしに、読み出しセルとしてのみ用いられる。

例えば、書き込み配線ＷＲＬは、Ｙ方向において磁性体５０の下端側の書き込みセルに隣り合う。

書き込み配線ＷＲＬに供給された書き込み電流に起因する磁場が、書き込みセルに印加される。書き込みセル内の磁化の向きが、磁場の向きに応じて設定される。これによって、書き込みセル内に、データが書き込まれる。

データの書き込み時及び読み出し時において、メモリセル内のデータは、ワード線側からビット線側へ向かってシフトされる。

例えば、図２４のメモリセルユニットを有する磁壁メモリは、ＦＩＦＯ（First-in First-out）方式の磁壁シフトメモリ（例えば、シフトレジスタ）として機能する。

図２５は、実施形態の磁壁メモリのメモリセルアレイの変形例を示す模式図である。

図２５の磁壁メモリは、ＳＴＴ方式によって、磁性体５０内にデータが書き込まれる。
磁性層５９上のＭＴＪ素子１０は、再生素子として用いられるとともに、記録素子（書き込み素子）として用いられる。
この場合において、磁場書き込み方式のための書き込み配線は、メモリセルアレイ１００内に設けられていない。

書き込み動作時において、書き込み電流（書き込みパルス）ＰＷＲｘが、ＭＴＪ素子１０に供給される。書き込みセルに書き込むデータに応じて、書き込み電流ＰＷＲｘは、ビット線ＢＬからワード線ＷＬへ向かう方向に流れる、又は、ワード線ＷＬからビット線ＢＬへ向かう方向へ流れる。

ＭＴＪ素子１０内を流れる書き込み電流ＰＷＲｘに起因するスピントルクによって、記憶層１１及び磁性層５９内の磁化の向きが、制御される。磁性層５９の磁化の向きに応じて、書き込みセルの磁化の向きが、設定される。
これによって、書き込みセルの磁化の向きが、書き込みデータに応じて、制御される。

このように、ＳＴＴ方式のデータの書き込みによって、書き込みデータが、メモリセルユニット内に書き込まれる。

書き込み電流ＰＷＲｘの電流値は、読み出し電流ＰＲＤの電流値より大きい。書き込み電流ＰＷＲｘによる意図しないシフト動作、及び、シフト電流ＳＰによる意図しない書き込み動作を回避するために、書き込み電流ＰＷＲｘのパルス形状（電流値及びパルス幅のうち少なくとも一方）が、適宜設定される。

例えば、図２５の磁壁メモリは、ＬＩＦＯ方式の磁壁シフトメモリ（シフトレジスタ）として機能する。

図２６は、実施形態の磁壁メモリのメモリセルアレイの変形例を示す模式図である。

図２６に示されるように、ＳＴＴ方式の書き込みのためのＭＴＪ素子１０Ｗは、磁性体５０の下端側（ワード線側）に設けられてもよい。

ＭＴＪ素子１０Ｗは、磁性体５０とワード線ＷＬとの間に設けられている。
ＭＴＪ素子１０Ｗは、記憶層１１Ｗ、参照層１２Ｗ、及び非磁性層（トンネルバリア層）１３Ｗを有する。記憶層１１Ｗは、ワード線ＷＬと磁性体５０の下端（底部）との間に設けられている。参照層１２Ｗは、記憶層１１Ｗとワード線ＷＬとの間に設けられている。トンネルバリア層１３Ｗは、記憶層１１Ｗと参照層１２Ｗとの間に設けられている。

例えば、記憶層１１Ｗは、磁性体５０に直接接触する。但し、磁性層が、記憶層１１Ｗと磁性体５０との間に設けられてもよい。磁性層が記憶層１１Ｗと磁性体５０との間に設けられた場合、この磁性層は、記憶層１１Ｗと磁性体５０とに直接接触する。

磁性体５０の最もワード線側のメモリセルが、書き込みセルとして用いられる。この場合において、磁性体の最もビット線側のメモリセルは、読み出しセルとしてのみ用いられる。

書き込み動作時に、書き込み電流が、ＭＴＪ素子１０Ｗと磁性体５０との間で流れる。書き込み電流の流れる向きは、書き込みセルに書き込まれるデータに応じる。書き込み電流ＰＷＲｘに起因するスピントルクによって、記憶層１１Ｗの磁化の向きが、制御される。記憶層１１Ｗの磁化の向きに応じて、書き込みセルの磁化の向きが、設定される。

動作の信頼性の確保のために、記録素子としてのＭＴＪ素子１０Ｗの特性（例えば、記憶層の磁化反転しきい値）が、再生素子としてのＭＴＪ素子１０の特性と異なってもよい。

例えば、図２６の磁壁メモリは、ＦＩＦＯ方式の磁壁シフトメモリ（シフトレジスタ）として機能する。

尚、図２４、図２５及び図２６の変形例の磁壁メモリにおいて、磁性体５０は、板状の磁性層でもよい。

これらの変形例の磁壁メモリのシフト動作において、上述の複数のパルスを含むシフトパルス（シフト電流）が、用いられる。

これによって、変形例の磁壁メモリは、上述の実施形態の磁壁メモリの効果と実質的に同じ効果を得ることができる。

（７） その他
上述の実施形態において、磁性体内の磁壁のシフト動作を利用するデバイスとして、磁気メモリ（例えば、磁壁メモリ、磁壁シフトメモリ）が、示されている。但し、本実施形態のデバイスは、磁性体内の磁壁のシフト動作に各実施形態で説明された複数のパルスを含むシフトパルス（シフト電流）を用いることが可能なデバイスであれば、磁気メモリに限定されない。

本実施形態のデバイスの制御方法は、磁気メモリにおける磁壁のシフト動作に限定されない。磁性体内の磁壁のシフト動作を利用するデバイスであれば、本実施形態のデバイスの制御方法は、磁気メモリ以外のデバイスの制御方法（動作）に適用されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：磁気メモリ、１７０：シフト回路、５０：磁性体、５１０：凸部、５１９：凹部、ＡＲ１：くびれ領域、ＡＲ２：セル領域。

Claims (8)

1. 第１の方向において第１の寸法をする第１の部分、前記第１の寸法を有し且つ前記第１の方向に交差する第２の方向において前記第１の部分に並ぶ第２の部分、及び、前記第１の方向において前記第１の寸法より大きい第２の寸法を有し且つ前記第１の部分と前記第２の部分との間に設けられた第３の部分、を含む磁性体と、
   第１のパルスと第２のパルスとを含むシフトパルスを前記磁性体に供給し、前記磁性体内の磁壁を前記第２の方向に沿って移動させる回路と、
   を具備し、
   前記第１のパルスは、第１のパルス幅を有し、前記第２のパルスは、前記第１のパルス幅より小さい第２のパルス幅を有し、
   前記第１のパルスが前記磁性体に供給された後、前記第２のパルスが前記磁性体に供給される、
   磁気メモリ。
2. 前記第１のパルスの第１の電流値は、前記第２のパルスの第２の電流値以上である、
   請求項１に記載の磁気メモリ。
3. 前記第１のパルスは、第１の極性を有し、前記第２のパルスは、前記第１の極性と異なる第２の極性を有する、
   請求項１又は２に記載の磁気メモリ。
4. 前記シフトパルスは、前記第１のパルスの供給の前に前記磁性体に供給される第３のパルスを含み、
   前記第３のパルスは、前記第１のパルス幅より小さい第３のパルス幅を有する、
   請求項１乃至３のうちいずれか１項に記載の磁気メモリ。
5. 前記回路は、前記第１のパルスと前記第２のパルスとの間の期間に、第１の電流を、前記磁性体に供給する、
   請求項１乃至４のうちいずれか１項に記載の磁気メモリ。
6. 前記磁性体は、基板の上方に設けられ、
   前記第２の方向は、前記基板の表面に対して垂直な方向である、
   請求項１乃至５のうちいずれか１項に記載の磁気メモリ。
7. 前記磁性体は、基板の上方に設けられ、
   前記第２の方向は、前記基板の表面に対して平行な方向である、
   請求項１乃至５のうちいずれか１項に記載の磁気メモリ。
8. 第１の方向において第１の寸法をそれぞれ有し且つ前記第１の方向に交差する第２の方向に並ぶ第１及び第２の部分、及び、前記第１の方向において前記第１の寸法より大きい第２の寸法を有し且つ前記第１の部分と前記第２の部分との間の第３の部分、を含む磁性体と、
   第１のパルスと第２のパルスとを含むシフトパルスを前記磁性体に供給し、前記磁性体内の磁壁を前記第２の方向に沿って移動させる回路と、
   を具備し、
   前記第１のパルスは、第１のパルス幅を有し、前記第２のパルスは、前記第１のパルス幅より小さい第２のパルス幅を有し、
   前記第２のパルスが前記磁性体に供給された後、前記第１のパルスが前記磁性体に供給される、
   磁気メモリ。

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