JP2021124607A - 表示装置及びソースドライバ - Google Patents

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Abstract

【課題】複数のソースドライバによってアップコンバートした画像を表示画面全体に亘って切れ目なく表示することが可能な表示装置を提供する。
【解決手段】表示パネルと、ゲート線の伸長方向に沿って配列された２ｊ個のソースドライバからなるソースドライバ群と、隣接する一対のソースドライバ毎に共通に設けられたｊ本のデータ供給ラインを介して２ｊ個のソースドライバに接続された表示コントローラと、を有する。表示コントローラは、ｍ／２個の画素データ片をｊ分割した画素データ片群をデータ供給ラインの各々に出力する。第２ｋのソースドライバは、データ供給ラインを介してｍ／（４ｊ）個の画素データ片の供給を受けるとともに、第（２ｋ＋１）のソースドライバから３個の画素データ片の供給を受ける。第２ｋのソースドライバは、これらの画素データ片に基づいて、ｍ／（２ｊ）個の前記階調電圧信号を生成する。
【選択図】図２

Description

本発明は、表示装置及びソースドライバに関する。
近年、所謂４Ｋ（例えば、３８４０×２１６０画素）の解像度に対応した表示装置が普及し始めている一方、４Ｋに対応した映像コンテンツは充実していない。このため、４Ｋに対応した表示装置で従来のハイビジョン放送を視聴する際には、例えばアップスキャンコンバータ等の変換装置を表示装置に外部接続し、映像信号の周波数を変換して視聴することが行われている。
また、通常のデジタル放送で送出される映像信号にはインターレース方式が採用されているため、プログレッシブ方式に対応した表示装置でこれを視聴するためには映像信号の変換処理を行う必要がある。そこで、ゲートクロック信号のタイミングを変化させることにより、１水平走査ライン分の映像信号で２ライン分の水平走査ラインの表示を行うように映像信号を変換する処理を行う映像信号処理装置が提案されている（例えば、特許文献１）。
今後、ハイビジョンや４Ｋを超える高画質である８Ｋ（例えば、７６８０×４３２０画素）に対応した映像コンテンツが充実しないまま、８Ｋに対応した表示装置が普及した場合には、同様に映像信号の変換を行うことが予想される。
特開２００６−２９５５８８号公報
大画面を有する表示装置では、複数のソースドライバＩＣがソースドライバとしての機能を分割して担っている。例えば、４Ｋの表示装置では、１２個のソースドライバＩＣがそれぞれ３２０画素分（すなわち、９６０ｃｈ分）の階調電圧信号を出力することにより、３８４０画素分の階調電圧信号が表示パネルに供給される。また、８Ｋの表示装置では、２４個のソースドライバＩＣがそれぞれ３２０画素分の階調電圧信号を出力することにより、７６８０画素分の階調電圧信号が表示パネルに供給される。
４Ｋの表示装置では、タイミングコントローラと各ソースドライバＩＣとを接続する１２本のデータ供給ラインが設けられ、各データラインを介して映像データ信号の供給が行われる。上記のように、４Ｋの映像信号を８Ｋに対応した映像信号に変換する（すなわち、アップコンバートする）場合、４Ｋのタイミングコントローラから１２本のデータ供給ラインを介して、２４個のソースドライバＩＣに映像データ信号を供給する必要がある。このため、１２本のデータ供給ラインの各々は、途中から２本に枝分かれして一対のソースドライバＩＣに接続される。タイミングコントローラから出力された９６０ｃ分の映像データ信号はデータ供給ラインの枝分かれに応じて分割され、一対のソースドライバＩＣに供給される。
分割された映像データ信号の供給を受けたソースドライバＩＣは、水平走査ライン方向における画素データの補間を行い、それぞれ９６０ｃｈ分の階調電圧信号を生成する。その際、各ソースドライバＩＣの端部（すなわち、隣接するソースドライバＩＣとの境界部分）でも画素データの補間を行う必要があるため、各ソースドライバＩＣには、９６０ｃｈの半分である４８０ｃｈ分の映像データ信号ではなく、これに３ｃｈ分（すなわち、Ｒ，Ｇ，Ｂの各々の１ｃｈ分）を加えた４８３ｃｈ分の映像データ信号が供給される必要がある。
このとき、共通のデータ供給ラインに接続された一対のソースドライバＩＣのうちの一方は、タイミングコントローラからデータ供給ラインを介して３ｃｈ分の映像データ信号を余分に受け取ることが可能である。しかし、一対のソースドライバＩＣのうちの他方は、３ｃｈ分の映像データ信号を余分に受け取ることができない。
例えば、共通のデータ供給ラインに接続された第１のソースドライバＩＣ及び第２のソースドライバＩＣには、当該データ供給ラインを介してタイミングコントローラから１〜９６０ｃｈの映像データ信号が供給される。このため、第１のソースドライバＩＣは、１〜４８０ｃｈの映像データ信号に加えて４８１ｃｈ〜４８３ｃｈ分の映像データ信号を受け取ることが可能である。これに対し、第２のソースドライバＩＣは、４８１ｃｈ〜９６０ｃｈの映像データ信号を受け取ることができるものの、９６１ｃｈ〜９６３ｃｈの映像データは他のデータ供給ラインに供給される映像データ信号であるため、これらを受け取ることができない。
したがって、４Ｋから８Ｋへのアップコンバートを行う際、水平走査ライン方向における画素データの補間を行うための３ｃｈ分の映像データ信号が一対のソースドライバＩＣ毎に不足してしまうという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、複数のソースドライバによってアップコンバートした画像を画面全体に亘って切れ目なく表示させることが可能な表示装置を提供することを目的とする。
本発明に係る表示装置は、ｍ本のデータ線及びｎ本のゲート線（ｍは２４以上の１２の倍数、ｎは２以上の整数）と、前記ｍ本のデータ線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルと、パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記ｎ本のゲート線に供給するゲートドライバと、前記ゲート線の伸長方向に沿って配列された２ｊ個のソースドライバ（ｊは２以上の整数）から構成され、各々がＲ，Ｇ，Ｂの画素を担うｍ／２個の画素データ片からなる画素データ片群が複数個連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバ群と、前記ソースドライバ群を構成する隣接する一対のソースドライバ毎に共通に設けられたｊ本のデータ供給ラインと、前記ｊ本のデータ供給ラインを介して前記２ｊ個のソースドライバに接続され、前記映像データ信号を、前記ｍ／２個の画素データ片を先頭から順次ｊ個に分割した画素データ片群毎に前記ｊ本のデータ供給ラインに出力する表示コントローラと、を有し、前記一対のソースドライバは、第（２ｋ−１）のソースドライバ及び第２ｋのソースドライバ（ｋは（ｊ−１）以下の自然数）から構成され、前記第２ｋのソースドライバは、前記表示コントローラから前記データ供給ラインを介してｍ／（４ｊ）個の画素データ片の供給を受けるとともに、当該第２ｋのソースドライバに隣接し且つ互いに異なるデータ供給ラインを介して前記表示コントローラに接続されている第（２ｋ＋１）のソースドライバからＲ，Ｇ，Ｂの画素を担う３個の画素データ片の供給を受け、前記ｍ／（４ｊ）個の画素データ片及び前記３個の画素データ片に基づいて、ｍ／（２ｊ）個の前記階調電圧信号を生成することを特徴とする。
また、本発明に係るソースドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続されるとともに、前記ゲート線の伸長方向に沿って複数個隣接して配置され、データ供給ラインを介して複数の画素データ片を含む映像データ信号の供給を受け、前記映像データ信号に基づいて階調電圧信号を生成するソースドライバであって、前記データ供給ラインを介して供給された前記映像データ信号から複数の画素データ片を順次取り込むシフトレジスタと、隣接するソースドライバとの間で画素データ片を送受信可能に構成された送受信回路と、前記シフトレジスタから出力された画素データ片及び前記送受信回路が受信した画素データ片をラッチし、ラッチした複数の画素データ片に基づいて画素データ片の補間処理を行うラッチ回路と、前記画素データ片の補間処理を経た画素データ片に基づいて、階調電圧信号を生成して出力する出力回路と、を有することを特徴とする。
本発明の表示装置によれば、画素データの補間を画面全体に亘って行うことが可能となる。
本発明に係る表示装置の構成を示すブロック図である。 本実施例の表示コントローラ及びソースドライバを示すブロック図である。 ソースドライバの構成及び画素データ片の送受信を模式的に示す図である。 最終段のソースドライバの構成を模式的に示す図である。 各ソースドライバのラッチ回路の動作を示すタイムチャートである。 変形例の表示コントローラ及びソースドライバを示すブロック図である。 変形例の各ソースドライバの構成及び映像データの供給を示す図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、及びソースドライバ１４−１〜１４−ｐを含む。
表示パネル１１は、複数の画素部Ｐ11〜Ｐnm及び画素スイッチＭ11〜Ｍnm（ｎは２以上の整数、ｍは２４以上の１２の倍数）がｎ行×ｍ列のマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、水平走査ラインであるｎ本のゲート線ＧＬ１〜ＧＬｎと、これに交差して直交するように配されたｍ本のデータ線ＤＬ１〜ＤＬｍと、を有する。画素部Ｐ11〜Ｐnm及び画素スイッチＭ11〜Ｍnmは、ゲート線ＧＬ１〜ＧＬｎ及びデータ線ＤＬ１〜ＤＬｍの交差部に設けられている。
表示パネル１１は、例えば７６８０×４３２０の画素数で規格された所謂８Ｋの解像度を有する表示パネルである。８Ｋの表示パネルでは、ｎ＝４３２０，ｍ＝７６８０であり、ゲート線の本数は４３２０本、データ線の本数は７６８０本となる。
画素スイッチＭ11〜Ｍnmは、ゲートドライバ１３Ａ及び１３Ｂから供給されるゲート信号Ｖｇ１〜Ｖｇｎに応じてオン又はオフに制御される。画素部Ｐ11〜Ｐnmは、ソースドライバ１４−１〜１４−ｐから映像データに対応した階調電圧信号Ｖｄ１〜Ｖｄｍの供給を受ける。画素スイッチＭ11〜Ｍnmがそれぞれオンのときに、階調電圧信号Ｖｄ１〜Ｖｄｍが画素部Ｐ11〜Ｐnmの各画素電極に供給され、各画素電極が充電される。画素部Ｐ11〜Ｐnmの各画素電極における階調電圧信号Ｖｄ１〜Ｖｄｍに応じて画素部Ｐ11〜Ｐnmの輝度が制御され、表示が行われる。
表示装置１００が液晶表示装置である場合、画素部Ｐ11〜Ｐnmの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ11〜Ｐnmに供給された階調電圧信号Ｖｄ１〜Ｖｄｍと対向基板電圧との電圧差に応じて液晶の透過率が変化することにより、表示が行われる。
表示コントローラ１２は、４Ｋの映像表示に対応した映像データＶＤに基づいて、各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列を含む映像データ信号ＶＤＳを生成する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。
本実施例では、各々がｍ／２個の画素データ片ＰＤからなるｎ／２個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。そして、後述するソースドライバ１４−１〜１４−ｐにおけるラッチ回路の動作により、（ｍ／２）×（ｎ／２）個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ11〜Ｐnm）を供給対象とする階調電圧信号Ｖｄ１〜Ｖｄｍが生成される。
また、表示コントローラ１２は、映像データＶＤから水平同期信号を検出し、これに基づいてクロックパルスの周期（以下、クロック周期と称する）が一定のクロック信号ＣＬＫ を生成する。クロック信号ＣＬＫは、例えば埋め込みクロック方式で形成されている。また、表示コントローラ１２は、各種の設定を含む制御信号ＣＳを生成する。表示コントローラ１２は、映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫを一体化したシリアル信号として各ソースドライバ１４−１〜１４−ｐに供給する。
また、表示コントローラ１２は、表示パネル１１の両端に設けられたゲートドライバ１３Ａ及び１３Ｂに対し、ゲートクロック信号ＧＣＬＫを供給する。
ゲートドライバ１３Ａ及び１３Ｂは、表示コントローラ１２から供給されたゲートクロック信号ＧＣＬＫに基づいて、ゲート信号Ｖｇ１〜Ｖｇｎをゲート線ＧＬ１〜ＧＬｎに供給する。
ソースドライバ１４−１〜１４−ｐは、半導体ＩＣ（Integrated Circuit）チップにそれぞれ形成されている。ソースドライバ１４−１〜１４−ｐは、ゲート線の伸長方向に沿って配置され、走査方向を基準として第１段〜第ｐ段（以下、最終段とも称する）のソースドライバからなるソースドライバ群を構成している。
ソースドライバ１４−１〜１４−ｐは、映像データ信号ＶＤＳ中の画素データ片ＰＤを１水平走査ライン分ずつ取込み、取り込んだ画素データ片ＰＤに示される輝度階調に対応した階調電圧信号Ｖｄ１〜Ｖｄｍを生成し、表示パネル１１のデータ線ＤＬ１〜ＤＬｍに印加する。
ソースドライバ１４−１〜１４−ｐは、データ線ＤＬ１〜ＤＬｍを表示パネル１１の解像度に応じて分割した本数のデータ線毎に設けられている。例えば、表示パネル１１が８Ｋのパネルである場合、ソースドライバは、各々が９６０本のデータ線を駆動する２４個のソースドライバＩＣ（すなわち、ｐ＝２４）から構成される。
ソースドライバ１４−１〜１４−ｐは、各々が駆動するデータ線の本数に対応するチャネル（以下、ｃｈと称する）の出力を有する。すなわち、８Ｋのパネルに対応するソースドライバＩＣは、それぞれ９６０ｃｈの出力を有する。この９６０ｃｈの出力は、３ｃｈ毎にＲ（赤色），Ｇ（緑色），Ｂ（青色）の３つの画素に対応している。
図２は、表示コントローラと各ソースドライバとの間の画素データ片ＰＤの供給を示す図である。ここでは、８Ｋに対応したソースドライバが表示装置１００に搭載されており、ソースドライバＩＣの数が２４個（すなわち、ｐ＝２４）である場合を示している。なお、本実施例では、ソースドライバ１４−１から１４−２４に向かう方向（すなわち、紙面左から右に向かう方向）が画面の走査方向である場合を例として説明を行う。
表示コントローラ１２は、４Ｋに対応したタイミングコントローラであり、１２本のデータ供給ラインＤＳＬ１〜ＤＳＬ１２によって各ソースドライバと接続されている。表示コントローラ１２は、データ供給ラインＤＳＬ１〜ＤＳＬ１２を介して、それぞれ９６０ｃｈ分ずつの画素データ片ＰＤを供給する。
ソースドライバ１４−１〜１４−２４は、一対のソースドライバ毎に共通のデータ供給ラインで表示コントローラ１２と接続されている。例えば、ソースドライバ１４−１及びソースドライバ１４−２は、共通のデータ供給ラインＤＳＬ１によって表示コントローラ１２に接続されている。また、ソースドライバ１４−３及びソースドライバ１４−４は、共通のデータ供給ラインＤＳＬ２によって表示コントローラ１２に接続されている。すなわち、ｋを１２以下の自然数とすると、ソースドライバ１４−（２ｋ−１）及びソースドライバ１４−２ｋは、共通のデータ供給ラインＤＳＬｋによって表示コントローラ１２に接続されている。
ソースドライバ１４−１〜ソースドライバ１４−２４の各々は、４Ｋの表示パネルに対応した画素データ片ＰＤに基づいて、８Ｋの表示パネルに対応した階調電圧信号を生成する所謂アップコンバートの機能を有する。具体的には、ソースドライバ１４−１〜１４−２４の各々に設けられたラッチ回路は、４Ｋの表示に対応した数の画素データ片ＰＤに基づいて画素データの線形補間を行い、８Ｋの表示に対応した数の画素データ片ＰＤを生成する。
線形補間によって９６０ｃｈ分の画素データ片ＰＤを生成するためには、４８０ｃｈ分の画素データ片ＰＤが必要である。また、これに加えて、隣接するソースドライバＩＣとの境界部分、すなわち各ドライバＩＣの端部のチャネルに対応する画素データ片ＰＤを線形補間で生成する必要があるため、ＲＧＢのそれぞれについて１ｃｈ分の画素データ片ＰＤ、計３ｃｈ分の画素データ片ＰＤが必要となる。従って、ソースドライバ１４−１〜１４−２４の各々は、４８３ｃｈ分の画素データ片ＰＤの供給を受ける必要がある。
表示コントローラ１２はデータ供給ラインＤＳＬ１を介して画素データ片ＰＤ１〜ＰＤ９６０を供給する。ソースドライバ１４−１には、画素データ片ＰＤ１〜ＰＤ４８３が供給される。一方、ソースドライバ１４−２は、画素データ片ＰＤ４８１〜ＰＤ９６３を必要とする。しかし、画素データ片ＰＤ９６１〜ＰＤ９６３は、データ供給ラインＤＳＬ２を介してソースドライバ１４−３に供給される画素データ片ＰＤであるため、ソースドライバ１４−２は、表示コントローラ１２から直接これらの供給を受けることができない。そこで、本実施例では、ソースドライバ１４−２が、隣接するソースドライバ１４−３から画素データ片ＰＤ９６１〜９６３の供給を受けることが可能に構成されている。
同様に、ソースドライバ１４−４は、表示コントローラ１２からデータ供給ラインＤＳＬ２を介して画素データ片ＰＤ１９２１〜ＰＤ１９２３の供給を受けることができない。このため、ソースドライバ１４−４は、隣接するソースドライバ１４−５（図２では図示を省略）から画素データ片ＰＤ１９２１〜１９２３の供給を受けることが可能に構成されている。すなわち、ｋを１１以下の自然数とすると、ソースドライバ１４−２ｋは、ソースドライバ１４−（２ｋ＋１）から、画素データ片ＰＤ（９６０ｋ＋１）〜ＰＤ（９６０ｋ＋３）の供給を受けることが可能に構成されている。
図３Ａは、ソースドライバ１４−１、ソースドライバ１４−２及びソースドライバ１４−３の構成を抜き出して示すブロック図である。ソースドライバ１４−１、１４−２及び１４−３の各々は、シフトレジスタ２１、ラッチ回路２２、Ｄ／Ａ変換部２３、出力アンプ２４、送信回路２５及び受信回路２６を有する。
ソースドライバ１４−１及び１４−２には、共通のデータ供給ラインＤＳＬ１を介して表示コントローラ１２から画素データ片が供給される。ソースドライバ１４−３には、データ供給ラインＤＳＬ１とは異なるデータ供給ラインであるデータ供給ラインＤＳＬ２を介して表示コントローラ１２から画素データ片が供給される。
シフトレジスタ２１は、表示コントローラ１２から供給されたクロック信号ＣＬＫに基づいて、映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列を順次取り込み、パラレルの画素データ片ＰＤとしてラッチ回路２２に出力する。
ソースドライバ１４−１のシフトレジスタ２１は、９６０ｃｈの前半部分である１〜４８０ｃｈに相当する画素データ片ＰＤに、Ｒ，Ｇ，Ｂの各々の１ｃｈ分（すなわち３ｃｈ分）の画素データ片を加えた、１ｃｈ〜４８３ｃｈの画素データ片ＰＤの系列を映像データ信号ＶＤＳから取り込み、ラッチ回路２２に供給する。
ソースドライバ１４−２のシフトレジスタ２１は、９６０ｃｈの後半部分である４８１ｃｈ〜９６０ｃｈに相当する画素データ片ＰＤの系列を映像データ信号ＶＤＳから取り込み、ラッチ回路２２に供給する。
ソースドライバ１４−３のシフトレジスタ２１は、９６１〜１９２０ｃｈの前半部分である９６１〜１４４０ｃｈに相当する画素データ片ＰＤに、Ｒ，Ｇ，Ｂの各々の１ｃｈ分（すなわち３ｃｈ分）の画素データ片を加えた、９６１〜１４４３ｃｈの画素データ片ＰＤの系列を映像データ信号ＶＤＳから取り込み、ラッチ回路２２に供給する。また、ソースドライバ１４−３のシフトレジスタ２１は、取り込んだ９６１〜１４４３ｃｈの画素データ片ＰＤの系列のうちの先頭から３ｃｈ分、すなわち９６１〜９６３ｃｈの画素データ片ＰＤを送信回路２５に供給する。
ラッチ回路２２は、シフトレジスタ２１から出力された画素データ片ＰＤの取り込みを行う。
例えば、ソースドライバ１４−１のラッチ回路２２は、シフトレジスタ２１から出力された１〜４８３ｃｈの画素データ片ＰＤを取り込む。同様に、ソースドライバ１４−３のラッチ回路２２は、シフトレジスタ２１から出力された９６１〜１４４３ｃｈの画素データ片ＰＤを取り込む。
一方、ソースドライバ１４−２のラッチ回路２２は、シフトレジスタ２１からの４８１〜９６０ｃｈの画素データ片ＰＤの取り込みに加えて、受信回路２６から供給された９６１〜９６３ｃｈの画素データ片ＰＤの取り込みを行う。
すなわち、ソースドライバ１４−１〜１４−３のラッチ回路２２の各々は、いずれも４８３ｃｈ分に相当する画素データ片ＰＤをラッチする。
ラッチ回路２２は、取り込んだ４８３ｃｈ分の画素データ片ＰＤに基づいてデータ線方向（すなわち、ｃｈ方向）の画素データの線形補間を行い、９６０ｃｈ分の画素データを生成する。また、ラッチ回路２２は、４８３ｃｈ分の画素データ片ＰＤを２行分（すなわち、２水平走査ライン分）取り込む毎に、走査線方向（すなわち、ライン方向）の画素データの線形補間を行い、その間の行に相当する９６０ｃｈ分の画素データ片ＰＤを生成する。
なお、このような走査線方向の画素データの線形補間を行う場合、最終行に相当する画素データ片群については、線形補間の基となる一対の画素データ片が存在しないため、通常の線形補間を行うことができない。そこで、各ソースドライバのラッチ回路２２は、最終行の１つ手前の行の画素データ片ＰＤをそのままコピーして最終行の画素データ片とする処理を行う。
Ｄ／Ａ変換部２３は、ラッチ回路２２から出力された９６０ｃｈ分の画素データ片ＰＤに対応する階調電圧を選択（デジタルアナログ変換）し、アナログの階調電圧信号として出力アンプ２４に供給する。
出力アンプ２４は、Ｄ／Ａ変換部２３により選択された階調電圧信号を増幅し、データ線に出力する。
送信回路２５は、シフトレジスタ２１から供給された３ｃｈ分の画素データ片ＰＤを隣接するソースドライバに送信する回路である。具体的には、ソースドライバ１４−３の送信回路２５は、シフトレジスタ２１から９６１〜９６３ｃｈの画素データ片ＰＤの供給を受け、当該３ｃｈ分の画素データ片ＰＤを、隣接する偶数番目のソースドライバ１４−２に向けて送信する。
一方、ソースドライバ１４−１及び１４−２の送信回路２５は、シフトレジスタ２１から画素データ片ＰＤの供給を受けないため、隣接するソースドライバへの画素データ片ＰＤの送信を行わない。
受信回路２６は、隣接するソースドライバから送信された３ｃｈ分の画素データ片ＰＤを受信し、受信した画素データ片ＰＤをラッチ回路２２に供給する回路である。具体的には、ソースドライバ１４−２の受信回路２６は、隣接するソースドライバ１４−３から送信された３ｃｈ分の画素データ片ＰＤを受信し、受信した当該画素データ片ＰＤをラッチ回路２２に供給する。一方、ソースドライバ１４−１及び１４−３の受信回路２６は、隣接するソースドライバから画素データ片ＰＤを受信しない。
なお、最終段のソースドライバ１４−２４を除く他の偶数番目のソースドライバ１４−２ｋ（ｋは、１１以下の自然数）は、ソースドライバ１４−２と同様の構成を有する。また、奇数番目のソースドライバ１４−（２ｋ−１）は、ソースドライバ１４−３と同様の構成を有する。
図３Ｂは、ソースドライバ１４−２３及びソースドライバ１４−２４の構成を抜き出して示すブロック図である。ソースドライバ１４−２３及び１４−２４には、共通のデータ供給ラインＤＳＬ１２を介して表示コントローラ１２から画素データ片が供給される。
ソースドライバ１４−２３は、ソースドライバ１４−３と同様の構成を有する。このため、ここでは説明を省略する。
ソースドライバ１４−２４は、ゲート線の走査方向を基準として最終段に位置するソースドライバである。ソースドライバ１４−２４は、シフトレジスタ２１、ラッチ回路２２、Ｄ／Ａ変換部２３及び出力アンプ２４を有する。
ソースドライバ１４−２４のシフトレジスタ２１は、１０５６１〜１１５２０ｃｈの後半部分、すなわち１１０４１〜１１５２０ｃｈの画素データ片ＰＤの系列を映像データ信号ＶＤＳから取り込み、ラッチ回路２２に供給する。
ラッチ回路２２は、シフトレジスタ２１から出力された１１０４１ｃｈ〜１１５２０ｃｈ（すなわち、４８０ｃｈ分）の画素データ片ＰＤを取り込む。また、ラッチ回路２２は、取り込んだ４８０ｃｈ分の画素データ片に基づいて、４８３ｃｈ分の画素データ片ＰＤを生成する。
具体的には、ソースドライバのラッチ回路２２は、シフトレジスタ２１から取り込んだ１１０４１〜１１５２０ｃｈの画素データ片ＰＤのうち、最後の３ｃｈ分である１１５１８〜１１５２０ｃｈの画素データ片ＰＤをコピーして、１１５２０〜１１５２３ｃｈの画素データ片ＰＤとする。これにより、最終段のソースドライバ１４−２４においても、ラッチ回路２２に４８３ｃｈ分の画素データ片ＰＤが取り込まれる。
ラッチ回路２２は、取り込んだ４８３ｃｈ分の画素データ片ＰＤに基づいて、ソースドライバ１４−１〜１４−３のラッチ回路２２と同様に画素データの線形補間を行い、９６０ｃｈ分の画素データ片ＰＤを生成する。また、ラッチ回路２２は、走査線方向の画素データの線形補間を行う。
Ｄ／Ａ変換部２３及び出力アンプ１４については、ソースドライバ１４−１〜１４−３のものと同様である。なお、最終段のソースドライバ１４−２４では、送信回路２５及び受信回路２６はいずれも動作を行わない。
再び図３Ａを参照すると、ソースドライバ１４−１〜１４−３の各々は、データ入力端子ＤＴ、偶数奇数設定端子Ｅ／ＯＴ、最終段設定端子ＬＴ、クロック入出力端子ＣＴ、及びデータ入出力端子ＳＴを有する。また、図３Ｂに示すように、ソースドライバ１４−２３及び１４−２４の各々のもこれらの端子を有する。
偶数奇数設定端子Ｅ／ＯＴは、当該ソースドライバが偶数番目のソースドライバであるか奇数番目のソースドライバであるかについての設定信号の入力を受ける端子である。本実施例では、Ｌレベルの奇数設定信号ＯＤＤが入力されることにより、当該ソースドライバは偶数番目のソースドライバ１４−２ｋに設定される。また、Ｈレベルの奇数設定信号ＯＤＤが入力されることにより、当該ソースドライバは奇数番目のソースドライバ１４−（２ｋ＋１）に設定される。
最終段設定端子ＬＴは、当該ソースドライバを最終段のソースドライバ１４−２４として設定するための設定信号の入力を受ける端子である。本実施例では、Ｈレベルの最終段設定信号ＬＡＳＴが入力されることにより、当該ソースドライバは最終段のソースドライバ１４−２４に設定される。一方、Ｌレベルの最終段設定信号ＬＡＳＴが入力されることにより、当該ソースドライバは最終段以外のソースドライバに設定される。
データ入出力端子ＳＴは、ソースドライバ間での画素データ片ＰＤの送受信を行う際に外部との間でデータの入出力を行うための端子である。奇数番目のソースドライバ１４−（２ｋ＋１）の送信回路２５は、データ入出力端子ＳＴを介して３ｃｈ分の画素データ片ＰＤを当該ソースドライバの外部に出力する。偶数番目のソースドライバ１４−２ｋの受信回路２６は、データ入出力端子ＳＴを介して外部から入力された画素データ片ＰＤを受信する。
クロック入出力端子ＣＴは、ソースドライバ間での画素データ片ＰＤの送受信に付随して送受信するドライバ間クロック信号ＣＫの入出力を行うための端子である。ドライバ間クロック信号ＣＫは、表示コントローラ１２から供給されたクロック信号ＣＬＫに基づいて、ソースドライバ内に設けられたクロック発生部（図示せず）によって生成される。偶数番目のソースドライバ１４−２ｋにおける３ｃｈ分の画素データ片ＰＤの取り込みは、ドライバ間クロック信号ＣＫに同期して行われる。
次に、本実施例の各ソースドライバにおける、シフトレジスタ２１、ラッチ回路２２、送信回路２５及び受信回路２６の動作について説明する。
図４は、ソースドライバ１４−１〜１４−２４の各々における画素データ片ＰＤの取り込みのタイミングを示すタイムチャートである。ここでは、映像データ信号ＶＤＳに含まれる９６０ｃｈ分の画素データ片ＰＤ毎のクロック信号ＣＬＫのクロックタイミングをＣＬＫ１、ＣＬＫ２、ＣＬＫ３・・・ＣＬＫ１２として示している。また、ソースドライバ１４−１、１４−２、１４−３、１４−４、１４−５及び１４−２４の各々のラッチ回路２２における画素データ片ＰＤのラッチタイミングを、それぞれＳＤ１４−１、ＳＤ１４−２、ＳＤ１４−３、ＳＤ１４−４、ＳＤ１４−５及びＳＤ１４−２４として示している。ソースドライバ１４−６〜１４−２３については図示を省略している。
ソースドライバ１４−１のシフトレジスタ２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる１〜４８３ｃｈに相当する画素データ片ＰＤをＣＬＫ１の信号変化のタイミングに応じて順次取り込み、ラッチ回路２２に出力する。ラッチ回路２２は、シフトレジスタ２１から供給された１〜４８３ｃｈの画素データ片ＰＤをラッチする。
ソースドライバ１４−２のシフトレジスタ２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる４８１〜９６０ｃｈに相当する画素データ片ＰＤを順次取り込み、ラッチ回路２２に出力する。ラッチ回路２２は、シフトレジスタ２１から供給された４８１〜９６０ｃｈの画素データ片ＰＤをラッチする。
ソースドライバ１４−３のシフトレジスタ２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる９６１〜１４４３ｃｈに相当する画素データ片ＰＤをクロックＣＬＫ２の信号変化のタイミングに応じて順次取り込み、ラッチ回路２２に出力する。ラッチ回路２２は、シフトレジスタ２１から供給された９６１〜１４４３ｃｈの画素データ片ＰＤをラッチする。
また、ソースドライバ１４−３のシフトレジスタ２１は、取り込んだ画素データ片ＰＤのうち先頭の３ｃｈ分である９６１〜９６３ｃｈの画素データ片ＰＤを送信回路２５に供給する。送信回路２５は、隣接するソースドライバ１４−２に９６１〜９６３ｃｈの画素データ片ＰＤを送信する。
ソースドライバ１４−２の受信回路２６は、隣接するソースドライバ１４−３から送信された３ｃｈ分の画素データ片ＰＤを受信する。受信回路２６は、３ｃｈ分の画素データ片ＰＤをラッチ回路２２に供給する。ラッチ回路２２は、３ｃｈ分の画素データ片を９６１〜９６３ｃｈの画素データ片ＰＤとしてラッチする。
ソースドライバ１４−４のシフトレジスタ２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる１４４１〜１９２０ｃｈに相当する画素データ片ＰＤを順次取り込み、ラッチ回路２２に出力する。ラッチ回路２２は、シフトレジスタ２１から供給された１４４１〜１９２０ｃｈの画素データ片ＰＤをラッチする。
ソースドライバ１４−５のシフトレジスタ２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる１９２１〜２４０３ｃｈに相当する画素データ片ＰＤをクロックＣＬＫ３の信号変化のタイミングに応じて順次取り込み、ラッチ回路２２に出力する。ラッチ回路２２は、シフトレジスタ２１から供給された１９２１〜２４０３ｃｈの画素データ片ＰＤをラッチする。
また、ソースドライバ１４−５のシフトレジスタ２１は、取り込んだ画素データ片ＰＤのうち先頭の３ｃｈ分である１９２１〜１９２３ｃｈの画素データ片ＰＤを送信回路２５に供給する。送信回路２５は、隣接するソースドライバ１４−４に１９２１〜１９２３ｃｈの画素データ片ＰＤを送信する。
ソースドライバ１４−４の受信回路２６は、隣接するソースドライバ１４−５から送信された３ｃｈ分の画素データ片ＰＤを受信する。受信回路２６は、３ｃｈ分の画素データ片ＰＤをラッチ回路２２に供給する。ラッチ回路２２は、３ｃｈ分の画素データ片を１９２１〜１９２３ｃｈの画素データ片ＰＤとしてラッチする。
以下同様に、偶数番目のソースドライバ１４−２ｋはソースドライバ１４−２及び１４−４と同様の動作を行い、４８０＋３ｃｈ分の画素データ片ＰＤをそれぞれ取り込む。奇数番目のソースドライバ１４−（２ｋ＋１）はソースドライバ１４−３及び１４−５と同様の動作を行い、４８３ｃｈ分の画素データ片ＰＤをそれぞれ取り込む。
最終段のソースドライバ１４−２４のシフトレジスタ２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる１１０４１〜１１５２０ｃｈに相当する画素データ片ＰＤを順次取り込み、ラッチ回路２２に出力する。ラッチ回路２２は、シフトレジスタ２１から供給された１１０４１〜１１５２０ｃｈの画素データ片ＰＤをラッチする。
また、最終段のソースドライバ１４−２４のラッチ回路２２は、取り込んだ１１０４１〜１１５２０ｃｈの画素データ片ＰＤのうち、最後尾の３ｃｈ分である１１５１８〜１１５２０ｃｈの画素データ片をコピーし、１１５２１〜１１５２３ｃｈに相当する画素データ片ＰＤとしてラッチする。
以上のように、本実施例の表示装置１００によれば、隣接するソースドライバ間で３ｃｈ分の画素データ片を送受信することにより、４８３ｃｈ分の画素データ片ＰＤを得ることができる。これにより、各ソースドライバは、隣接するソースドライバとの境界部分（すなわち、端部のｃｈ）においても画素データの補間を行うことができる。従って、本実施例の表示装置１００によれば、画素データの補間を表示パネルの画面全体に亘って行い、アップコンバートした画像を切れ目なく表示させることが可能となる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ソースドライバ１４−１からソースドライバ１４−２４に向かう方向、すなわち図２の紙面左から右に向かう方向を画面の走査方向とする場合を例として説明したが、これとは逆方向に画面を走査する場合にも本発明を適用することが可能である。
図５は、ソースドライバ１４−２４からソースドライバ１４−１に向かう方向（すなわち、紙面右から左に向かう方向）に画面を走査する場合の、表示コントローラ１２と各ソースドライバとの間の画素データ片ＰＤの供給の関係を示す図である。
表示コントローラ１２はデータ供給ラインＤＳＬ１２を介して画素データ片ＰＤ１〜ＰＤ９６０を供給する。ソースドライバ１４−２４には、画素データ片ＰＤ１〜ＰＤ４８３が供給される。ソースドライバ１４−２３には、画素データ片ＰＤ４８１〜ＰＤ９６０が供給される。ソースドライバ１４−２３は、隣接するソースドライバ１４−２２（図示を省略）から画素データ片ＰＤ９６１〜９６３の供給を受ける。
表示コントローラ１２はデータ供給ラインＤＳＬ１を介して画素データ片ＰＤ１０５６１〜ＰＤ１１５２０を供給する。最終段のソースドライバ１４−１には画素データ片ＰＤ１１０４１〜ＰＤ１１５２０が供給される。
図６は、図５の構成における偶数番目のソースドライバ、奇数番目のソースドライバ、及び最終段のソースドライバを示すブロック図である。偶数奇数設定端子Ｅ／ＯＴにＨレベルの信号の供給を受けることにより、ソースドライバ１４−２ｋが奇数段目のソースドライバに設定される。偶数奇数設定端子Ｅ／ＯＴにＬレベルの信号の供給を受けることにより、ソースドライバ１４−（２ｋ＋１）が偶数段目のソースドライバに設定される。また、最終段設定端子ＬＴにＨレベルの信号の供給を受けることにより、ソースドライバ１４−１が最終段のソースドライバに設定される。
また、上記実施例では、４Ｋの映像規格のコンテンツを８Ｋの表示パネルに表示させる場合を例として、画素データの補間を行う構成について説明した。しかし、本発明は、これに限られず画素データの補間を必要とする様々な場面に適用することが可能である。例えば、通常のハイビジョン放送のコンテンツを４Ｋの表示パネルに表示させるための表示ドライバとして、本発明の表示ドライバを用いてもよい。
従って、本発明は、上記実施例のように表示コントローラ１２が１２本のデータ供給ラインを介して９６０ｃｈ分ずつの画素データ片ＰＤを供給する場合に限定されない。すなわち、データ供給ラインの本数がｊ本、ソースドライバの個数が２ｊ個であり、表示パネルのゲート線方向の画素数がｍであるとすると、表示コントローラは、ｍ／２個の画素データ片を先頭から順次ｊ個に分割した画素データ片群、すなわちｍ／（２ｊ）個の画素データをデータ供給ラインの各々に出力する。偶数番目のソースドライバであるソースドライバ１４−２ｋは、表示コントローラからデータ供給ラインを介してｍ／（４ｊ）個の画素データ片の供給を受けるとともに、当該ソースドライバに隣接し且つ互いに異なるデータ供給ラインを介して表示コントローラに接続されているソースドライバ１４−（２ｋ＋１）から３ｃｈ分の画素データ片（すなわち、Ｒ，Ｇ，Ｂの各々の１ｃｈ分に対応する画素データ片）の供給を受け、これらに基づいて、ｍ／（２ｊ）個の階調電圧信号を生成する。
また、ソースドライバ１４−１〜１４−ｐの各々のラッチ回路２２による画素データの補間方法は特に限定されない。例えば上記実施例で示した線形補間等、画素データ片群のうちの隣接する２つの画素データ片に基づいて、その間の画素データを補間することが可能に構成されていればよい。
また、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であっても良い。
１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４−１〜１４−ｐ ソースドライバ
２１ シフトレジスタ
２２ ラッチ回路
２３ Ｄ／Ａ変換部
２４ 出力アンプ
２５ 送信回路
２６ 受信回路

Claims (8)

  1. ｍ本のデータ線及びｎ本のゲート線（ｍは２４以上の１２の倍数、ｎは２以上の整数）と、前記ｍ本のデータ線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルと、
    パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記ｎ本のゲート線に供給するゲートドライバと、
    前記ゲート線の伸長方向に沿って配列された２ｊ個のソースドライバ（ｊは２以上の整数）から構成され、各々がＲ，Ｇ，Ｂの画素を担うｍ／２個の画素データ片からなる画素データ片群が複数個連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバ群と、
    前記ソースドライバ群を構成する隣接する一対のソースドライバ毎に共通に設けられたｊ本のデータ供給ラインと、
    前記ｊ本のデータ供給ラインを介して前記２ｊ個のソースドライバに接続され、前記映像データ信号を、前記ｍ／２個の画素データ片を先頭から順次ｊ個に分割した画素データ片群毎に前記ｊ本のデータ供給ラインに出力する表示コントローラと、
    を有し、
    前記一対のソースドライバは、第（２ｋ−１）のソースドライバ及び第２ｋのソースドライバ（ｋは（ｊ−１）以下の自然数）から構成され、
    前記第２ｋのソースドライバは、前記表示コントローラから前記データ供給ラインを介してｍ／（４ｊ）個の画素データ片の供給を受けるとともに、当該第２ｋのソースドライバに隣接し且つ互いに異なるデータ供給ラインを介して前記表示コントローラに接続されている第（２ｋ＋１）のソースドライバからＲ，Ｇ，Ｂの画素を担う３個の画素データ片の供給を受け、前記ｍ／（４ｊ）個の画素データ片及び前記３個の画素データ片に基づいて、ｍ／（２ｊ）個の前記階調電圧信号を生成することを特徴とする表示装置。
  2. 前記第（２ｋ＋１）のソースドライバは、前記表示コントローラから前記データ供給ラインを介してｍ／（４ｊ）＋３個の画素データ片の供給を受け、当該ｍ／（４ｊ）＋３個の画素データ片のうちの先頭から３個の画素データ片を前記第２ｋのソースドライバに供給するとともに、前記ｍ／（４ｊ）＋３個の画素データ片に基づいてｍ／（２ｊ）個の前記階調電圧信号を生成することを特徴とする請求項１に記載の表示装置。
  3. 前記２ｊ個のソースドライバのうち、前記ゲート線の走査方向を基準として最終段に位置する第２ｊのソースドライバは、前記表示コントローラから前記データ供給ラインを介してｍ／（４ｊ）個の画素データ片の供給を受け、当該ｍ／（４ｊ）個の画素データ片のうちの３個の画素データ片と同じ画素データ片を前記ｍ／（４ｊ）個の画素データ片に追加することによりｍ／（４ｊ）＋３個の画素データ片を生成し、当該ｍ／（４ｊ）＋３個の画素データ片に基づいて、ｍ／（２ｊ）個の前記階調電圧信号を生成することを特徴とする請求項１又は２に記載の表示装置。
  4. 前記２ｊ個のソースドライバの各々は、
    隣接するソースドライバとの間で画素データ片を送受信可能に構成された送受信回路と、
    前記表示コントローラから前記データ供給ラインを介して供給された画素データ片及び前記送受信回路が受信した画素データ片をラッチして画素データの補間処理を行うラッチ回路と、
    を有し、
    前記画素データの補間処理を経た複数の画素データ片に基づいて、前記階調電圧信号を生成することを特徴とする請求項１乃至３のいずれか１に記載の表示装置。
  5. 前記２ｊ個のソースドライバの各々は、ｎ／２個の前記画素データ片群に基づいて、前記ｎ本のゲート線の配列方向における画素データの補間を行い、ｎ個の画素データ片群を生成することにより、前記（ｍ／２ｊ）×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成することを特徴とする請求項１乃至４のいずれか１に記載の表示装置。
  6. 複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続されるとともに、前記ゲート線の伸長方向に沿って複数個隣接して配置され、データ供給ラインを介して複数の画素データ片を含む映像データ信号の供給を受け、前記映像データ信号に基づいて階調電圧信号を生成するソースドライバであって、
    前記データ供給ラインを介して供給された前記映像データ信号から複数の画素データ片を順次取り込むシフトレジスタと、
    隣接するソースドライバとの間で画素データ片を送受信可能に構成された送受信回路と、
    前記シフトレジスタから出力された画素データ片及び前記送受信回路が受信した画素データ片をラッチし、ラッチした複数の画素データ片に基づいて画素データ片の補間処理を行うラッチ回路と、
    前記画素データ片の補間処理を経た画素データ片に基づいて、階調電圧信号を生成して出力する出力回路と、
    を有することを特徴とするソースドライバ。
  7. 動作モードを第１モード又は第２モードに設定するモード設定信号の入力を受ける設定入力端子を有し、
    前記第１モードに設定された場合、前記送受信回路は、隣接するソースドライバから送信された画素データ片を受信し、前記ラッチ回路は、前記データ供給ラインを介して供給された複数の画素データ片及び前記送受信回路が受信した前記画素データ片に基づいて前記画素データ片の補間処理を行い、
    前記第２モードに設定された場合、前記送受信回路は、前記データ供給ラインを介して供給された複数の画素データ片のうちの一部の画素データ片を隣接するソースドライバに向けて送信し、前記ラッチ回路は、前記データ供給ラインを介して供給された前記複数の画素データ片に基づいて前記画素データ片の補間処理を行う、
    ことを特徴とする請求項６に記載のソースドライバ。
  8. 動作モードを第３モードに設定するモード設定信号の入力を受ける第３モード設定入力端子をさらに有し、
    前記第３モードに設定された場合、前記ラッチ回路は、前記シフトレジスタが前記データ供給ラインから取り込んだ複数の画素データ片をラッチするとともに、当該複数の画素データ片の一部をさらにラッチし、ラッチした前記複数の画素データ片およびさらにラッチした前記複数の画素データ片の一部に基づいて前記画素データ片の補間処理を行うことを特徴とする請求項７に記載のソースドライバ。
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