JP2021112025A - 半導体装置 - Google Patents

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Abstract

【課題】本開示は、半導体装置において伝導ノイズを抑制することを目的とする。【解決手段】半導体装置１０１は、フルブリッジインバータであるインバータ部１１と、インバータ部１１の出力端子Ｕ−Ｖ間を短絡する還流部１２と、を備え、上アームの各還流ダイオード３１，３２と出力端子Ｕ，Ｖとの間、および下アームの各還流ダイオード３３，３４とインバータ部１１の入力端子Ｎとの間に、インピーダンス５１−５４を有し、インピーダンス５１−５４はＩＧＢＴ２１−２４と出力端子Ｕ，Ｖまたは入力端子Ｎとが配線のみで接続されたと仮定した場合の、配線の寄生インピーダンスよりも大きい。【選択図】図７

Description

本開示は、半導体装置に関する。
従来から半導体装置の分野では、半導体が動作する際に発生する温度上昇を抑制するために、半導体素子の薄厚化等が行われてきた。しかし、半導体装置の小型化が進む中で、半導体素子の面積縮小化が余儀なくされており、半導体素子の特性改善が限界に近づくにつれて、半導体モジュールなどの熱設計はより厳しい情勢となってきた。
近年、インバータ等の電力変換装置において、放熱性を改良することを目的とし、フルブリッジインバータと短絡するスイッチング素子とを組み合わせたＨＥＲＩＣ（Highly efficient and reliable inverter concept）回路が用いられている（例えば特許文献１）。特許文献１のインバータ回路は、ＨＥＲＩＣ回路の還流部にクランプ素子を用いることにより、サージ電圧等の過大な電圧を抑制する。特許文献１のインバータ回路では、スイッチング時に必要な電圧が電源電圧Ｖｃｃの１／２で済むため、スイッチング損失の低減効果が期待される。しかし、還流時にインバータ部に流れ込む電流の影響で、インバータ部の出力端子に電位変動が起こり、この電位変動が大きい場合は伝導ノイズが悪化するおそれがある。
特開２０１７−１７８４２号公報
本開示は、上記の問題点を解決するためになされたものであり、半導体装置において伝導ノイズを抑制することを目的とする。
本開示の半導体装置は、フルブリッジインバータであるインバータ部と、インバータ部の出力端子間を短絡する還流部と、を備え、インバータ部の各相は、第１スイッチング素子と、第１スイッチング素子に逆並列接続される還流ダイオードと、を備え、還流部は、第２スイッチング素子とダイオードの直列接続体を２つ備え、２つの直列接続体は、互いに導通方向を反対向きにして出力端子間に並列接続され、上アームの各還流ダイオードと出力端子との間、および下アームの各還流ダイオードとインバータ部の入力端子との間に、インピーダンスを有し、インピーダンスは、第１スイッチング素子と出力端子または入力端子とが配線のみで接続されたと仮定した場合の、配線の寄生インピーダンスよりも大きい。
本開示の半導体装置は、上アームの各還流ダイオードと出力端子との間、および下アームの各還流ダイオードとインバータ部の入力端子との間に、インピーダンスを有する。そのため、第１スイッチング素子のスイッチングのタイミングがずれたときに、インバータ部に流れ込み還流ダイオードを流れる電流が抑制される。そのため、出力端子の電位変動が抑えられ、伝導ノイズが低減する。
前提技術のＨＥＲＩＣ回路を示す図である。 前提技術のＨＥＲＩＣ回路における、図６の期間ｔ１の電流経路を示す図である。 前提技術のＨＥＲＩＣ回路における、図６の期間ｔ２の電流経路を示す図である。 前提技術のＨＥＲＩＣ回路における、図６の期間ｔ３の電流経路を示す図である。 前提技術のＨＥＲＩＣ回路における、図６の期間ｔ４の電流経路を示す図である。 前提技術のＨＥＲＩＣ回路における第１，４，６相のスイッチング状態と、出力端子における電流および電圧との関係を示す図である。 実施の形態１の半導体装置の回路図である。 実施の形態１の半導体装置における、図９の期間ｔ３の電流経路を示す図である。 実施の形態１の半導体装置における第１，４，６相のスイッチング状態と、出力端子における電流および電圧との関係を示す図である。 実施の形態２，３の半導体装置の回路図である。 実施の形態２の半導体装置の内部構造を示す図である。 実施の形態３の半導体装置の内部構造を示す図である。 実施の形態５の半導体装置の回路図である。
＜Ａ．前提技術＞
図１は、前提技術のＨＥＲＩＣ回路１００を示している。ＨＥＲＩＣ回路１００は、フルブリッジインバータであるインバータ部１１と、インバータ部１１の出力端子Ｕ−Ｖ間を短絡する還流部１２とを備えて構成される。
インバータ部１１は、４相のスイッチング素子であるＩＧＢＴ２１−２４と、ＩＧＢＴ２１−２４の夫々に逆並列接続された還流ダイオード３１−３４と、ＩＧＢＴ２１−２４の夫々にゲート電圧を供給するゲート駆動回路４１−４４とを備えている。ＩＧＢＴ２１を第１相、ＩＧＢＴ２２を第２相、ＩＧＢＴ２３を第３相、ＩＧＢＴ２４を第４相とする。ＩＧＢＴ２１−２４を第１スイッチング素子とも称する。インバータ部１１の入力端子Ｐ−Ｎ間には電源電圧Ｖｃｃが印加され、出力端子Ｕ−Ｖ間には負荷１３が接続される。
還流部１２は、ＩＧＢＴ２５，２６と、ＩＧＢＴ２５，２６の夫々に直列接続されるダイオード３５，３６と、ＩＧＢＴ２５，２６にゲート電圧を供給するゲート駆動回路４５，４６とを備えている。すなわち、還流部１２は、ＩＧＢＴ２５およびダイオード３５の直列接続体と、ＩＧＢＴ２６およびダイオード３６の直列接続体とを備えている。この２つの直列接続体は、互いに導通方向が反対方向となるよう、出力端子Ｕ−Ｖ間に並列に接続されている。ＩＧＢＴ２５を第５相、ＩＧＢＴ２６を第６相とする。ＩＧＢＴ２５，２６を第２スイッチング素子とも称する。
ＨＥＲＩＣ回路１００において、伝導ノイズが悪化するメカニズムを説明する。ＨＥＲＩＣ回路１００のインバータ動作は、（１）第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４によるスイッチング動作と、（２）第２相のＩＧＢＴ２２と第３相のＩＧＢＴ２３によるスイッチング動作に分けられる。以下、（１）のスイッチング動作を例として説明する。
図６は、ＨＥＲＩＣ回路１００における第１，４，６相のスイッチング状態と、出力端子Ｕ，Ｖにおける電流および電圧との関係を示している。Ｖｇｅは各相のＩＧＢＴのゲート電圧、Ｖｃｉｎは各相のＩＧＢＴのコレクタ電圧を示している。Ｉｕ，Ｉｖは夫々、出力端子Ｕ，Ｖにおける電流を示している。Ｖｕ，Ｖｖは夫々、出力端子Ｕ，Ｖにおける電位を示している。
図６の期間ｔ０において、第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４は共にオフである。その後、図６の期間ｔ１において、第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４がターンオンする。このとき、電流経路は図２において矢印で示すように、第１相のＩＧＢＴ２１、負荷１３、第４相のＩＧＢＴ２４、電源、第１相のＩＧＢＴ２１をこの順番で通る経路となる。
次に、図６の期間ｔ２において、第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４がターンオフする直前に第６相のＩＧＢＴ２６がターンオンする。このとき、電流経路は図３において矢印で示す通りであり、第６相のＩＧＢＴ２６がターンオンする前と変わりはない。
次に、第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４がターンオフ動作を行う。第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４が同時にターンオフすることが理想的であるが、実際にはＩＧＢＴの量産ばらつきまたは入力信号のばらつきなどによって、両者のターンオフのタイミングにずれが生じる。例えば、図６の期間ｔ３で示すように、第４相のＩＧＢＴ２４が第１相のＩＧＢＴ２１より早くターンオフすると、電流経路は図４において太い矢印で示すように、第１相のＩＧＢＴ２１、負荷１３、第２相の還流ダイオード３２、第１相のＩＧＢＴ２１をこの順番で通る経路となる。このインバータ部１１に流れ込む電流の他に、図４において細い矢印で示すように、第６相のＩＧＢＴ２６とダイオード３６を流れる還流電流も発生する。しかし、この還流電流はインバータ部１１に流れ込む電流に比べると小さい。このとき、出力端子Ｖの電位Ｖｖは０からＶｃｃまで上昇する。なお、図４では、両電流の大小関係が経路を示す矢印の太さで表現されている。
次に、図６の期間ｔ４で示すように、第１相のＩＧＢＴ２１がターンオフする。このとき、インバータ部１１では全ての相のＩＧＢＴがオフとなり、インバータ部１１には電流が流れ込まない。そのため、図５に示すように、第６相のＩＧＢＴ２６とダイオード３６を通る還流電流は期間ｔ３に比べて大きくなる。このとき、出力端子Ｖの電位はＶｃｃから１／２Ｖｃｃまで降下する。
以上は、第１，４相のＩＧＢＴ２１，２４によるスイッチング動作について説明したが、第２，３相のＩＧＢＴ２２，２３によるスイッチング動作についても同様である。この場合、上記の説明における第６相のＩＧＢＴ２６の動作を第５相のＩＧＢＴ２５の動作に読み替える。
ＨＥＲＩＣ回路１００は、Ｕ端子の電位がＶｃｃか１／２Ｖｃｃの間で動作し、Ｖ端子の電位が０から１／２Ｖｃｃの間で動作することが理想的である。第１相のＩＧＢＴ２１と第４相のＩＧＢＴ２４が概ね同時にターンオフ動作を行う場合は、理想的な動作が実現する。しかし、上記のように第４相のＩＧＢＴ２４が第１相のＩＧＢＴ２１より早く遮断すると、出力端子Ｖの電位が０ＶからＶｃｃまで昇圧し、この現象が伝導ノイズの発生要因となる。この現象は、ターンオフのタイミングのずれに起因してインバータ部１１の還流ダイオード３１−３４を経由して電流が流れることによって発生する。しかし、インバータ部１１の還流ダイオード３１−３４は、ＩＧＢＴ２１−２４に逆耐圧が印加されるのを防止するために必要であるため、ＨＥＲＩＣ回路１００の構成から除外することはできない。
そこで、以下に示す各実施の形態の半導体装置では、インバータ部１１の還流ダイオード３１−３４を残したまま伝導ノイズの抑制を図る。
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図７は、実施の形態１の半導体装置１０１の回路図である。半導体装置１０１は、前提技術のＨＥＲＩＣ回路１００において、インバータ部１１の還流ダイオード３１−３４のアノードと出力端子または入力端子との間にインピーダンスを加えたものである。具体的には、上アームにおいて、第１相のＩＧＢＴ２１の還流ダイオード３１のアノードと出力端子Ｕとの間にインピーダンス５１が接続され、第２相のＩＧＢＴ２２の還流ダイオード３２のアノードと出力端子Ｖとの間にインピーダンス５２が接続される。また、下アームにおいて、第３相のＩＧＢＴ２３の還流ダイオード３３および第４相のＩＧＢＴ２４の還流ダイオード３４のアノードと入力端子Ｎとの間にインピーダンス５４が接続される。
インピーダンス５１−５４は、ＩＧＢＴ２１と出力端子Ｕ、ＩＧＢＴ２２と出力端子Ｖ、およびＩＧＢＴ２３，２４と入力端子Ｎが通常の配線のみで接続されたと仮定した場合の、当該通常の配線の寄生インピーダンス（例えば０．５５ｍΩ）よりも大きい。インピーダンス５１−５４は、例えば１０ｍΩ以上である。
＜Ｂ−２．動作＞
図９は、半導体装置１０１における第１，４，６相のスイッチング状態と、出力端子Ｕ，Ｖにおける電流および電圧との関係を示している。図９の期間ｔ０−ｔ２の動作は、前提技術のＨＥＲＩＣ回路１００と同様であるため、ここでは説明を省略する。図９の期間ｔ３で示すように、第４相のＩＧＢＴ２４が第１相のＩＧＢＴ２１より早くターンオフすると、電流経路は図８において細い矢印で示すように、第１相のＩＧＢＴ２１、負荷１３、第２相の還流ダイオード３２、第１相のＩＧＢＴ２１をこの順番で通る経路となる。このインバータ部１１に流れ込む電流の他に、図８において太い矢印で示すように、第６相のＩＧＢＴ２６とダイオード３６を流れる還流電流も発生する。
半導体装置１０１ではＨＥＲＩＣ回路１００と異なりインピーダンス５１，５２が付加されているため、インバータ部１１に流れ込む電流が小さくなり、還流部１２を流れる還流電流が大きくなる。これにより、出力端子Ｖの電位変動がＶｃｃより小さく抑えられ、伝導ノイズが抑制される。なお、図８では、両電流の大小関係が経路を示す矢印の太さで表現されている。
＜Ｂ−３．効果＞
実施の形態１の半導体装置１０１は、フルブリッジインバータであるインバータ部１１と、インバータ部１１の出力端子Ｕ−Ｖ間を短絡する還流部１２と、を備える。インバータ部１１の各相は、第１スイッチング素子であるＩＧＢＴ２１−２４と、第１スイッチング素子に逆並列接続される還流ダイオード３１−３４と、を備える。還流部１２は、第２スイッチング素子であるＩＧＢＴ２５，２６とダイオード３５，３６の直列接続体を２つ備える。２つの直列接続体は、互いに導通方向を反対向きにして出力端子Ｕ−Ｖ間に並列接続される。半導体装置１０１は、上アームの各還流ダイオード３１，３２と出力端子Ｕ，Ｖとの間、および下アームの各還流ダイオード３３，３４とインバータ部１１の入力端子Ｐ，Ｎとの間に、インピーダンス５１−５４を有する。インピーダンス５１−５４は、ＩＧＢＴ２１と出力端子Ｕ、ＩＧＢＴ２２の出力端子Ｖ、およびＩＧＢＴ２３，２４と入力端子Ｎとが配線のみで接続されたと仮定した場合の、配線の寄生インピーダンスよりも大きい。以上の構成によれば、ＩＧＢＴ２１−２４のスイッチングのタイミングがずれたときに、インバータ部１１に流れ込み還流ダイオード３１−３４を流れる電流を抑制することができる。そのため、出力端子Ｕ，Ｖの電位変動が抑えられ、伝導ノイズが低減する。
＜Ｃ．実施の形態２＞
＜Ｃ−１．構成＞
図１０は、実施の形態２の半導体装置１０２の回路図である。半導体装置１０２では、ＩＧＢＴ２１−２４と還流ダイオード３１−３４とで出力端子Ｕ，Ｖまたは入力端子Ｎへの接続経路が異なるという点で、実施の形態１の半導体装置１０１と異なっている。
具体的には、半導体装置１０２において、ＩＧＢＴ２１は、ＩＧＢＴ２１に逆並列接続される還流ダイオード３１とは異なる経路で出力端子Ｕに接続される。また、ＩＧＢＴ２２は、ＩＧＢＴ２２に逆並列接続される還流ダイオード３２とは異なる経路で出力端子Ｖに接続される。また、ＩＧＢＴ２３は、ＩＧＢＴ２３に逆並列接続される還流ダイオード３３とは異なる経路で入力端子Ｎに接続される。また、ＩＧＢＴ２４は、ＩＧＢＴ２４に逆並列接続される還流ダイオード３４とは異なる経路で入力端子Ｎに接続される。
この構成により、半導体装置１０２において、ＩＧＢＴ２１−２４はインピーダンス５１−５４の影響を受けずに動作することができる。その他の点で、半導体装置１０２は半導体装置１０１と同様である。
図１１は、半導体装置１０２の内部構造を示している。半導体装置１０２は、金属パターンである回路パターン６１、インピーダンスパターン６２および電極パターン６３と、ダイオードチップ６４およびＩＧＢＴチップ６５と、インピーダンス６６と、外部配線６７，６８とを備えている。
回路パターン６１の上面には、ダイオードチップ６４とＩＧＢＴチップ６５が搭載される。ダイオードチップ６４は、還流ダイオード３１−３４に相当し、ＩＧＢＴチップ６５はＩＧＢＴ２１−２４に相当する。図１１では、一つのダイオードチップ６４と一つのＩＧＢＴチップ６５を図示しているが、実際にはインバータ部１１におけるＩＧＢＴと還流ダイオードの数に対応した数のチップが回路パターン６１上に搭載される。
回路パターン６１は、還流ダイオード３１−３４のカソード、およびＩＧＢＴ２１−２４のコレクタとして機能する。ダイオードチップ６４の上面は還流ダイオード３１−３４のアノードを構成し、ＩＧＢＴチップ６５の上面はＩＧＢＴ２１−２４のゲートまたはエミッタを構成する。
ダイオードチップ６４の上面とインピーダンスパターン６２は外部配線６７で接続される。そして、インピーダンスパターン６２と電極パターン６３との間に、インピーダンス６６が接続される。インピーダンス６６は、インピーダンス５１−５４に相当する。電極パターン６３は出力端子Ｕ，Ｖまたは入力端子Ｎに相当する。また、ＩＧＢＴチップ６５の上面のエミッタと電極パターン６３は外部配線６８で接続される。なお、外部配線６８を第１外部配線とも称する。
このように、還流ダイオード３１−３４のアノードはインピーダンスパターン６２を介して電極パターン６３と接続される一方、ＩＧＢＴ２１−２４のエミッタはインピーダンスパターン６２を介さず電極パターン６３と接続される。これにより、ＩＧＢＴ２１−２４は、インピーダンス５１−５４の影響を受けることなく動作することが可能となる。よって、実施の形態２の半導体装置１０２によれば、実施の形態１で説明した伝導ノイズの低減効果に加えて、ＩＧＢＴ２１−２４の損失を低減するという効果が得られる。
インピーダンス５１−５４は、インバータ部１１におけるＩＧＢＴ２１−２４のエミッタと出力端子Ｕ，Ｖまたは入力端子Ｎとを接続する外部配線６８が有する寄生インピーダンスより大きいことが望ましい。これにより、還流時にインバータ部１１の還流ダイオード３１−３４に流れ込む電流がさらに抑制され、伝導ノイズの低減効果が大きくなる。
＜Ｃ−２．効果＞
実施の形態２の半導体装置１０２において、第１スイッチング素子である各ＩＧＢＴ２１−２４は、上アームにおいて、各ＩＧＢＴ２１，２２に逆並列接続される還流ダイオード３１，３２が出力端子Ｕ，Ｖに接続される経路とは異なる経路で出力端子Ｕ，Ｖに接続され、下アームにおいて、各ＩＧＢＴ２３，２４に逆並列接続される還流ダイオード３３，３４が入力端子Ｎに接続される経路とは異なる経路で入力端子Ｎに接続される。従って、インバータ部１１の各ＩＧＢＴ２１，２２は、インピーダンス５１−５４の影響を受けることなく動作できるため、ＩＧＢＴの損失が軽減される。
＜Ｄ．実施の形態３＞
＜Ｄ−１．構成＞
実施の形態３の半導体装置１０３の回路図は、図１０に示した通りであり、実施の形態２の半導体装置１０２と同様である。
図１２は、半導体装置１０３の内部構造を示している。半導体装置１０３では、インバータ部１１の還流ダイオード３１−３４のアノードが、出力端子Ｕ，Ｖまたは入力端子Ｎに相当する電極パターン６３に対して、外部配線６９によって接続される。そして、この外部配線６９がインピーダンス５１−５４を構成する。これ以外の点で、半導体装置１０３は実施の形態２の半導体装置１０２と同様である。なお、外部配線６９を第２外部配線とも称する。
＜Ｄ−２．効果＞
実施の形態３の半導体装置１０３において、各還流ダイオード３１−３４のアノードは、第２外部配線である外部配線６９により、上アームにおいて出力端子Ｕ，Ｖに接続され、下アームにおいて入力端子Ｎに接続される。そして、外部配線６９がインピーダンス５１−５４を構成する。このような構成によれば、外部配線６９の直径および長さによってインピーダンス５１−５４の大きさを調整できる。従って、所望のインピーダンス５１−５４を容易に付与することが可能であり、モジュール組み立ての生産性が向上する。
具体的には、外部配線６９の直径が小さく、長く、本数が少ないほど、外部配線６９のインピーダンスは大きくなる。外部配線６９は、少なくともＩＧＢＴ２１−２４のエミッタと電極との間の外部配線６８よりもインピーダンスが大きくなるよう、直径、長さ、および本数が調整される。
＜Ｅ．実施の形態４＞
＜Ｅ−１．構成＞
実施の形態４の半導体装置１０４の回路図は、図１に示した前提技術のＨＥＲＩＣ回路１００の回路図と同様である。半導体装置１０４において、インバータ部１１における還流ダイオード３１−３４の有効面積は、還流ダイオード３１−３４が逆並列接続されるＩＧＢＴ２１−２４の有効面積より小さい。
＜Ｅ−２．効果＞
半導体装置１０４において、インバータ部１１における還流ダイオード３１−３４の有効面積は、還流ダイオード３１−３４が逆並列接続されるＩＧＢＴ２１−２４の有効面積より小さい。還流ダイオード３１−３４の有効面積が小さくなるほど、還流ダイオード３１−３４のインピーダンスが大きくなる。従って、還流ダイオード３１−３４の有効面積をＩＧＢＴ２１−２４の有効面積より小さくすることにより、還流ダイオード３１−３４自身が、実施の形態１−３におけるインピーダンス５１−５４と同等のインピーダンスを有する。従って、実施の形態４の半導体装置１０４によれば、還流ダイオード３１−３４のアノードと電極との間に別途のインピーダンス５１−５４を設けなくても、インピーダンス５１−５４を設けているのと同様の効果を得ることができ、モジュール組み立ての生産性が向上する。
＜Ｆ．実施の形態５＞
＜Ｆ−１．構成＞
図１３は、実施の形態５の半導体装置１０５の回路図である。半導体装置１０５では、インバータ部１１のスイッチング素子にＩＧＢＴではなくＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）７１−７４が用いられる。そして、インバータ部１１の還流ダイオード３１−３４はＭＯＳＦＥＴ７１−７４のボディダイオードで構成される。それ以外の半導体装置１０５の構成は、実施の形態１の半導体装置１０１と同様である。
＜Ｆ−２．効果＞
実施の形態５の半導体装置１０５において、第１スイッチング素子はＭＯＳＦＥＴ２１−２４であり、還流ダイオード３１−３４は、ＭＯＳＦＥＴ３１−３４のボディダイオードである。ＭＯＳＦＥＴ３１−３４のボディダイオードは、通常のダイオードに比べて寄生インピーダンスが高いため、これにより還流ダイオード３１−３４を構成することによって、還流時にインバータ部１１に流れ込む電流がさらに抑制される。その結果、伝導ノイズの低減効果が高まる。
また、実施の形態５の半導体装置１０５において、ＭＯＳＦＥＴの半導体材料はＳｉＣであっても良い。これにより、スイッチング損失を大幅に低減することができ、より高温環境で半導体装置１０５を動作させることができる。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１１ インバータ部、１２ 還流部、１３ 負荷、２１−２６ ＩＧＢＴ、３１−３４ 還流ダイオード、３５，３６ ダイオード、４１−４６ ゲート駆動回路、５１−５４ インピーダンス、６１ 回路パターン、６２ インピーダンスパターン、６３ 電極パターン、６４ ダイオードチップ、６５ ＩＧＢＴチップ、６６ インピーダンス、６７−６９ 外部配線、１００ ＨＥＲＩＣ回路、１０１−１０５ 半導体装置。

Claims (8)

  1. フルブリッジインバータであるインバータ部と、
    前記インバータ部の出力端子間を短絡する還流部と、を備え、
    前記インバータ部の各相は、
    第１スイッチング素子と、
    前記第１スイッチング素子に逆並列接続される還流ダイオードと、を備え、
    前記還流部は、
    第２スイッチング素子とダイオードの直列接続体を２つ備え、
    ２つの前記直列接続体は、互いに導通方向を反対向きにして前記出力端子間に並列接続され、
    上アームの各前記還流ダイオードと前記出力端子との間、および下アームの各前記還流ダイオードと前記インバータ部の入力端子との間に、インピーダンスを有し、
    前記インピーダンスは、前記第１スイッチング素子と前記出力端子または前記入力端子とが配線のみで接続されたと仮定した場合の、前記配線の寄生インピーダンスよりも大きい、
    半導体装置。
  2. 各前記第１スイッチング素子は、前記上アームにおいて、各前記第１スイッチング素子に逆並列接続される前記還流ダイオードが前記出力端子に接続される経路とは異なる経路で前記出力端子に接続され、前記下アームにおいて、各前記第１スイッチング素子に逆並列接続される前記還流ダイオードが前記入力端子に接続される経路とは異なる経路で前記入力端子に接続される、
    請求項１に記載の半導体装置。
  3. 各前記第１スイッチング素子は、第１外部配線により、前記上アームにおいて前記出力端子に接続され、前記下アームにおいて前記入力端子に接続され、
    各前記還流ダイオードと前記出力端子または前記入力端子との間の前記インピーダンスは、各前記第１外部配線が有する寄生インピーダンスより大きい、
    請求項２に記載の半導体装置。
  4. 各前記還流ダイオードのアノードは、第２外部配線により、前記上アームにおいて前記出力端子に接続され、前記下アームにおいて前記入力端子に接続され、
    前記第２外部配線が前記インピーダンスを構成する、
    請求項２または請求項３に記載の半導体装置。
  5. 各前記還流ダイオードの有効面積は、各前記還流ダイオードが逆並列接続される前記第１スイッチング素子の有効面積より小さい、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  6. 前記第１スイッチング素子はＩＧＢＴである、
    請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記第１スイッチング素子はＭＯＳＦＥＴであり、
    前記還流ダイオードは、前記ＭＯＳＦＥＴのボディダイオードである、
    請求項１に記載の半導体装置。
  8. 前記ＭＯＳＦＥＴの半導体材料はＳｉＣである、
    請求項６に記載の半導体装置。
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