JP6033212B2 - 高周波交流電源装置 - Google Patents

Description

この発明は、パワー半導体素子を駆動するゲート駆動回路、およびこのゲート駆動回路によって駆動されるパワー半導体装置を含む交流電源装置に関し、たとえば、高周波の交流を発生する高周波交流電源装置において好適に用いられるものである。この発明は、さらに、この交流電源装置の負荷の一例としてレーザ放電管が接続されたガスレーザ装置などに関する。

従来、インバータ装置またはＤＣ−ＤＣ（直流−直流）コンバータ装置など、パワー半導体素子を利用した電源装置では、パワー半導体素子を駆動するためにゲート駆動回路が設けられている。パワー半導体素子を駆動するためには少なくとも１０〜１５Ｖ程度の電圧レベルが必要なため、ゲート駆動回路には入力信号の電圧レベルを変換するためのレベルシフト回路が必要となる。

たとえば、特開平５−３４４７１８号公報（特許文献１）の図２に示される電源装置では、半導体スイッチとしてのＮＰＮトランジスタとプルアップ抵抗とが直列接続された構成のレベルシフト回路が設けられている。

特開平５−３４４７１８号公報

ところで、数ｋＶの高電圧を発生する交流電源装置は、耐圧が数百ボルトのパワー半導体素子が５〜１０個程度直列に接続された構成を有するインバータ回路が用いられる。この場合、直列接続された複数のパワー半導体素子をそれぞれ駆動するために複数のゲート駆動回路が設けられる。

ところが、従来のゲート駆動回路では、上記構成の交流電源装置を数ＭＨｚで動作させることが困難であった。この理由は、ゲート駆動回路にはレベルシフト回路が設けられており、このレベルシフト回路に含まれる半導体スイッチが有する製造ばらつきのせいで、ゲート駆動回路の出力電圧の立上がりまたは立下がりのタイミングがばらつくからである。もし、ゲート駆動回路の出力のタイミングのばらつきのせいで、直列接続された複数のパワー半導体素子のうち１つのパワー半導体素子だけターンオンのタイミングが遅れたとすると、このターンオンの遅れたパワー半導体素子に高電圧が印加されることになり、故障する可能性がある。

この発明は、上記のような問題点を解決するためになされたものであり、その主たる目的は、ゲート駆動信号の立上がりのタイミングのばらつきが従来よりも小さいゲート駆動回路を提供することである。

一実施の形態によるゲート駆動回路は、入力信号を受ける入力部と、入力信号に応じて入力部から出力される信号の電圧レベルを変換し、変換後の信号を出力ノードから出力するレベルシフト回路と、レベルシフト回路の出力ノードの電圧変化に基づいて、パワー半導体素子を駆動するための信号を出力する出力部とを備える。レベルシフト回路は、第１の抵抗素子、第１の半導体スイッチ素子、第２の半導体スイッチ素子、ダイオード、および第２の抵抗素子を含む。第１の抵抗素子および第１の半導体スイッチ素子は、電源ノードと接地ノードとの間に順に直列に接続される。第１の半導体スイッチ素子は、入力部から出力される信号に応じてオンまたはオフに変化する。第２の半導体スイッチ素子は、電源ノードとレベルシフト回路の出力ノードとの間に設けられ、第１の抵抗素子と第１の半導体スイッチ素子との接続ノードの電圧に応じてオンまたはオフに変化する。ダイオードは、上記の接続ノードとレベルシフト回路の出力ノードとの間に設けられ、接続ノードから出力ノードの方向の電流を阻止する。第２の抵抗素子は、ダイオードと並列に設けられる。

上記の実施の形態によれば、ゲート駆動信号の立上がりのタイミングのばらつきが従来よりも小さいゲート駆動回路が実現できる。

実施の形態１による高周波交流電源装置１００およびガスレーザ装置１１０の構成を示す回路図である。 制御信号Ｓ１〜Ｓ４と高周波交流電源の出力電圧Ｖｏｕｔとのタイミングチャートの一例を示す図である。 図１の高電圧スイッチ５、ゲート駆動部６、ゲート用電源７の詳細を示す図である。 図３の各ゲート駆動回路１９の詳細な構成を示す回路図である。 図４のゲート駆動回路１９の出力電圧の時間変化を示すタイミング図である。 実施の形態２によるゲート駆動回路１９Ａの構成を示す回路図である。 図６のゲート駆動回路１９Ａの出力電圧の時間変化を示すタイミング図である。 実施の形態３によるゲート駆動回路１９Ｂの構成を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［高周波交流電源装置の構成］
図１は、実施の形態１による高周波交流電源装置１００およびガスレーザ装置１１０の構成を示す回路図である。

図１を参照して、ガスレーザ装置１１０は、高周波交流電源装置１００と、その負荷としてのレーザ放電管１とを含む。ガスレーザ装置１１０は、たとえば、炭酸ガスレーザまたはエキシマレーザなどのパルスレーザである。レーザ放電管１は、誘電体コンデンサ２と放電抵抗３との直列接続として等価的に表わされる。レーザ放電管１には、高周波交流電源装置１００から、数ＭＨｚの高周波数を有する数ｋＶの高周波が供給される。

高周波交流電源装置１００は、図１に示すように、４つのアームＡ１〜Ａ４によって構成されるフルブリッジ回路ＢＲを含むインバータ回路である。具体的に、高周波交流電源装置１００は、４つのアームＡ１〜Ａ４にそれぞれ設けられた高電圧スイッチ５Ａ〜５Ｄと、高電圧スイッチ５Ａ〜５Ｄをそれぞれ駆動するゲート駆動部６Ａ〜６Ｄと、ゲート用電源７Ａ〜７Ｄと、直流高圧電源８Ａ，８Ｂと、制御回路９と、光発振器１０とを含む。

直流高圧電源８Ａ，８Ｂの各々の出力電圧をＥａ／２［Ｖ］とする。直流高圧電源８Ａの負極と直流高圧電源８Ｂの正極とが接地ノードに接続される。直流高圧電源の正極は正極側電源ノードＮ１に接続され、直流高圧電源８Ｂの負極は負極側電源ノードＮ２に接続される。

高電圧スイッチ５Ａおよび５Ｄはこの順で正極側電源ノードＮ１と負極側電源ノードＮ２との間に互いに直列に接続される。高電圧スイッチ５Ｃおよび５Ｂはこの順で正極側電源ノードＮ１と負極側電源ノードＮ２との間に互いに直列かつ高電圧スイッチ５Ａおよび５Ｄとは並列に接続される。高電圧スイッチ５Ａ，５Ｄの接続ノードＮ３は、出力リアクトル４Ａを介してレーザ放電管１の一端に接続される。高電圧スイッチ５Ｃ，５Ｂの接続ノードＮ４は、出力リアクトル４Ｂを介してレーザ放電管１の他端に接続される。

高電圧スイッチ５Ａ〜５Ｄの各々は、複数の直列接続されたパワー半導体素子によって構成される。パワー半導体素子として、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などを用いることができる。これらのパワー半導体素子の半導体材料として、Ｓｉ（Silicon）、ＳｉＣ（Silicon Carbide）、またはＧａＮ（Gallium Nitride）などを用いることができる。

高電圧スイッチ５Ａ〜５Ｄは、それぞれ対応するゲート駆動部６Ａ〜６Ｄによって駆動される。ゲート駆動部６Ａ〜６Ｄが高電圧スイッチ５Ａ〜５Ｄをそれぞれ高速でスイッチングさせることによって、ノードＮ３，Ｎ４間に（すなわち、負荷としてのレーザ放電管１）に高周波（数ＭＨｚ）の高電圧（数ｋＶ）が供給される。

ゲート駆動部６Ａ〜６Ｄには、それぞれゲート用電源７Ａ〜７Ｄから対応する高電圧スイッチ５Ａ〜５Ｄを駆動するための駆動用電力が供給される。

制御回路９は、フルブリッジインバータを制御する一般的なＰＷＭ（Pulse Width Modulation）ジェネレータである。制御回路９は、高電圧スイッチ５Ａ〜５Ｄのオンおよびオフをそれぞれ制御するための制御信号Ｓ１〜Ｓ４を出力する。制御信号Ｓ１〜Ｓ４は、光発振器１０によって光信号に変換され、光ファイバ１１Ａ〜１１Ｄを介してそれぞれゲート駆動部６Ａ〜６Ｄに供給される。

なお、以下の説明では、高電圧スイッチ５Ａ〜５Ｄ、ゲート駆動部６Ａ〜６Ｄ、およびゲート用電源７Ａ〜７Ｄについて、総称する場合または不特定の１アーム分を示す場合に高電圧スイッチ５、ゲート駆動部６、およびゲート用電源７と記載する。

図２は、制御信号Ｓ１〜Ｓ４と高周波交流電源の出力電圧Ｖｏｕｔとのタイミングチャートの一例を示す図である。図１、図２を参照して、出力電圧ＶｏｕｔはノードＮ３およびＮ４間の電圧（ノードＮ４の電位を基準にする）として定義される。

図２に示すように、制御信号Ｓ１〜Ｓ４の各々はオン時間がオフ時間よりも２×Ｔｄ１だけ短いパルス信号（オン・オフ信号）である。制御信号Ｓ１とＳ２は同位相であり、制御信号Ｓ３とＳ４は同位相である。制御信号Ｓ３，Ｓ４は制御信号Ｓ１、Ｓ２よりも位相が１８０度進みまたは遅れたパルス信号である。上記のようにオン時間をオフ時間よりも２×Ｔｄ１短くすることによって、制御信号Ｓ１、Ｓ２と制御信号Ｓ３、Ｓ４との立上がりおよび立下がりのタイミングが同じにならないようにデッドタイムＴｄ１が設けられる。

制御信号Ｓ１〜Ｓ４がハイレベル（Ｈレベル）のとき対応する高電圧スイッチ５Ａ〜５Ｄがそれぞれオン状態になり、制御信号Ｓ１〜Ｓ４がローレベル（Ｌレベル）のとき対応する高電圧スイッチ５Ａ〜５Ｄがそれぞれオフ状態になるとする。したがって、制御信号Ｓ１，Ｓ２がＨレベルのときに出力電圧Ｖｏｕｔは＋Ｅａとなり、制御信号Ｓ３，Ｓ４がＨレベルのときに出力電圧Ｖｏｕｔは−Ｅａとなる。これによって、高周波交流電源装置１００からは±Ｅａの高周波交流電圧が出力される。

上記の構成では、高電圧スイッチ５Ａ〜５Ｄが直接高電圧をスイッチングするため、昇圧トランスは不要となる。そのため、高電圧スイッチ５Ａ〜５Ｄで構成されるフルブリッジインバータの出力ノードＮ３，Ｎ４から負荷までのインダクタンスは、ほぼ挿入する出力リアクトル４Ａ，４Ｂによって決まる。負荷としてレーザ放電管１を接続した場合には出力リアクトル４Ａ，４Ｂを十分に小さく選定できるから、インバータ回路の周波数を高くすることができ、放電電力を大きくすることができる。結果として、レーザ出力強度も大きくできる。

図３は、図１の高電圧スイッチ５、ゲート駆動部６、ゲート用電源７の詳細を示す図である。図３の回路図は、図１のフルブリッジインバータの１アーム分を示している。

図３を参照して、高電圧スイッチ５は、直列接続された６個のパワー半導体素子２０Ａ〜２０Ｆを含む。パワー半導体素子２０Ａ〜２０Ｆについて総称する場合または不特定のものを示す場合、パワー半導体素子２０と記載する。パワー半導体素子２０Ａ〜２０Ｆは互いに直列に接続されているため、１つの耐圧が小さくても全体としては、高電圧仕様を満足し得る。

ゲート駆動部６は、対応するパワー半導体素子２０Ａ〜２０Ｆにそれぞれゲート信号を供給する６個のゲート駆動回路ＧＡＴＥ１〜ＧＡＴＥ６を含む。ゲート駆動回路ＧＡＴＥ１〜ＧＡＴＥ６について総称する場合または不特定のものを示す場合、ゲート駆動回路１９と記載する。

ゲート用電源７は、ＡＣ／ＤＣ（交流／直流）コンバータ１３、トランスドライブ回路１４、トランス３９、およびゲート駆動回路ＧＡＴＥ１〜ＧＡＴＥ６にそれぞれ対応する６個の整流回路４０を含む。

ＡＣ／ＤＣコンバータ１３は、商用電源１２を直流電圧に変換する。トランスドライブ回路１４は、フルブリッジ回路など、一般的なスイッチング電源回路であり、ＡＣ／ＤＣコンバータ１３からの出力電圧をスイッチングする。

トランス１５は、閉じた磁路を形成する６個のトランスコア１５Ａ〜１５Ｆ、これらのトランスコアを貫通する直列接続された１次巻線（以下、直列１次巻線という）１６、およびこの直列１次巻線１６と間をあけてトランスコア１５Ａ〜１５Ｆに巻回された６個の２次巻線１７を有する。直列１次巻線１６はトランスドライブ回路１４に接続される。各２次巻線１７は対応する整流回路４０を介して対応するゲート駆動回路１９に接続されている。

上記の構成において、商用電源１２からの交流電圧がＡＣ／ＤＣコンバータ１３に入力されると、ＡＣ／ＤＣコンバータ１３からはトランスドライブ回路１４を駆動する直流電圧が出力される。トランスドライブ回路１４がスイッチング動作することにより、トランス１５の直列１次巻線１６に交流信号が流れる。この交流信号によって、各２次巻線１７に発生した交流電圧は整流回路４０によって直流電圧に変換される。整流回路４０から出力される直流電圧は、対応するゲート駆動回路１９に供給される。

各ゲート駆動回路１９には光ファイバ１１を通してパルス信号（オン・オフ信号）が図１の光発振器１０から伝送されている。ゲート駆動回路１９は、このパルス信号に基づいて、対応するパワー半導体素子２０にスイッチング信号（ゲート駆動信号）を供給する。

［ゲート駆動回路の詳細な構成］
図４は、図３の各ゲート駆動回路１９の詳細な構成を示す回路図である。図４を参照して、ゲート駆動回路１９は、電源電位Ｖｄｄおよび接地電位ＧＮＤ（０Ｖ）がそれぞれ与えられる電源ノードＮ１０および接地ノードＮ１１と、入力部５０と、レベルシフト回路５１と、出力部５２とを含む。電源ノードＮ１０および接地ノードＮ１１は、図３のゲート用電源７の対応する整流回路４０と接続される。接地ノードＮ１１は、さらに、対応するパワー半導体素子２０のソース側のノードＮ１７と接地線４３を介して接続される。

入力部５０は、受光素子２１とインバータ２２とを含む。受光素子２１には、図３の光ファイバ１１を介して光信号Ｓｉｎが入力される。受光素子２１の出力信号はインバータ２２を介してレベルシフト回路５１に入力される。

レベルシフト回路５１は、入力部５０から入力される信号（インバータ２２の出力電圧Ｖｉ１）の電圧レベルを変換する（増加する）。レベルシフト回路５１は、ＮチャネルＦＥＴ２４，２７と、抵抗素子２３，２５，２６と、ダイオード２８とを含む。

抵抗素子２３，２６は、インバータ２２の出力ノードＮ１２と接地ノードＮ１１との間に直列に接続される。

ＮチャネルＦＥＴ２４のドレイン端子は、プルアップ用の抵抗素子２５を介して電源ノードＮ１０に接続される。ＮチャネルＦＥＴ２４のソース端子は接地ノードＮ１１に接続される。ＮチャネルＦＥＴ２４のゲート端子は、抵抗素子２３を介してインバータ２２の出力ノードに接続される。したがって、ＮチャネルＦＥＴ２４は、入力部５０から出力される信号に応じてオンまたはオフに変化する。

ＮチャネルＦＥＴ２７のドレイン端子は電源ノードＮ１０に接続され、ＮチャネルＦＥＴ２７のソース端子は、レベルシフト回路５１の出力ノードＮ１４に接続される。ＮチャネルＦＥＴ２７のゲート端子は、ＮチャネルＦＥＴ２４のドレイン端子（抵抗素子２５とＮチャネルＦＥＴ２４との接続ノードＮ１３）に接続される。

ダイオード２８は、ＮチャネルＦＥＴ２７のゲート−ソース端子間に接続される。具体的には、ダイオード２８のカソード端子がＮチャネルＦＥＴ２７のゲート端子（ノードＮ１３）に接続され、アノード端子がＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）に接続される。したがって、ダイオード２８は、ノードＮ１３からノードＮ１４の方向の電流を阻止する。

出力部５２は、レベルシフト回路５１の出力ノードＮ１４の電圧変化に基づいて、パワー半導体素子２０を駆動するためのゲート駆動信号を出力する。図４に示すように、出力部５２は、ＮＰＮトランジスタ２９、ＰＮＰトランジスタ３０、および平滑化用のコンデンサ４２を含む。

ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０は、この順で電源ノードＮ１０と接地ノードＮ１１との間に接続される。ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０は、エミッタフォロアのプッシュプル回路を構成する。ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０の各ベース端子は、レベルシフト回路５１の出力ノードＮ１４を介してＮチャネルＦＥＴ２７のソース端子と接続される。ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０の各エミッタ端子は、ゲート駆動回路１９の出力ノードＮ１５として、ゲート抵抗素子３５を介して、対応するパワー半導体素子２０のゲート端子Ｎ１６と接続される。

なお、ゲート抵抗素子３５と並列に接続されるダイオード４１は、パワー半導体素子２０のターンオフ時間を短くするために設けられている。ダイオード４１のアノードがパワー半導体素子２０のゲート端子に接続される。

実施の形態１のゲート駆動回路１９では、パワー半導体素子２０がオンまたはオフするしきい値電圧をＶｔｈ０とし、ＮチャネルＦＥＴ２７のしきい値電圧をＶｔｈ１とすると、
Ｖｔｈ１＜Ｖｔｈ０ …(1)
の関係となるように、ＮチャネルＦＥＴ２７として低しきい値電圧品が選択される。

［ゲート駆動回路の動作］
図５は、図４のゲート駆動回路１９の出力電圧の時間変化を示すタイミング図である。図５では、入力部５０の出力電圧Ｖｉ１（ノードＮ１２の電圧）がＨレベル、Ｌレベル、Ｈレベルの順に変化するとき（すなわち、入力信号ＳｉｎがＬレベル、Ｈレベル、Ｌレベルの順に変化するとき）の、ゲート駆動回路１９の出力ノードＮ１５の電圧Ｖｏ１の変化が示されている。図５の実線のグラフ７０は、図４においてＮチャネルＦＥＴ２７およびダイオード２８が設けられておらず、接続ノードＮ１３がノードＮ１４に直結されている比較例のゲート駆動回路の場合を示す。図５の破線のグラフ７１は、実施の形態１のゲート駆動回路１９の場合を示す。

まず、比較例のゲート駆動回路の場合（図５の実線のグラフ７０）について説明する。時刻ｔ１で、電圧Ｖｉ１がＨレベルからＬレベルに切り替わると（入力光信号はＬレベルからＨレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオフする。このとき、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓ（ドレイン・ソース間容量）はプルアップ用抵抗素子２５を介して充電される。この結果、抵抗素子２５の抵抗値をＲｐとすると、出力電圧Ｖｏ１は、時定数τ＝Ｒｐ・Ｃｏｓｓで立上る。図５において、出力電圧Ｖｏ１が０からＶｄｄに達する時刻ｔ５までの期間をＴｄ１１とする。

時刻ｔ６で、電圧Ｖｉ１がＬレベルからＨレベルに切り替わると（入力光信号はＨレベルからＬレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオンする。これによって、出力電圧Ｖｏ１は高速に立ち下がる。

次に、実施の形態１のゲート駆動回路１９（図５の破線のグラフ７１）の場合について説明する。時刻ｔ１で、電圧Ｖｉ１がＨレベルからＬレベルに切り替わると（入力光信号はＬレベルからＨレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオフする。このとき、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓがプルアップ用抵抗素子２５（抵抗値Ｒｐ）を介して充電される。

やがて、時刻ｔ３においてＮチャネルＦＥＴ２４のドレイン−ソース電圧が、ＮチャネルＦＥＴ２７のゲートしきい値電圧Ｖｔｈ１に達する。そうすると、ＮチャネルＦＥＴ２７がターンオンするため、出力電圧Ｖｏ１は急速に立上がり、時刻ｔ４で電圧Ｖｄｄに達する。この場合の、出力電圧Ｖｏ１の立上がり時間Ｔｄ１２（時刻ｔ１から時刻ｔ４まで）は、比較例のゲート駆動回路の出力電圧Ｖｏ１の立上がり時間Ｔｄ１１の数分の１程度に高速化できる。

時刻ｔ６で、電圧Ｖｉ１がＬレベルからＨレベルに切り替わると（入力光信号はＨレベルからＬレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオンする。このとき、ＮチャネルＦＥＴ２４のドレイン−ソース電圧Ｖｄｓは高速に立ち下がる。さらに、ノードＮ１４からダイオード２８およびＮチャネルＦＥＴ２４を介して、ノードＮ１４から接地ノードＮ１１に電流が流れるので、出力電圧Ｖｏ１も高速に立ち下がる。

［実施の形態１の効果］
（ゲート駆動回路の出力の立上がり時間のばらつき低減）
図３で説明したように、耐圧が数百Ｖのパワー半導体素子２０を複数個直列に接続することによってインバータ回路の各高電圧スイッチ５を構成した場合、複数のパワー半導体素子２０にそれぞれ対応する複数のゲート駆動回路１９が設けられる。この場合、複数のゲート駆動回路１９の出力電圧の立上がり時間にばらつきがあると問題となる。

通常、図４のＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓには製造ばらつきがある。このため、ＮチャネルＦＥＴ２７およびダイオード２８が設けられておらず、ノードＮ１３とノードＮ１４とが直結された比較例の回路構成の場合には、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓの製造ばらつきに起因して、ゲート駆動回路の出力のタイミングがばらつくことになる。このばらつきは、数十ナノ秒程度のオーダになる。この結果、複数のゲート駆動回路１９のうちどれか１つだけ立上がりのタイミングが遅れると、その立上がりの遅れたゲート駆動回路１９に対応するパワー半導体素子２０に数ｋＶを超える高電圧が印加されることとなり、故障の原因となる。

これに対して、実施の形態１のゲート駆動回路１９の場合には、出力電圧Ｖｏ１の立上がり時間を比較例の場合に比べて数分の１に高速化できる。これによって、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓの製造ばらつきに起因するゲート駆動回路１９の出力電圧の立上がり時間のばらつきも、比較例の回路構成の場合と比較して数分の１に抑えることができる。この結果、故障の発生し難いゲート駆動回路ならびに高周波交流電源装置を提供することができる。

なお、パワー半導体素子を複数個並列に接続することによってインバータ回路の各高電圧スイッチ５を構成した場合も、上記と同様の問題が生じ得る。たとえば、複数のパワー半導体素子にそれぞれ対応する複数のゲート駆動回路のうち、いずれか１つのゲート駆動回路の出力電圧の立上がりが早くなると、その早く立ち上がったパワー半導体素子に電流が集中して流れるために発熱する。結果として、この発熱を抑制するために、パワー半導体素子に熱抵抗の低い大型放熱フィンを取り付けるなどの発熱対策が必要となりコストがかかるという問題が生じる。実施の形態１のゲート駆動回路１９によれば、ゲート駆動回路の出力電圧の立上がり時間を高速化することによって、ゲート駆動回路の出力電圧の立上がり時間のばらつきを抑制することができる。

（低消費電力化の実現）
パワー半導体素子２０がオフ状態のとき、ゲート駆動回路１９の出力電圧Ｖｏ１はＬレベル（０Ｖ）となる。このときＮチャネルＦＥＴ２４はオン状態であるので、プルアップ用の抵抗素子２５（抵抗値Ｒｐ）を介して電流が流れ、Ｖｄｄ×Ｖｄｄ／Ｒｐの電力損失が発生する。

この電力損失を低減するには、抵抗素子２５の抵抗値を増加すればよい。しかしながら、前述の比較例の回路構成の場合には、ゲート駆動回路の出力電圧の立上がりの時定数τ＝Ｒｐ・Ｃｏｓｓを短くする必要があるので、大きな抵抗値の抵抗素子２５を用いることができないという問題がある。このため、抵抗素子２５の電力損失は数ワットにもなり、発熱対策として抵抗素子２５を多数並列にして発熱を分散させたり、定格電力の大きな大型の抵抗素子を使ったりする必要があるためゲート駆動回路の小型化、低コスト化が困難になる。

実施の形態１のゲート駆動回路１９によれば、ＮチャネルＦＥＴ２７を接続したことにより、出力部５２を構成するプッシュプル回路の入力ノード（ノードＮ１４）に抵抗素子２５を介さずに電流を供給することができる。このため、プルアップ用の抵抗素子２５の抵抗値Ｒｐを比較例のゲート駆動回路よりも高く設定できる。この結果、ＮチャネルＦＥＴ２４がオン状態のときのプルアップ用抵抗素子２５の電力損失を低く抑えることが可能になり、さらには、ゲート駆動回路の小型化および低コスト化が可能になる。

（ゲート駆動回路の高速動作の実現）
前述の特開平５−３４４７１８号公報（特許文献１）の図２のゲート駆動回路では出力電流を大電流化するため、レベルシフト回路の出力（ＮＰＮトランジスタのコレクタ端子）にＮチャネルＦＥＴとＰチャネルＦＥＴとを使ったプッシュプル回路が設けられている。ここで、プッシュプル回路のＰチャネルＦＥＴを高速にターオンするには、ＰチャネルＦＥＴの入力容量を高速に放電させる必要がある。このため、より多くの電流をレベルシフト回路のＮＰＮトランジスタに流す必要があるが、電流が多くなるほどＮＰＮトランジスタのストレージタイムが長くなる。さらに多くの電流を流すため通電電流の絶対定格の大きいＮＰＮトランジスタを使う必要があり、やはりストレージタイムが長くなる。このため、特開平５−３４４７１８号公報（特許文献１）の図２のゲート駆動回路では、数ＭＨｚでパワー半導体素子を駆動することが困難である。

これに対して、実施の形態１のゲート駆動回路では、数ＭＨｚでパワー半導体素子を駆動することが可能である。

＜実施の形態２＞
［ゲート駆動回路の構成］
図６は、実施の形態２によるゲート駆動回路１９Ａの構成を示す回路図である。図６を参照して、ゲート駆動回路１９Ａのレベルシフト回路５１Ａは、ダイオード２８と並列に設けられた抵抗素子３１をさらに含む点で、図４のゲート駆動回路１９のレベルシフト回路５１と異なる。

さらに、 実施の形態２のゲート駆動回路１９では、パワー半導体素子２０のしきい値電圧をＶｔｈ２とし、ＮチャネルＦＥＴ２７のしきい値電圧をＶｔｈ１とすると、
Ｖｔｈ１≧Ｖｔｈ２ …(2)
の関係となるような特性の半導体素子を用いている。

図６のその他の点は図４の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［ゲート駆動回路の動作］
図７は、図６のゲート駆動回路１９Ａの出力電圧の時間変化を示すタイミング図である。図７の下段には、入力部５０の出力電圧Ｖｉ１（ノードＮ１２の電圧）がＨレベル、Ｌレベル、Ｈレベルの順に変化するとき（すなわち、入力信号ＳｉｎがＬレベル、Ｈレベル、Ｌレベルの順に変化するとき）、ゲート駆動回路１９Ａの出力ノードＮ１５の電圧Ｖｏ１の変化が示されている。図７の上段には、図５で説明した実施の形態１のゲート駆動回路１９の出力電圧（破線のグラフ７１）と、比較例のゲート駆動回路の出力電圧（実線のグラフ７０）が示されている。

図４、図５で説明したように、実施の形態１のゲート駆動回路１９では、ＮチャネルＦＥＴ２４のドレイン−ソース間電圧がＮチャネルＦＥＴ２７のゲートしきい値電圧Ｖｔｈ１を超えることによって、ＮチャネルＦＥＴ２７がターンオンするまでは、出力部５２のプッシュプル回路を構成するランジスタのベース端子（ノードＮ１４）にはベース電流が流れない。このため、図７の破線のグラフ７１で示すように、時刻ｔ１で入力信号ＳｉｎがＨレベルに切り替わってから、遅延時間Ｔｄ１３だけ遅れてゲート駆動回路１９の出力電圧Ｖｏ１の出力が開始される。このため、対応するパワー半導体素子２０のターンオンも、入力信号Ｓｉｎの切替わり時刻ｔ１から遅延時間Ｔｄ１３だけ遅れるという問題がある。さらに、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓの値のばらつきに起因して、遅延時間Ｔｄ１３もばらつくという問題がある。実施の形態２のゲート駆動回路１９Ａはこの問題を解決する。

具体的に、図６、図７を参照して、実施の形態２のゲート駆動回路１９Ａでは、ダイオード２８に抵抗素子３１を並列接続したことによって、ＮチャネルＦＥＴ２７がターンオンする前に、抵抗素子２５および３１を介して出力部５２のプッシュプル回路を構成するトランジスタ２９，３０にベース電流を流すことができる。

ゲート駆動回路１９Ａの出力電圧Ｖｏ１は入力信号ＳｉｎがＨレベルに切り替わった時刻ｔ１の時点から、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓとプルアップ用の抵抗素子２５の抵抗値Ｒｐで決まる時定数τ＝Ｒｐ・Ｃｏｓｓで上昇する。すなわち、この期間（時刻ｔ１から時刻ｔ４まで）、ゲート駆動回路１９Ａの出力電圧Ｖｏ１の変化（グラフ７２）は、比較例のグラフ７０と同じである。パワー半導体素子２０のゲート端子にもゲート駆動回路の出力電圧Ｖｏ１が入力される。

ＮチャネルＦＥＴ２７のしきい値電圧Ｖｔｈ１とパワー半導体素子２０のしきい値電圧Ｖｔｈ２とが、上式（２）の関係にある場合、時刻ｔ２において、ゲート駆動回路１９Ａの出力電圧Ｖｏ１がしきい値電圧Ｖｔｈ２に達すると、パワー半導体素子２０がオンし始める。これによって、パワー半導体素子２０のドレイン・ソース間のインピーダンスが低下し始める。

次に、時刻ｔ３において、ゲート駆動回路１９Ａの出力電圧Ｖｏ１がＶｔｈ１に達すると、ＮチャネルＦＥＴ２７がターンオンする。この結果、時刻ｔ４以降、急速に出力電圧Ｖｏ１が上昇する。これによって、パワー半導体素子２０のドレイン・ソース間のインピーダンスが十分に低下する。

［実施の形態２の効果］
上記のように、実施の形態２によるゲート駆動回路１９Ａでは、レベルシフト回路５１ＡのＮチャネルＦＥＴ２７がオンする前に、対応するパワー半導体素子２０の半導体スイッチのドレイン・ソース間のインピーダンスを下げることが可能となる。これによって、複数のパワー半導体素子２０を直列または並列接続した際のスイッチングのタイミングずれに起因する電圧集中または電流集中が緩和され、半導体スイッチへの高電圧印加による故障および電流集中に起因する発熱を低減することができる。

＜実施の形態３＞
［ゲート駆動回路の構成］
図８は、実施の形態３によるゲート駆動回路１９Ｂの構成を示す回路図である。

図８のゲート駆動回路１９Ｂの出力部５２Ａは、図４に示す第１のプッシュプル回路に加えて、ＮＰＮトランジスタ３３ＡとＰＮＰトランジスタ３４Ａとで構成される第２のプッシュプル回路と、ＮＰＮトランジスタ３３ＢとＰＮＰトランジスタ３４Ｂとで構成される第３のプッシュプル回路とをさらに含む点で、図４の出力部５２と異なる。トランジスタ３３Ａ，３４Ａ，３３Ｂ，３４Ｂはベース端子同士が互いに接続され、エミッタ端子同士が互いに接続される。トランジスタ３３Ａ，３４Ａ，３３Ｂ，３４Ｂの共通のベース端子は、ＮＰＮトランジスタ２９とＰＮＰトランジスタ３０によって構成される第１のプッシュプル回路の出力ノードＮ１５と接続される。すなわち、第２および第３のプッシュプル回路は、第１のプッシュプル回路の後段に互いに並列に接続される。

さらに、図８のゲート駆動回路１９Ｂのレベルシフト回路５１Ｂは、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）と接地ノードＮ１１との間に抵抗素子３２をさらに含む点で図４のレベルシフト回路５１と異なる。

なお、図８の出力部５２Ａの構成とレベルシフト回路５１Ｂの構成とは両立させる必要はなく、いずれか一方のみの構成を図４の実施の形態１のゲート駆動回路１９に組み合わせることができる。さらに、実施の形態３は、実施の形態２とも組みわせることができる。図８のその他の点は図４の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［出力部５２Ａの動作および効果］
図８を参照して、パワー半導体素子２０を高速にスイッチングさせるには、パワー半導体素子２０の入力容量Ｃｉｓｓを、出力インピーダンスが低く、出力電流の大きなゲート駆動回路でドライブする必要がある。

一般にトランジスタの電流増幅率をｈｆｅとすると、エミッタフォロアのプッシュプル回路を用いることで、出力インピーダンスを１／ｈｆｅに下げることが可能である。さらに、図８に示す出力部５２Ａの構成とすることによって、すなわち、１段目のプッシュプル回路の後段に２並列のプッシュプル回路を設けることによって、出力インピーダンスを１／（ｈｆｅ・２ｈｆｅ）へと大幅に低減することが可能になる。

プッシュプル回路を１段構成にして並列数をｎに増やすことも可能であるが、この場合の出力インピーダンスは、１／（ｎ×ｈｆｅ）までしか低減することができない。実施の形態３の構成にすることによって、出力インピーダンスの低いゲート駆動回路を少ない部品点数で実現でき、ゲート駆動回路の小型化、低コスト化が可能となる。なお、必要な出力インピーダンスに応じて、２段目の並列数をさらに増やしてもよいし、プッシュプル回路を３段以上の多段構成としてもよい。

［レベルシフト回路５１Ｂの動作および効果］
図４を参照して、実施の形態１のゲート駆動回路１９の場合、ＮチャネルＦＥＴ２４がオンしたとき、ＮチャネルＦＥＴ２７はオフ状態で、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）の電位はダイオード２８が一瞬オンし、ダイオード２８の順方向電圧Ｖｆ≒０．７Ｖまで低下する。しかし、ノードＮ１４の電位が０．７Ｖ以下になると、ダイオード２８はオフし、ノードＮ１４のインピーダンスが不定（ハイインピーダンス）になり、外来ノイズが重畳し易いという問題がある。

実際上は、ＮチャネルＦＥＴ２７のソース端子と接地ノードとの間に存在する浮遊容量などが充電されるために、ソース端子（ノードＮ１４）の電位は概ね接地電位ＧＮＤとなる。しかしながら、外来ノイズによってＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）の電位が変動するために、ＮチャネルＦＥＴ２７が誤ってオンし、この結果、パワー半導体素子２０も誤ってオンする可能性がある。

図８に示す実施の形態３のゲート駆動回路１９Ｂによれば、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）と接地ノードＮ１１との間に抵抗素子３２が接続される。抵抗素子３２を接続することによって、ＮチャネルＦＥＴ２４がオフしているとき、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）は抵抗素子３２によって、接地電位ＧＮＤにプルダウンされる。これによって、ＮチャネルＦＥＴ２７のソース端子の電位が接地電位ＧＮＤとなるので、外来ノイズに強いという効果がある。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。たとえば、実施の形態１〜３では、負荷としてレーザ放電管が接続されたガスレーザ装置のゲート駆動回路を例に説明したが、本発明の応用範囲は、上記の実施の形態に限定されるものではない。半導体素子を直並列接続してインバータを構成する装置、たとえば、電車の車両用インバータ等にも本発明を応用できることは言うまでもない。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ レーザ放電管、５Ａ〜５Ｄ 高電圧スイッチ、６Ａ〜６Ｄ ゲート駆動部、７Ａ〜７Ｄ ゲート用電源、８Ａ，８Ｂ 直流高圧電源、９ 制御回路、１０ 光発振器、１９，１９Ａ，１９Ｂ ゲート駆動回路、２０，２０Ａ〜２０Ｆ パワー半導体素子、２１ 受光素子、２２ インバータ、２３，２５，２６，３１，３２，３５ 抵抗素子、２４，２７ ＮチャネルＦＥＴ（半導体スイッチ素子）、２８ ダイオード、２９，３０，３３Ａ，３３Ａ，３４Ａ，３３Ｂ，３４Ｂ バイポーラトランジスタ、５０ 入力部、５１，５１Ａ，５１Ｂ レベルシフト回路、５２，５２Ａ 出力部、１００ 高周波交流電源装置、１１０ ガスレーザ装置、Ａ１〜Ａ４ アーム、ＢＲ フルブリッジ回路、Ｎ１０ 電源ノード、Ｎ１１ 接地ノード、Ｎ１３ 接続ノード、Ｎ１４ レベルシフト回路５１の出力ノード。

Claims (6)

1. 入力信号を受ける入力部と、
   前記入力信号に応じて前記入力部から出力される信号の電圧レベルを変換し、変換後の信号を出力ノードから出力するレベルシフト回路と、
   前記レベルシフト回路の前記出力ノードの電圧変化に基づいて、パワー半導体素子を駆動するための信号を出力する出力部とを備え、
   前記レベルシフト回路は、電源ノードと接地ノードとの間に順に直列に接続された第１の抵抗素子および第１の半導体スイッチ素子を含み、
   前記第１の半導体スイッチ素子は、前記入力部から出力される信号に応じてオンまたはオフに変化し、
   前記レベルシフト回路は、さらに、
   前記電源ノードと前記レベルシフト回路の前記出力ノードとの間に設けられ、前記第１の抵抗素子と前記第１の半導体スイッチ素子との接続ノードの電圧に応じてオンまたはオフに変化する第２の半導体スイッチ素子と、
   前記接続ノードと前記レベルシフト回路の前記出力ノードとの間に設けられ、前記接続ノードから前記出力ノードの方向の電流を阻止するダイオードと、
   前記ダイオードと並列に設けられた第２の抵抗素子とを含む、ゲート駆動回路。
2. 前記パワー半導体素子のしきい値電圧は、前記第１の半導体スイッチ素子のしきい値電圧以下である、請求項１に記載のゲート駆動回路。
3. 前記レベルシフト回路は、前記出力ノードと前記接地ノードとの間に設けられた第３の抵抗素子をさらに含む、請求項１または２に記載のゲート駆動回路。
4. 前記出力部は、互いに直列接続された複数段のプッシュプル回路を含む、請求項１〜３のいずれか１項に記載のゲート駆動回路。
5. ブリッジ回路を備え、
   前記ブリッジ回路の各アームには、互いに直列接続された複数のパワー半導体素子が設けられ、
   さらに、前記各アームの前記複数のパワー半導体素子をそれぞれ駆動するための請求項１〜４のいずれか１項に記載のゲート駆動回路を複数備える、交流電源装置。
6. 請求項５に記載の交流電源装置と、
   前記交流電源装置によって駆動されるレーザ放電管とを備える、ガスレーザ装置。

Images