JP2021035146A - モータ制御装置 - Google Patents

Abstract

【課題】製造コストの削減と十分なフェールセーフ性能の確保を両立し得る技術を提供する。
【解決手段】本明細書が開示するモータ制御装置は、第１モータ及び第２モータを含む、車両に搭載された複数の走行用モータを制御するモータ制御装置である。モータ制御装置は、マイクロコンピュータと、ＡＳＩＣと、を備える。マイクロコンピュータは、外部から入力される指令値に基づいて、第１モータ及び第２モータに対する制御目標値をそれぞれ出力する。ＡＳＩＣは、第１モータ及び第２モータに対して共通に設けられている。ＡＳＩＣは、マイクロコンピュータから制御目標値を取得して、第１モータ及び第２モータをそれぞれフィードバック制御する。ＡＳＩＣは、フェールセーフ制御を行うフェールセーフ制御回路を備える。フェールセーフ制御では、マイクロコンピュータによる制御目標値に加えて、又は代えて、外部からフェールセーフ制御用の指令値を取得する。
【選択図】図１

Description

本明細書が開示する技術は、車両の制御装置に関する。

例えば特許文献１に、二つの走行用モータ（第１モータと第２モータ）と二つのマイクロコンピュータ（第１マイクロコンピュータと第２マイクロコンピュータ）とを備える車両が開示されている。二つのマイクロコンピュータのそれぞれは、モータ制御に特化した専用のマイクロコンピュータであり、例えばレゾルバデジタルコンバータといった、モータ制御に必要とされる各種の機器を内蔵している。第１マイクロコンピュータは第１モータを制御し、第２マイクロコンピュータは第２モータを制御する。

特開２０１８−１０９５５１号公報

特許文献１では、複数のモータのそれぞれに対して、当該モータを制御するマイクロコンピュータが設けられているため、複数のマイクロコンピュータが必要となり、製造コストが増大する。これに対して、一つのマイクロコンピュータによって、複数のモータを制御する構成も考えられる。このような構成によれば、製造コストの削減を図ることができるが、マイクロコンピュータに不具合が生じた場合に、複数のモータがまとめて制御不能になってしまう。即ち、フェールセーフ性能が低下するという問題がある。本明細書では、製造コストの削減と十分なフェールセーフ性能の確保を両立し得る技術を提供する。

本明細書が開示するモータ制御装置は、第１モータ及び第２モータを含む、車両に搭載された複数の走行用モータを制御するモータ制御装置である。モータ制御装置は、マイクロコンピュータと、特定用途向け集積回路（ＡＳＩＣ）と、を備える。マイクロコンピュータは、外部から入力される指令値に基づいて、第１モータ及び第２モータに対する制御目標値をそれぞれ出力する。ＡＳＩＣは、第１モータ及び第２モータに対して共通に設けられている。ＡＳＩＣは、マイクロコンピュータから制御目標値を取得して、第１モータ及び第２モータをそれぞれフィードバック制御する。ＡＳＩＣは、フェールセーフ制御を行うフェールセーフ制御回路を備える。フェールセーフ制御では、マイクロコンピュータによる制御目標値に加えて、又は代えて、外部からフェールセーフ制御用の指令値を取得する。

以上によると、マイクロコンピュータに不具合が生じても、ＡＳＩＣがフェールセーフ制御を実行することができる。従って、第１モータ及び第２モータそれぞれに対してマイクロコンピュータを設けなくとも、十分なフェールセーフ性能を確保することができる。その結果、製造コストの削減と十分なフェールセーフ性能の確保を両立し得る。

本技術の一実施形態では、ＡＳＩＣは、第１モータをフィードバック制御する第１制御回路と、第２モータをフィードバック制御する第２制御回路と、を備えてもよい。この場合、第１制御回路は、第１モータの制御ロジックを格納した第１制御ロジック格納回路と、第１モータのモータ角度を演算する第１レゾルバデジタルコンバータ回路と、第１モータに流れる電流を演算する第１アナログデジタルコンバータ回路と、のいずれか少なくとも一つの回路を有してもよい。第２制御回路は、第２モータの制御ロジックを格納した第２制御ロジック格納回路と、第２モータのモータ角度を演算する第２レゾルバデジタルコンバータ回路と、第２モータに流れる電流を演算する第２アナログデジタルコンバータ回路と、のいずれか少なくとも一つの回路を有してもよい。このように、レゾルバデジタルコンバータ回路といった、モータ制御に必要とされる各種の回路がＡＳＩＣに設けられていると、マイクロコンピュータにはそれらの回路が必要とされず、より汎用性の高いマイクロコンピュータを採用することができる。その結果、より安価なマイクロコンピュータを採用することができ、製造コストの削減を実現し得る。

本技術の一実施形態では、ＡＳＩＣにおいて、第１制御回路と第２制御回路は電気的に分離されていてもよい。この場合、フェールセーフ制御回路は、第１制御回路に設けられた第１フェールセーフ制御回路と、第２制御回路に設けられた第２フェールセーフ制御回路とを有していてもよい。以上によると、第１制御回路又は第２制御回路のいずれか一方に不具合が生じた場合に、他方の制御回路を用いて対応するモータを制御することができる。すなわち、十分なフェールセーフ性能を確保し得る。また、電気的に分離された第１制御回路と第２制御回路を含むＡＳＩＣを一つのパッケージで実現することができるため、モータ制御装置は複数のＡＳＩＣを備える必要がない。従って、製造コストの削減を実現し得る。

本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。

実施例のモータ制御装置のブロック図である。

図１を参照して実施例のモータ制御装置１００を説明する。本実施例のモータ制御装置１００は、二つの走行用モータ１３４、１４４（第１モータ１３４、第２モータ１４４）を備える電気自動車やハイブリッド車といった車両に搭載される。第１モータ１３４は、第１電力変換装置１３２を介して不図示のバッテリに接続されている。第１電力変換装置１３２は、不図示のバッテリから出力される直流電力を三相交流電力に変換し、第１モータ１３４に供給する。同様に、第２モータ１４４は、第２電力変換装置１４２を介して不図示のバッテリに接続されている。第２電力変換装置１４２は、不図示のバッテリから出力される直流電力を三相交流電力に変換し、第２モータ１４４に供給する。

第１電力変換装置１３２と第１モータ１３４との間には、第１電流センサ１３６が備えられている。第１電流センサ１３６は、第１モータ１３４の入力電流を計測する。計測された第１モータ１３４の入力電流は、後述の第１アナログデジタルコンバータ回路３４（以下、「アナログデジタルコンバータ回路」を、「ＡＤＣ回路」と称する）に送信される。同様に、第２電力変換装置１４２と第２モータ１４４との間には、第２電流センサ１４６が備えられている。第２電流センサ１４６は、第２モータ１４４の入力電流を計測する。計測された第２モータ１４４の入力電流は、後述の第２ＡＤＣ回路４４に送信される。

第１モータ１３４は、第１モータ１３４の回転角に関する情報を計測する第１角度センサ１３８に接続されている。第１角度センサ１３８は、レゾルバである。計測された第１モータ１３４の回転角に関する情報は、後述の第１レゾルバデジタルコンバータ回路３３（以下、「レゾルバデジタルコンバータ回路」を「ＲＤＣ回路」と称する）に送信される。同様に、第２モータ１４４は、第２モータ１４４の回転角に関する情報を計測する第２角度センサ１４８に接続されている。第２角度センサ１４８は、レゾルバである。計測された第２モータ１４４の回転角に関する情報は、後述の第２ＲＤＣ回路４３に送信される。

モータ制御装置１００は、マイクロコンピュータ１０と、ＡＳＩＣ（Application Specific Integrated Circuit、特定用途向け集積回路）２０と、を備える。マイクロコンピュータ１０は、第１モータ１３４及び第２モータ１４４に対する制御目標値をそれぞれ出力する。当該制御目標値は、外部から入力される指令値に基づいて決定される。ＡＳＩＣ２０は、第１モータ１３４及び第２モータ１４４に対して共通に設けられている。ＡＳＩＣ２０は、上記の制御目標値に基づいて、第１モータ１３４及び第２モータ１４４をそれぞれフィードバック制御する。また、ＡＳＩＣ２０は、フェールセーフ制御を行う。これらの詳細については後述する。

マイクロコンピュータ１０は、ＣＰＵ１２と、メモリ１４と、通信インターフェース１６、１８と、を備える。ＣＰＵ１２は、外部からの指令値に基づいて、制御目標値を演算する。メモリ１４は、揮発性、不揮発性メモリなどで構成され、種々の情報を記憶している。通信インターフェース１６は、外部からの指令値を受信するためのインターフェースである。通信インターフェース１８は、マイクロコンピュータ１０とＡＳＩＣ２０との間の通信を実行するインターフェースである。特に、マイクロコンピュータ１０は、通信インターフェース１８を介して、上記の制御目標値をＡＳＩＣ２０に送信する。なお、通信インターフェース１６、１８は別個に設けられる必要はなく、物理的に単一の通信インターフェースであってもよい。

ＡＳＩＣ２０は、通信インターフェース２２、２４と、第１制御回路３０と、第２制御回路４０と、を備える。通信インターフェース２２は、外部からの指令値を受信するためのインターフェースである。通信インターフェース２４は、マイクロコンピュータ１０とＡＳＩＣ２０との間の通信を実行するインターフェースである。なお、通信インターフェース２２、２４は別個に設けられる必要はなく、物理的に単一の通信インターフェースであってもよい。

第１制御回路３０は、第１モータ１３４をフィードバック制御する。すなわち、第１制御回路３０は、マイクロコンピュータ１０から送信される制御目標値と、後述する第１ＲＤＣ回路３３及び第１ＡＤＣ回路３４の演算値と、を比較して、当該演算値が制御目標値と一致するように、第１モータ１３４を制御する。第２制御回路４０は、第２モータ１４４をフィードバック制御する。すなわち、第２制御回路４０は、マイクロコンピュータ１０から送信される制御目標値と、後述する第２ＲＤＣ回路４３及び第２ＡＤＣ回路４４の演算地と、を比較して、当該演算値が制御目標値と一致するように、第２モータ１４４を制御する。

第１制御回路３０と第２制御回路４０は、ＡＳＩＣ２０の基板上において電気的に分離されている。本実施例においては、第１制御回路３０と第２制御回路４０それぞれについて電源及びグランドが設けられており、これにより第１制御回路３０と第２制御回路４０が電気的に分離されている。ＳＯＩ（Silicon on Insulator）を用いて、第１制御回路３０と第２制御回路４０が電気的に分離されていてもよい。

第１制御回路３０は、第１統合機能部３１と、第１制御ロジック格納回路３２と、第１ＲＤＣ回路３３と、第１ＡＤＣ回路３４と、を備えている。第１統合機能部３１は、第１制御回路３０の電源や監視ロジックを格納している。第１制御ロジック格納回路３２は、第１モータ１３４の制御ロジックを格納している。第１ＲＤＣ回路３３は、第１角度センサ１３８が計測した第１モータ１３４の回転角に関する情報から、第１モータ１３４の角度を演算する。第１ＡＤＣ回路３４は、第１電流センサ１３６が計測した第１モータ１３４の入力電流を演算する。

第２制御回路４０は、第２統合機能部４１と、第２制御ロジック格納回路４２と、第２ＲＤＣ回路４３と、第２ＡＤＣ回路４４と、を備えている。第２統合機能部４１は、第２制御回路４０の電源や監視ロジックを格納している。第２制御ロジック格納回路４２は、第２モータ１４４の制御ロジックを格納している。第２ＲＤＣ回路４３は、第２角度センサ１４８が計測した第２モータ１４４の回転角に関する情報から、第２モータ１４４の角度を演算する。第２ＡＤＣ回路４４は、第２電流センサ１４６が計測した第２モータ１４４の入力電流を演算する。

第１制御回路３０はさらに、第１フェールセーフ制御回路３６を備えている。第２制御回路４０はさらに、第２フェールセーフ制御回路４６を備えている。フェールセーフ制御回路３６、４６は、フェールセーフ制御を行う。フェールセーフ制御では、マイクロコンピュータ１０から送信される制御目標値に加えて、又は代えて、外部からフェールセーフ制御用の指令値を取得し、当該指令値に基づいて第１モータ１３４及び第２モータ１４４を制御する。例えば、マイクロコンピュータ１０に不具合が生じた場合に、マイクロコンピュータ１０は、ＡＳＩＣ２０に制御目標値を送信できないおそれがある。このような場合にフェールセーフ制御が行われ、マイクロコンピュータ１０から送信される制御目標値に代えて、外部からのフェールセーフ制御用の指令値に基づいて第１モータ１３４及び第２モータ１４４を制御する。なお、このような場合に、フェールセーフ制御回路３６、４６は、マイクロコンピュータ１０に異常が生じていることをユーザに報知するように構成されていてもよい。

以上のＡＳＩＣ２０がフェールセーフ制御回路３６、４６を備えている構成によると、マイクロコンピュータ１０に不具合が生じても、ＡＳＩＣ２０がフェールセーフ制御を実行することができる。従って、第１モータ１３４及び第２モータ１４４それぞれに対してマイクロコンピュータを設けなくとも、十分なフェールセーフ性能を確保することができる。すなわち、モータ制御装置１００は、二つのモータ１３４、１４４を制御するために一つのマイクロコンピュータ１０を備えていればよく、製造コストの削減と十分なフェールセーフ性能の確保を両立できる。

また、ＡＳＩＣ２０が第１制御回路３０と第２制御回路４０を備える構成によると、マイクロコンピュータ１０には、ＲＤＣ回路といった、モータ制御に必要とされる各種の回路が必要とされない。従って、モータ制御装置１００に採用されるマイクロコンピュータ１０として、より汎用性の高いマイクロコンピュータを採用することができる。その結果、モータ制御装置１００にはより安価なマイクロコンピュータを採用することができ、製造コストを削減できる。

さらに、ＡＳＩＣ２０の基板上において第１制御回路３０と第２制御回路４０が電気的に分離されており、そのそれぞれがフェールセーフ制御回路を有する構成によると、第１制御回路３０と第２制御回路４０のいずれか一方に不具合が生じた場合に、他方の制御回路を用いて対応するモータを制御することができる。この場合、他方の制御回路は、外部からのフェールセーフ制御用の指令値に基づいて対応するモータを制御してもよいし、フェールセーフ制御用の指令値とマイクロコンピュータ１０からの制御目標値との両方に基づいて、対応するモータを制御してもよい。従って、マイクロコンピュータ１０に不具合が生じた場合のみならず、第１制御回路３０と第２制御回路４０のいずれか一方に不具合が生じた場合にも、他方の正常な制御回路がフェールセーフ制御を実行することができる。さらに、このような構成では、第１制御回路３０と第２制御回路４０を含むＡＳＩＣ２０を一つのパッケージで実現することができる。従って、モータ制御装置１００は、複数のＡＳＩＣを備える必要がなく、製造コストを削減できる。

以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：マイクロコンピュータ
２０：ＡＳＩＣ
３０：第１制御回路
３２：第１制御ロジック格納回路
３３：第１レゾルバデジタルコンバータ回路
３４：第１アナログデジタルコンバータ回路
３６：第１フェールセーフ制御回路
４０：第２制御回路
４２：第１制御ロジック格納回路
４３：第２レゾルバデジタルコンバータ回路
４４：第２アナログデジタルコンバータ回路
４６：第２フェールセーフ制御回路
１００：モータ制御装置
１３４：第１モータ
１４４：第２モータ

Claims (3)

1. 第１モータ及び第２モータを含む、車両に搭載された複数の走行用モータを制御するモータ制御装置であって、
   外部から入力される指令値に基づいて、前記第１モータ及び前記第２モータに対する制御目標値をそれぞれ出力するマイクロコンピュータと、
   前記第１モータ及び前記第２モータに対して共通に設けられており、前記マイクロコンピュータから前記制御目標値を取得して、前記第１モータ及び前記第２モータをそれぞれフィードバック制御する特定用途向け集積回路（ＡＳＩＣ）と、
   を備え、
   前記ＡＳＩＣは、フェールセーフ制御を行うフェールセーフ制御回路を備えており、前記フェールセーフ制御では、前記マイクロコンピュータによる前記制御目標値に加えて、又は代えて、外部から前記フェールセーフ制御用の指令値を取得する、
   モータ制御装置。
2. 前記ＡＳＩＣは、前記第１モータをフィードバック制御する第１制御回路と、前記第２モータをフィードバック制御する第２制御回路と、を備え、
   前記第１制御回路は、
   前記第１モータの制御ロジックを格納した第１制御ロジック格納回路と、
   前記第１モータのモータ角度を演算する第１レゾルバデジタルコンバータ回路と、
   前記第１モータに流れる電流を演算する第１アナログデジタルコンバータ回路と、
   のいずれか少なくとも一つの回路を有しており、
   前記第２制御回路は、
   前記第２モータの制御ロジックを格納した第２制御ロジック格納回路と、
   前記第２モータのモータ角度を演算する第２レゾルバデジタルコンバータ回路と、
   前記第２モータに流れる電流を演算する第２アナログデジタルコンバータ回路と、
   のいずれか少なくとも一つの回路を有している、請求項１に記載のモータ制御装置。
3. 前記ＡＳＩＣにおいて、
   前記第１制御回路と前記第２制御回路は電気的に分離されており、
   前記フェールセーフ制御回路は、前記第１制御回路に設けられた第１フェールセーフ制御回路と、前記第２制御回路に設けられた第２フェールセーフ制御回路とを有する、請求項２に記載のモータ制御装置。

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