JP2021033289A - ディスプレイ装置 - Google Patents

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Abstract

【課題】ディスプレイ装置を提供する。【解決手段】ディスプレイ装置は、基板と、基板上に提供される発光素子と、発光素子を制御する駆動トランジスタ素子と、駆動トランジスタ素子のソース領域に電気的に連結される第１電源ラインと、駆動トランジスタ素子のゲート電極に電気的に連結される伝導性パターンと、第１電源ラインと電気的に連結される第２電源ラインと、を含み、伝導性パターンと第１電源ラインとは、第１キャパシタを構成し、伝導性パターンと第２電源ラインとは、第２キャパシタを構成し、第１キャパシタ及び第２キャパシタは、並列に連結される。【選択図】図１

Description

本開示は、ディスプレイ装置に関する。
ディスプレイ装置として、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）及びＯＬＥＤ（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）ディスプレイなどが広く使われている。近年、マイクロＬＥＤ（ｍｉｃｒｏ−ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）を用いて、高解像度のディスプレイ装置を製作する技術が脚光を浴びている。しかし、マイクロＬＥＤを用いた高解像度のディスプレイ装置を製作するためには、高効率の小型ＬＥＤチップを製作しなければならず、小型ＬＥＤチップを適切な位置に配列させるために、高難易度の転写技術が求められている。
本発明が解決しようとする課題は、ディスプレイ装置の電気的特性を改善することにある。
一側面において、基板と、基板上に提供される発光素子と、発光素子を制御する駆動トランジスタ素子と、駆動トランジスタ素子のソース領域に電気的に連結される第１電源ラインと、駆動トランジスタ素子のゲート電極に電気的に連結される伝導性パターンと、第１電源ラインと電気的に連結される第２電源ラインと、を含み、伝導性パターンと第１電源ラインとは、第１キャパシタを構成し、伝導性パターンと第２電源ラインとは、第２キャパシタを構成し、第１キャパシタ及び第２キャパシタは、並列に連結されたディスプレイ装置が提供される。
伝導性パターンは、第１電源ラインと、第２電源ラインとの間に提供されてもよい。
発光素子は、下部半導体層と、下部半導体層上の上部半導体層と、下部半導体層と上部半導体層との間に提供される発光層と、上部半導体層上に提供されるアノード電極と、を含み、アノード電極は、基板の上面に平行な方向に沿って、第２電源ラインと重畳してもよい。
アノード電極は、上部半導体層の上面のエッジに沿って延びて、上部半導体層の上面を露出してもよい。
アノード電極は、上部半導体層の上面を全体的に覆ってもよい。
駆動トランジスタ素子は、ソース領域とドレイン領域とを含む活性パターンを含み、基板の上面に垂直な方向に沿った観点から、活性パターンと第２電源ラインとは、互いに離隔されてもよい。
ディスプレイ装置は、第１電源ラインと平行に延びるデータラインをさらに含み、基板の上面に垂直な方向に沿った観点から、伝導性パターンは、データラインから離隔されてもよい。
ディスプレイ装置は、第１電源ラインと平行に延びるデータラインをさらに含み、伝導性パターンは、基板の上面に垂直な方向に沿って、データラインに重畳してもよい。
基板の上面に垂直な方向に沿った観点から、伝導性パターンは、データラインを通ってもよい。
ディスプレイ装置は、基板の上面に平行な第１方向に延びるデータラインと、第１方向と交差する第２方向に延びるスキャンラインと、データラインとスキャンラインとが交差する領域に提供されるスイッチングトランジスタ素子と、をさらに含み、データラインは、スイッチングトランジスタ素子のソース領域に電気的に連結され、スキャンラインは、スイッチングトランジスタ素子のゲート電極に電気的に連結され、伝導性パターンは、スイッチングトランジスタ素子のドレイン領域に電気的に連結されてもよい。
基板の上面に垂直な第３方向に沿った観点から、第２電源ラインは、スキャンラインから離隔されてもよい。
第２電源ラインは、基板の上面に垂直な第３方向に沿って、スキャンラインに重畳してもよい。
基板の上面に垂直な第３方向に沿った観点から、第２電源ラインは、スキャンラインを通ってもよい。
伝導性パターンの一部の領域の幅は、一部の領域と基板の上面に垂直な方向に沿って重畳する第２電源ラインの幅と同じであってもよい。
一側面において、互いに交差する第１方向及び第２方向に沿って配列されたサブピクセルを含み、サブピクセルそれぞれは、発光素子と、発光素子を制御する駆動トランジスタ素子と、第１方向に延びる第１電源ラインと、第２方向に延びる第２電源ラインと、を含み、第１電源ラインは、駆動トランジスタ素子のソース領域に電気的に連結され、第２電源ラインは、駆動トランジスタ素子と発光素子との間のレベルに位置し、第１電源ラインに電気的に連結されるディスプレイ装置が提供される。
サブピクセルそれぞれは、駆動トランジスタ素子のゲート電極に電気的に連結される伝導性パターンをさらに含み、伝導性パターンは、第１電源ラインと第２電源ラインとの間のレベルに位置してもよい。
伝導性パターンと第１電源ラインとは、第１キャパシタを構成するように互いに対向し、伝導性パターンと第２電源ラインとは、第２キャパシタを構成するように互いに対向し、第１キャパシタ及び第２キャパシタは、並列に連結されてもよい。
伝導性パターンは、第１方向及び第２方向に垂直な第３方向に沿って、第１電源ライン及び第２電源ラインのうち少なくとも一本に重畳してもよい。
サブピクセルのうち、第２方向に沿って互いにすぐ隣接した一対のサブピクセルは、一本の第１電源ラインを共有してもよい。
第２電源ラインは、第１方向に延びた突出部を含み、突出部は、第２方向に沿って、互いにすぐ隣接した一対のサブピクセル内に提供されてもよい。
突出部は、第１方向に沿って、互いにすぐ隣接した一対のサブピクセル内に提供されてもよい。
突出部は、第２方向に沿って、互いにすぐ隣接した一対のサブピクセルの発光素子の間に提供されてもよい。
発光素子は、下部半導体層と、下部半導体層上の上部半導体層と、下部半導体層と上部半導体層との間に提供される活性層と、上部半導体層上に提供されるアノード電極と、を含み、アノード電極と突出部とは、第２方向に沿って互いに重畳してもよい。
アノード電極と第２電源ラインとは、同じレベルに位置してもよい。
一側面において、基板と、基板の上面に垂直な第１方向に沿って、基板に重畳する発光領域と、発光領域の間にそれぞれ提供される非発光領域と、発光領域上に提供されるアノード電極と、非発光領域上に提供される第１電源ラインと、を含み、アノード電極は、非発光領域上に延び、アノード電極と第１電源ラインとは、基板の上面に平行な第２方向に沿って、互いに重畳するディスプレイ装置が提供される。
発光領域をそれぞれ制御する駆動トランジスタ素子と、駆動トランジスタ素子のゲート電極とそれぞれ電気的に連結された伝導性パターンと、をさらに含み、第１電源ラインは、第１方向に沿って、伝導性パターンと重畳してもよい。
駆動トランジスタ素子のソース領域に電気的に連結される第２電源ラインをさらに含み、第１電源ラインは、第１方向に沿って、伝導性パターンと重畳してもよい。
第２電源ラインそれぞれは、それにすぐ隣接した一対の駆動トランジスタ素子のソース領域に電気的に連結されてもよい。
駆動トランジスタ素子は、ソース領域及びドレイン領域が提供される活性パターンを含み、第１方向に沿った観点から、第１電源ラインは、活性パターンから離隔されてもよい。
本発明の一実施形態に係るディスプレイ装置の概念図である。 図１のディスプレイ装置の詳細な概念図である。 図１のディスプレイ装置内のサブピクセルの回路図である。 例示的な実施形態によるディスプレイ装置の平面図である。 図４のディスプレイ装置のアノード電極及び第２電源ラインを説明するための平面図である。 図４のディスプレイ装置のスキャンライン及び伝導性パターンを説明するための平面図である。 図４のディスプレイ装置の第１電源ライン及びデータラインを説明するための平面図である。 図４のＩ−Ｉ’線に沿った断面図である。 図４のＩＩ−ＩＩ’線に沿った断面図である。 図４のＩＩＩ−ＩＩＩ’線に沿った断面図である。 例示的な実施形態によるディスプレイ装置の平面図である。 図１１のディスプレイ装置のアノード電極及び第２電源ラインを説明するための平面図である。 例示的な実施形態によるディスプレイ装置の平面図である。 図１３のディスプレイ装置のアノード電極及び第２電源ラインを説明するための平面図である。 例示的な実施形態によるディスプレイ装置の平面図である。 例示的な実施形態によるディスプレイ装置の平面図である。 例示的な実施形態によるディスプレイ装置の平面図である。 例示的な実施形態によるディスプレイ装置の平面図である。 例示的な実施形態によるディスプレイ装置の平面図である。
以下、添付された図面を参照して、本発明の実施形態について詳細に説明する。以下の図面において、同じ参照符号は、同じ構成要素を指し、図面上で、各構成要素のサイズは、説明の明瞭性及び便宜上、誇張されうる。一方、以下に述べられる実施形態は、単に例示的なものに過ぎず、それらの実施形態から多様な変形が可能である。
以下で、“上部”や“上”と記載されたものは、接触して真上にあるものだけでなく、非接触で上にあるものも含む。
単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。また、ある部分がある構成要素を“含む”とする時、それは、特にそれに反する記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むことを意味する。
また、明細書に記載された“…部”などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、それは、ハードウェアまたはソフトウェアにより具現されたり、ハードウェアとソフトウェアとの結合により具現されたりする。
図１は、本発明の一実施形態に係るディスプレイ装置の概念図である。図２は、図１のディスプレイ装置の詳細な概念図である。図３は、図１のディスプレイ装置内のサブピクセルの回路図である。
図１ないし図３を参照すれば、本実施形態に係るディスプレイ装置１は、表示領域ＤＡと非表示領域ＮＤＡとを含む。表示領域ＤＡは、映像を表示する領域でもある。表示領域ＤＡは、映像を表示するためのピクセルＰを含む。ピクセルＰは、相異なる色をそれぞれ放出するサブピクセルＳＰを含む。
ディスプレイ装置１は、サブピクセルＳＰ、第１電源ラインパッドＶＬＰ１、第２電源ラインパッドＶＬＰ２、スキャン駆動部（図示せず）、データ駆動部（図示せず）及びプロセッサ（図示せず）を含む。サブピクセルＳＰは、表示領域ＤＡ内に提供される。例えば、サブピクセルＳＰは、Ｘ方向ＤＲ＿Ｘ及びＹ方向ＤＲ＿Ｙに配列される。スキャン駆動部、データ駆動部、第１電源ラインパッドＶＬＰ１、第２電源ラインパッドＶＬＰ２及びプロセッサは、非表示領域ＮＤＡ内に提供される。
スキャン駆動部は、スイッチングトランジスタのチャネルを形成するスキャン信号を生成する。データ駆動部は、駆動トランジスタのチャネルを形成するデータ信号を生成する。第１電源ラインパッドＶＬＰ１及び第２電源ラインパッドＶＬＰ２は、発光部を駆動させる駆動電圧を有する。プロセッサは、外部から受信される映像信号に基づいて、または自体的にデジタル映像データであるＲＧＢ映像データを生成する。
サブピクセルＳＰは、スキャンラインＳＬ、データラインＤＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、スイッチングトランジスタＭＳ、駆動トランジスタＭＤ、ストレージキャパシタＣｓｔ及び発光部Ｌを含む。但し、サブピクセルＳＰが含むトランジスタ及びキャパシタの個数は、それに限定されるものではない。
発光部Ｌのアノード電極は、駆動トランジスタのドレイン電極に電気的に連結される。駆動トランジスタＭＤの電流量は、スイッチングトランジスタＭＳを介して印加されるデータ信号により制御される。この時、印加された電圧を一定の期間維持するためのストレージキャパシタＣｓｔが、駆動トランジスタＭＤのソース電極とゲート電極との間に連結される。
ストレージキャパシタＣｓｔは、第１キャパシタＣ１及び第２キャパシタＣ２を含む。第１及び第２キャパシタＣ１，Ｃ２は、並列に連結される。ストレージキャパシタＣｓｔのキャパシタンスは、第１キャパシタＣ１のキャパシタンスと、第２キャパシタＣ２のキャパシタンスとの和でもある。
発光部Ｌのカソード電極は、接地電源ＶＳＳに電気的に連結される。発光部Ｌは、駆動トランジスタＭＤから提供された電流に対応して、光を生成する。例えば、発光部Ｌは、マイクロＬＥＤを含む。
サブピクセルＳＰは、データ信号に対応して、第１電源ラインＶＬ１から、発光部Ｌを経由して、接地電源ＶＳＳに供給される電流量により制御される。それによって、発光領域から光が放出される。
スキャンラインＳＬが提供され、スキャン駆動部から、表示領域ＤＡ内に延びる。スキャンラインＳＬは、スキャン駆動部からスキャン信号を受信して、前記スキャン信号をサブピクセルＳＰに伝達する。スキャンラインＳＬは、Ｘ方向ＤＲ＿Ｘに延びる。
データラインＤＬが提供され、データ駆動部から、表示領域ＤＡ内に延びる。データラインＤＬは、データ駆動部からデータ信号を受信して、前記データ信号をサブピクセルＳＰに伝達する。この時、データラインＤＬは、スキャン信号に応答して、データ信号をサブピクセルＳＰに伝達する。データラインＤＬは、Ｘ方向ＤＲ＿Ｘと交差するＹ方向ＤＲ＿Ｙに延びる。
第１電源ラインＶＬ１が提供され、第１電源ラインパッドＶＬＰ１から、表示領域ＤＡ内に延びる。第１電源ラインＶＬ１は、Ｙ方向ＤＲ＿Ｙに延びる。第２電源ラインＶＬ２が提供され、第２電源ラインパッドＶＬＰ２から、表示領域ＤＡ内に延びる。第２電源ラインＶＬ２は、Ｘ方向ＤＲ＿Ｘに延びる。
互いに交差するスキャンラインＳＬとデータラインＤＬとにより、サブピクセルが定義される。サブピクセルは、一本のスキャンラインＳＬ及び一本のデータラインＤＬが互いに交差する領域に提供される。
Ｘ方向ＤＲ＿Ｘに沿って配列されたサブピクセルＳＰに、それぞれ第１電源ラインＶＬ１が連結されるものと示しているが、それは、例示的なものである。他の例において、Ｘ方向ＤＲ＿Ｘに沿って配列された一対のサブピクセルＳＰ当たり、一本の第１電源ラインＶＬ１が提供されてもよい。言い換えれば、Ｘ方向ＤＲ＿Ｘに沿って互いにすぐ隣接した一対のサブピクセルＳＰは、一本の第１電源ラインＶＬ１を共有してもよい。
図４は、例示的な実施形態によるディスプレイ装置の平面図である。図５は、図４のディスプレイ装置のアノード電極及び第２電源ラインを説明するための平面図である。図６は、図４のディスプレイ装置のスキャンライン及び伝導性パターンを説明するための平面図である。図７は、図４のディスプレイ装置の第１電源ライン及びデータラインを説明するための平面図である。図８は、図４のＩ−Ｉ’線に沿った断面図である。図９は、図４のＩＩ−ＩＩ’線に沿った断面図である。図１０は、図４のＩＩＩ−ＩＩＩ’線に沿った断面図である。
図４ないし図１０を参照すれば、第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を含むディスプレイ装置２が提供される。第１及び第２サブピクセルＳＰ１，ＳＰ２それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。
第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を横切る基板１００が提供される。第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２は、基板１００の上面１００ｕに平行な第１方向ＤＲ１に沿って互いにすぐ隣接する。例えば、基板１００は、シリコン基板、ガラス基板、サファイア基板、ＳｉＯ２がコーティングされたシリコン基板である。但し、基板１００は、前記例示されたものに限定されない。
基板１００上に、下部半導体層２１０が提供される。下部半導体層２１０は、第１導電型を有するＩＩＩ−Ｖ化合物半導体を含む。例えば、下部半導体層２１０は、ｎ型ＧａＮを含む。
上部半導体層２３０は、下部半導体層２１０上に提供される。上部半導体層２３０は、第１導電型と異なる第２導電型を有するＩＩＩ−Ｖ化合物半導体を含む。例えば、上部半導体層２３０は、ｐ型ＧａＮを含む。
活性層２２０は、下部半導体層２１０と上部半導体層２３０との間に提供される。活性層２２０は、下部半導体層２１０及び上部半導体層２３０から提供された電子及び正孔を収容して、光を生成する。活性層２２０は、単一量子井戸（Ｓｉｎｇｌｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ： ＳＱＷ）、多重量子井戸（Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ： ＭＱＷ）、超格子（Ｓｕｐｅｒ Ｌａｔｔｉｃｅｓ： ＳＬｓ）またはそれらの組み合わせを含む。例えば、活性層２２０は、ＩｎｘＧａ１−ｘＮ／ＧａＮ（０≦ｘ＜１）を含む。
下部半導体層２１０、活性層２２０及び上部半導体層２３０は、発光領域ＥＲ及び非発光領域ＩＲを含む。発光領域ＥＲは、光が生成される領域である。発光領域ＥＲ内の下部半導体層２１０、活性層２２０及び上部半導体層２３０は、発光素子と称される。例えば、発光素子は、マイクロＬＥＤを含む。例えば、発光領域ＥＲ内の活性層２２０は、光を生成する。非発光領域ＩＲは、光が生成されない領域である。例えば、非発光領域ＩＲ内の活性層２２０は、光を生成しない。
上部半導体層２３０上に、パッシベーション層２４０が提供される。パッシベーション層２４０は、非発光領域ＩＲ上に提供される。パッシベーション層２４０は、発光領域ＥＲを露出する。パッシベーション層２４０は、絶縁物質を含む。例えば、パッシベーション層２４０は、シリコン酸化物またはシリコン窒化物を含む。パッシベーション層２４０は、単層構造または多層構造を有する。
アノード電極２５０は、発光領域ＥＲ上に提供される。アノード電極２５０は、発光領域ＥＲ内の上部半導体層２３０の上面から、発光領域ＥＲに隣接したパッシベーション層２４０の上面に延びる。アノード電極２５０は、発光領域ＥＲ内の上部半導体層２３０の上面を露出する。アノード電極２５０は、発光領域ＥＲ内の上部半導体層２３０に電気的に連結される。例えば、アノード電極２５０は、発光領域ＥＲ内の上部半導体層２３０に直接接する。例えば、アノード電極２５０は、金属を含む。
パッシベーション層２４０及びアノード電極２５０の上に順次に積層された第１絶縁層２６０、第２絶縁層３１０、第３絶縁層３２０、第４絶縁層３３０及び第５絶縁層３４０が提供される。例えば、第１絶縁層２６０、第２絶縁層３１０、第３絶縁層３２０、第４絶縁層３３０及び第５絶縁層３４０は、シリコン酸化物またはシリコン窒化物を含む。
第２絶縁層３１０と第１絶縁層２６０との間に、第１活性パターンＡＰ１が提供される。第１活性パターンＡＰ１は、チャネル領域Ｃ、ソース領域Ｓ及びドレイン領域Ｄを含む。ソース領域Ｓとドレイン領域Ｄとは、チャネル領域Ｃを挟んで、互いに離隔される。例えば、第１活性パターンＡＰ１は、ポリシリコンを含む。ソース領域Ｓ及びドレイン領域Ｄは、第１活性パターンＡＰ１に不純物が注入されて形成される。
ドレイン領域Ｄは、第１コンタクトＣＴ１、第１連結配線ＣＬ１及び第２コンタクトＣＴ２により、アノード電極２５０と電気的に連結される。第１コンタクトＣＴ１、第１連結配線ＣＬ１及び第２コンタクトＣＴ２は、伝導性物質を含む。第１連結配線ＣＬ１は、第３絶縁層３２０と第４絶縁層３３０との間に提供される。第１連結配線ＣＬ１は、基板１００の上面に平行な方向に沿って延びる。基板１００の上面１００ｕに垂直な第３方向ＤＲ３に沿った観点から、第１連結配線ＣＬ１の一端部は、アノード電極２５０と重畳し、他の端部は、すぐ隣接した第１活性パターンＡＰ１に重畳する。
第１コンタクトＣＴ１は、第１連結配線ＣＬ１とアノード電極２５０との間に提供される。第１コンタクトＣＴ１は、第３方向ＤＲ３に沿って延びる。第１コンタクトＣＴ１は、第１絶縁層２６０、第２絶縁層３１０及び第３絶縁層３２０を貫通する。第１連結配線ＣＬ１とアノード電極２５０とは、第１コンタクトＣＴ１により、互いに電気的に連結される。
第２コンタクトＣＴ２は、第１連結配線ＣＬ１とそれにすぐ隣接したドレイン領域Ｄとの間に提供される。第２コンタクトＣＴ２は、第３方向ＤＲ３に沿って延びる。第２コンタクトＣＴ２は、第２絶縁層３１０及び第３絶縁層３２０を貫通する。第１連結配線ＣＬ１とドレイン領域Ｄとは、第２コンタクトＣＴ２により、互いに電気的に連結される。
チャネル領域Ｃ上に、ゲート電極ＧＥが提供される。ゲート電極ＧＥは、第２絶縁層３１０と第３絶縁層３２０との間に提供される。ゲート電極ＧＥは、第１活性パターンＡＰ１に第３方向ＤＲ３に沿って重畳する伝導性パターン３５０の一部分でもある。伝導性パターン３５０については後述する。ソース領域Ｓ、ドレイン領域Ｄ、チャネル領域Ｃ、ゲート電極ＧＥ及び第２絶縁層３１０は、駆動トランジスタを構成している。
ソース領域Ｓは、第３コンタクトＣＴ３により、第１電源ラインＶＬ１に電気的に連結される。例えば、第３コンタクトＣＴ３及び第１電源ラインＶＬ１は、伝導性物質を含む。第１電源ラインＶＬ１については後述する。
第３コンタクトＣＴ３は、第１活性パターンＡＰ１のソース領域Ｓと、第１電源ラインＶＬ１との間に提供される。第３コンタクトＣＴ３は、第２絶縁層３１０、第３絶縁層３２０及び第４絶縁層３３０を貫通する。例えば、第３コンタクトＣＴ３は、第３方向ＤＲ３に沿って延びる。第１活性パターンＡＰ１のソース領域Ｓと、第１電源ラインＶＬ１とは、第３コンタクトＣＴ３により、互いに電気的に連結される。第１サブピクセルＳＰ１と第２サブピクセルＳＰ２とは、第１電源ラインＶＬ１を共有しているので、第１サブピクセルＳＰ１内の第３コンタクトＣＴ３と、第２サブピクセルＳＰ２内の第３コンタクトＣＴ３とは、全て第１電源ラインＶＬ１に電気的に接触することができる。
第１コンタクトＣＴ１、第２コンタクトＣＴ２、第３コンタクトＣＴ３、第１連結配線ＣＬ１、第１活性パターンＡＰ１、ゲート電極ＧＥ及び第１電源ラインＶＬ１は、非発光領域ＥＲ上に提供される。
伝導性パターン３５０は、第２絶縁層３１０と第３絶縁層３２０との間に提供される。伝導性パターン３５０は、基板１００の上面に平行な第２方向ＤＲ２に沿って延びる。伝導性パターン３５０は、第１方向ＤＲ１に沿って突出した部分を有する。但し、伝導性パターン３５０の形状は、それに限定されない。伝導性パターン３５０は、第４コンタクトＣＴ４、第２連結配線ＣＬ２及び第５コンタクトＣＴ５により、第２活性パターンＡＰ２と電気的に連結される。第４コンタクトＣＴ４、第２連結配線ＣＬ２及び第５コンタクトＣＴ５は、伝導性物質を含む。
第２活性パターンＡＰ２は、第２絶縁層３１０と第１絶縁層２６０との間に提供される。第２活性パターンＡＰ２の一端部は、第３方向ＤＲ３に沿って、第２連結配線ＣＬ２に重畳する。第２活性パターンＡＰ２の他の端部は、第３方向ＤＲ３に沿って、データラインＤＬに重畳する。第２活性パターンＡＰ２は、ソース領域（図示せず）、ドレイン領域（図示せず）、及びソース領域とドレイン領域との間に提供されたチャネル領域（図示せず）を含む。
前記チャネル領域上に、ゲート電極（図示せず）が提供される。ゲート電極は、第２絶縁層３１０と第３絶縁層３２０との間に提供される。ゲート電極は、スキャンラインＳＬの一部分でもある。例えば、ゲート電極は、スキャンラインＳＬの第１方向ＤＲ１に沿って延びた部分から、第２方向ＤＲ２に沿って突出した部分である。
第２活性パターンＡＰ２内のソース領域、ドレイン領域及びチャネル領域、前記チャネル領域上のゲート電極、並びにチャネル領域とゲート電極との間の第２絶縁層３１０は、スイッチングトランジスタを構成している。
第２連結配線ＣＬ２は、第３絶縁層３２０と第４絶縁層３３０との間に提供される。第２連結配線ＣＬ２の一端部は、第３方向ＤＲ３に沿って、伝導性パターン３５０及び第２電源ラインＶＬ２と重畳する。第２連結配線ＣＬ２の他の端部は、第３方向ＤＲ３に沿って、第２活性パターンＡＰ２に重畳する。
第４コンタクトＣＴ４は、第２連結配線ＣＬ２と伝導性パターン３５０との間に提供される。第４コンタクトＣＴ４は、第３絶縁層３２０を貫通する。例えば、第４コンタクトＣＴ４は、第３方向ＤＲ３に沿って延びる。第２連結配線ＣＬ２と伝導性パターン３５０とは、第４コンタクトＣＴ４により、互いに電気的に連結される。
第５コンタクトＣＴ５は、第２連結配線ＣＬ２と、第２活性パターンＡＰ２のドレイン領域との間に提供される。第５コンタクトＣＴ５は、第３絶縁層３２０及び第２絶縁層３１０を貫通する。例えば、第５コンタクトＣＴ５は、第３方向ＤＲ３に沿って延びる。第２連結配線ＣＬ２と、第２活性パターンＡＰ２のドレイン領域とは、第５コンタクトＣＴ５により、互いに電気的に連結される。
データラインＤＬは、第４絶縁層３３０と第５絶縁層３４０との間に提供される。データラインＤＬは、第２方向ＤＲ２に沿って延びる。データラインＤＬの機能は、図１ないし図３を参照して述べられたものと実質的に同じである。
データラインＤＬと第２活性パターンＡＰ２とは、第６コンタクトＣＴ６により、互いに電気的に連結される。例えば、データラインＤＬと、第２活性パターンＡＰ２の他の端部との間に、第６コンタクトＣＴ６が提供される。第６コンタクトＣＴ６は、第４絶縁層３３０、第３絶縁層３２０及び第２絶縁層３１０を貫通する。例えば、第６コンタクトＣＴ６は、第３方向ＤＲ３に沿って延びる。
スキャンラインＳＬは、第２絶縁層３１０と第３絶縁層３２０との間に提供される。図６に示すように、スキャンラインＳＬは、伝導性パターン３５０と実質的に同じレベルに位置している。スキャンラインＳＬと基板１００との間の距離は、伝導性パターン３５０と基板１００との間の距離と実質的に同じである。スキャンラインＳＬは、第１方向ＤＲ１に沿って延びる。スキャンラインＳＬは、第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を通る。スキャンラインＳＬの一部分は、第２方向ＤＲ２に沿って延びて、第２活性パターンＡＰ２を横切る。言い換えれば、スキャンラインＳＬの前記一部分は、第３方向ＤＲ３に沿って、第２活性パターンＡＰ２と重畳する。スキャンラインＳＬの前記一部分は、前述したスイッチングトランジスタのゲート電極でもある。
第１電源ラインＶＬ１は、第４絶縁層３３０と第５絶縁層３４０との間に提供される。図７に示すように、第１電源ラインＶＬ１は、データラインＤＬと実質的に同じレベルに位置している。第１電源ラインＶＬ１と基板１００との間の距離は、データラインＤＬと基板１００との間の距離と実質的に同じである。第１電源ラインＶＬ１は、第２方向ＤＲ２に沿って延びる。第１電源ラインＶＬ１は、第１サブピクセルＳＰ１と第２サブピクセルＳＰ２とにわたって提供される。第１電源ラインＶＬ１の一部分は、第１サブピクセルＳＰ１内に提供される。第１電源ラインＶＬ１の他の部分は、第２サブピクセルＳＰ２内に提供される。
第１サブピクセルＳＰ１と第２サブピクセルＳＰ２とは、第１電源ラインＶＬ１を共有している。第１サブピクセルＳＰ１の第１活性パターンＡＰ１と、第２サブピクセルＳＰ２の第１活性パターンＡＰ１とは、第１電源ラインＶＬ１に電気的に連結される。具体的には、図８に示すように、第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２の第１活性パターンＡＰ１のソース領域Ｓは、それぞれ第３コンタクト３２０により、第１電源ラインＶＬ１に電気的に連結される。但し、それは、例示的なものである。他の例において、二本の第１電源ラインが、第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２内にそれぞれ提供されてもよい。
第１電源ラインＶＬ１は、第３方向ＤＲ３に沿って、伝導性パターン３５０と重畳する。第１電源ラインＶＬ１と伝導性パターン３５０とは、互いに交差する領域で対向している。互いに対向する第１電源ラインＶＬ１と伝導性パターン３５０とは、第１キャパシタＣ１（図３）を構成している。
第２電源ラインＶＬ２は、第１絶縁層２６０とパッシベーション層２４０との間に提供される。図５に示すように、第２電源ラインＶＬ２は、アノード電極２５０と実質的に同じレベルに位置している。第２電源ラインＶＬ２と基板１００との間の距離は、アノード電極２５０と基板１００との間の距離と実質的に同じである。第２電源ラインＶＬ２は、基板の上面に平行な方向に沿って、アノード電極２５０と重畳する。
第２電源ラインＶＬ２が、アノード電極２５０と実質的に同じレベルに位置しているので、第２電源ラインＶＬ２は、アノード電極２５０の形成時に共に形成される。アノード電極２５０は、パッシベーション層２４０上に伝導性物質膜（図示せず）を形成した後、それをパターニングする工程により形成される。前記パターニング工程時、パッシベーション層２４０上の伝導性物質膜は全て除去されず、その一部が残っている。パッシベーション層２４０上に残った伝導性物質膜の前記一部が、第２電源ラインＶＬ２でもある。
第２電源ラインＶＬ２は、第１方向ＤＲ１に沿って延びる。第２電源ラインＶＬ２は、第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を通る。第２電源ラインＶＬ２の一部分は、第１サブピクセルＳＰ１内に提供される。第２電源ラインＶＬ２の他の部分は、第２サブピクセルＳＰ２内に提供される。
第２電源ラインＶＬ２は、第２方向ＤＲ２に沿って延びる突出部ＰＰを有する。突出部ＰＰは、第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２にわたって提供される。突出部ＰＰの一部分は、第１サブピクセルＳＰ１内に提供される。突出部ＰＰの他の部分は、第２サブピクセルＳＰ２内に提供される。突出部ＰＰは、スキャンラインＳＬと第３方向ＤＲ３に沿って重畳しない。第３方向ＤＲ３に沿った観点から、突出部ＰＰは、スキャンラインＳＬから離隔される。
第２電源ラインＶＬ２は、第３方向ＤＲ３に沿って、伝導性パターン３５０と重畳する。第２電源ラインＶＬ２と伝導性パターン３５０とは、第２キャパシタＣ２（図３）を構成している。
第２電源ラインＶＬ２は、第３方向ＤＲ３に沿って、第１電源ラインＶＬ１と重畳する。第２電源ラインＶＬ２と第１電源ラインＶＬ１とは、連結コンタクトＣＣＴにより、互いに電気的に連結される。連結コンタクトＣＣＴが第２電源ラインＶＬ２の突出部ＰＰに提供されたものと示しているが、それは、例示的なものである。連結コンタクトＣＣＴは、第１絶縁層２６０、第２絶縁層３１０、第３絶縁層３２０及び第４絶縁層３３０を貫通してもよい。連結コンタクトＣＣＴは、第３方向ＤＲ３に沿って延びる。第１電源ラインＶＬ１と第２電源ラインＶＬ２とは、実質的に同じ電圧を有する。
本開示の第１及び第２キャパシタＣ１，Ｃ２（図３）は、並列に連結される。ストレージキャパシタＣｓｔ（図３）は、並列に連結された第１及び第２キャパシタＣ１，Ｃ２（図３）の等価キャパシタでもある。したがって、ストレージキャパシタＣｓｔ（図３）のキャパシタンスは、第１キャパシタＣ１（図３）のキャパシタンスと、第２キャパシタＣ２（図３）のキャパシタンスとの和でもある。結果として、ストレージキャパシタＣｓｔ（図３）のキャパシタンスが増加することができる。
本開示の第１電源ラインＶＬ１と第２電源ラインＶＬ２とは、並列に連結される。したがって、電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗が減少することができる。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置２を提供することができる。
図１１は、例示的な実施形態によるディスプレイ装置の平面図である。図１２は、図１１のディスプレイ装置のアノード電極及び第２電源ラインを説明するための平面図である。説明の簡潔さのために、図４ないし図１０を参照して述べられたものと実質的に同じ内容は述べられない。
図１１及び図１２を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、第３サブピクセルＳＰ３及び第４サブピクセルＳＰ４を含むディスプレイ装置３が提供される。第１及び第２サブピクセルＳＰ１，ＳＰ２は、第１方向ＤＲ１に沿って、互いにすぐ隣接する。第１及び第３サブピクセルＳＰ１，ＳＰ３は、第２方向ＤＲ２に沿って、互いにすぐ隣接する。第２及び第４サブピクセルＳＰ２，ＳＰ４は、第２方向ＤＲ２に沿って、互いにすぐ隣接する。第３及び第４サブピクセルＳＰ３，ＳＰ４は、第１方向ＤＲ１に沿って、互いにすぐ隣接する。
第１ないし第４サブピクセルＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。第１ないし第４サブピクセルＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４それぞれのデータラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図４ないし図１０を参照して述べられたものと実質的に同じである。
図４ないし図１０を参照して述べられたところと異なり、第３方向ＤＲ３に沿った観点から、第２電源ラインＶＬ２の突出部ＰＰは、第１方向ＤＲ１に沿って、すぐ隣接した二つのサブピクセルにわたって提供される。例えば、第３サブピクセルＳＰ３及び第４サブピクセルＳＰ４内で、第１方向ＤＲ１に沿って延びる第２電源ラインＶＬ２の突出部ＰＰは、第１サブピクセルＳＰ１内及び第２サブピクセルＳＰ２内に延びる。前記突出部ＰＰの端部ＶＰは、第１サブピクセルＳＰ１のアノード電極２５０と、第２サブピクセルＳＰ２のアノード電極２５０との間に提供される。突出部ＰＰの端部ＶＰは、第１サブピクセルＳＰ１のアノード電極２５０、及び第２サブピクセルＳＰ２のアノード電極２５０と実質的に同じレベルに位置している。突出部ＰＰの端部ＶＰは、第１サブピクセルＳＰ１のアノード電極２５０、及び第２サブピクセルＳＰ２のアノード電極２５０と第１方向ＤＲ１に沿って重畳する。
本開示の第２電源ラインＶＬ２は、第１活性パターンＡＰ１と第２活性パターンＡＰ２との間、及び第１方向ＤＲ１に沿って互いにすぐ隣接したアノード電極２５０の間で、伝導性パターン３５０と第３方向ＤＲ３に沿って重畳する。それによって、第２電源ラインＶＬ２と伝導性パターン３５０とが、第３方向ＤＲ３に沿って重畳する領域が増加することができる。結果として、ストレージキャパシタンスが増加することができる。
本開示の第２電源ラインＶＬ２の面積が大きくなり、第２電源ラインＶＬ２の抵抗が低くなる。それによって、電源ラインの総抵抗が減少することができる。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置３を提供することができる。
図１３は、例示的な実施形態によるディスプレイ装置の平面図である。図１４は、図１３のディスプレイ装置のアノード電極及び第２電源ラインを説明するための平面図である。説明の簡潔さのために、図１１及び図１２を参照して述べられたものと実質的に同じ内容は述べられない。
図１３及び図１４を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、第３サブピクセルＳＰ３及び第４サブピクセルＳＰ４を含むディスプレイ装置４が提供される。第１ないし第４サブピクセルＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図１１及び図１２を参照して述べられたものと実質的に同じである。
図１１及び図１２に示したところと異なり、アノード電極２５０は、発光領域ＥＲを全体的に覆う。アノード電極２５０は、光を反射する。例えば、発光領域ＥＲで生成され、上部半導体層２３０（図８）に向かって進む光は、アノード電極２５０により反射されて、下部半導体層２１０（図８）に向かって進む。それによって、発光領域ＥＲで生成される光は、下部半導体層２１０（図８）の底面を通過して放出される。例示的な実施形態において、図８を参照して述べられた基板１００が、下部半導体層２１０（図８）から除去されてもよい。例示的な実施形態において、下部半導体層２１０（図８）の底面に、光抽出用凹凸パターンが提供されてもよい。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置４を提供することができる。
図１５は、例示的な実施形態によるディスプレイ装置の平面図である。説明の簡潔さのために、図４ないし図１０を参照して述べられたものと実質的に同じ内容は述べられない。
図１５を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１、第２サブピクセルＳＰ２、第３サブピクセルＳＰ３及び第４サブピクセルＳＰ４を含むディスプレイ装置５が提供される。第１ないし第４サブピクセルＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。第１ないし第４サブピクセルＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４それぞれのデータラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図４ないし図１０を参照して述べられたものと実質的に同じである。
図４ないし図１０を参照して述べられたところと異なり、第２電源ラインＶＬ２の突出部ＰＰは、第２方向ＤＲ２に沿って延びて、スキャンラインＳＬと第３方向ＤＲ３に沿って重畳する。突出部ＰＰは、スキャンラインＳＬを挟んで、第１電源ラインＶＬ１の反対側に配置される。第３方向ＤＲ３に沿った観点から、第２方向ＤＲ２に沿った突出部ＰＰの一端ＰＰＥは、スキャンラインＳＬ内に位置する。第２電源ラインＶＬ２の面積が大きくなり、第２電源ラインＶＬ２の抵抗が低くなる。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置５を提供することができる。
図１６は、例示的な実施形態によるディスプレイ装置の平面図である。説明の簡潔さのために、図４を参照して述べられたものと実質的に同じ内容は述べられない。
図１６を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を含むディスプレイ装置６が提供される。第１及び第２サブピクセルＳＰ１，ＳＰ２それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図４ないし図１０を参照して述べられたものと実質的に同じである。
図４ないし図１０を参照して述べられたところと異なり、第３方向ＤＲ３に沿った観点から、第２電源ラインＶＬ２の突出部ＰＰは、スキャンラインＳＬを通るように、第２方向ＤＲ２に沿って延びる。突出部ＰＰは、スキャンラインＳＬを挟んで、第１電源ラインＶＬ１の反対側に配置される。第３方向ＤＲ３に沿った観点から、第２電源ラインＶＬ２の突出部ＰＰの一端ＰＰＥは、スキャンラインＳＬを挟んで、連結コンタクトＣＣＴの反対側に配置される。第２電源ラインＶＬ２の面積が大きくなり、第２電源ラインＶＬ２の抵抗が低くなる。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置６を提供することができる。
図１７は、例示的な実施形態によるディスプレイ装置の平面図である。説明の簡潔さのために、図４ないし図１０を参照して述べられたものと実質的に同じ内容は述べられない。
図１７を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を含むディスプレイ装置７が提供される。第１及び第２サブピクセルＳＰ１，ＳＰ２それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第１及び第２活性パターンＡＰ１，ＡＰ２、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図４ないし図１０を参照して述べられたものと実質的に同じである。
図４ないし図１０を参照して述べられたところと異なり、伝導性パターン３５０は、第３方向ＤＲ３に沿って、データラインＤＬと重畳する。伝導性パターン３５０は、第２電源ラインＶＬ２とデータラインＤＬとの間に配置される。第３方向ＤＲ３に沿った観点から、伝導性パターン３５０の端部３５０Ｅは、データラインＤＬ内に位置する。伝導性パターン３５０と第２電源ラインＶＬ２とが、第３方向ＤＲ３に沿って重畳する領域の面積が大きくなり、第２キャパシタＣ２（図３）のキャパシタンスが増加する。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置７を提供することができる。
図１８は、例示的な実施形態によるディスプレイ装置の平面図である。説明の簡潔さのために、図４ないし図１０を参照して述べられたものと実質的に同じ内容は述べられない。
図１８を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を含むディスプレイ装置８が提供される。第１及び第２サブピクセルＳＰ１，ＳＰ２それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第１及び第２活性パターンＡＰ１，ＡＰ２、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図４ないし図１０を参照して述べられたものと実質的に同じである。
図４ないし図１０を参照して述べられたところと異なり、第３方向ＤＲ３に沿った観点から、伝導性パターン３５０は、第２方向ＤＲ２に沿って延びて、データラインＤＬを通る。伝導性パターン３５０は、第３方向ＤＲ３に沿って、データラインＤＬと重畳する。第３方向ＤＲ３に沿った観点から、伝導性パターン３５０の端部３５０Ｅは、データラインＤＬを挟んで、第４コンタクトＣＴ４の反対側に位置する。伝導性パターン３５０と第２電源ラインＶＬ２とが、第３方向ＤＲ３に沿って重畳する領域の面積が大きくなり、第２キャパシタＣ２（図３）のキャパシタンスが増加する。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置８を提供することができる。
図１９は、例示的な実施形態によるディスプレイ装置の平面図である。説明の簡潔さのために、図４ないし図１０を参照して述べられたものと実質的に同じ内容は述べられない。
図１９を参照すれば、互いにすぐ隣接した第１サブピクセルＳＰ１及び第２サブピクセルＳＰ２を含むディスプレイ装置９が提供される。第１及び第２サブピクセルＳＰ１，ＳＰ２それぞれは、データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第２電源ラインＶＬ２、第１及び第２活性パターンＡＰ１，ＡＰ２、伝導性パターン３５０、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴを含む。データラインＤＬ、スキャンラインＳＬ、第１電源ラインＶＬ１、第１及び第２活性パターンＡＰ１，ＡＰ２、アノード電極２５０、第１及び第２連結配線ＣＬ１，ＣＬ２、第１ないし第６コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６、並びに連結コンタクトＣＣＴは、図４ないし図１０を参照して述べられたものと実質的に同じである。
図４ないし図１０を参照して述べられたところと異なり、第１方向ＤＲ１に延びる第２電源ラインＶＬ２の幅は、第２電源ラインＶＬ２と重畳する伝導性パターン３５０の幅と実質的に同じである。第２電源ラインＶＬ２の幅は、第２方向ＤＲ２に沿った第２電源ラインＶＬ２の大きさである。伝導性パターン３５０の幅は、第２方向ＤＲ２に沿った伝導性パターン３５０の大きさである。
本開示は、増加したストレージキャパシタＣｓｔ（図３）のキャパシタンスと、減少した電源ライン（第１電源ライン及び第２電源ラインの等価電源ライン）の総抵抗とを有するディスプレイ装置９を提供することができる。
本開示は、増加したストレージキャパシタのキャパシタンスと、減少した電源ラインの抵抗とを有するディスプレイ装置を提供することができる。
本発明の技術的思想の実施形態についての以上の説明は、本発明の技術的思想の説明のための例示を提供する。したがって、本発明の技術的思想は、以上の実施形態に限定されず、本発明の技術的思想内で、当業者により、前記実施形態を組み合わせて実施するなど、様々な修正及び変更が可能であることは明らかである。
本発明は、例えば、高画質ディスプレイ装置関連の技術分野に適用可能である。
１ ディスプレイ装置
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｃｓｔ ストレージキャパシタ
ＤＡ 表示領域
ＮＤＡ 非表示領域
ＤＬ データライン
ＤＲ＿Ｘ Ｘ方向
ＤＲ＿Ｙ Ｙ方向
Ｌ 発光部
ＭＤ 駆動トランジスタ
ＭＳ スイッチングトランジスタ
Ｐ ピクセル
ＳＬ スキャンライン
ＳＰ サブピクセル
ＶＬ１ 第１電源ライン
ＶＬ２ 第２電源ライン
ＶＬＰ１ 第１電源ラインパッド
ＶＬＰ２ 第２電源ラインパッド
ＶＳＳ 接地電源

Claims (29)

  1. 基板と、
    前記基板上に提供される発光素子と、
    前記発光素子を制御する駆動トランジスタ素子と、
    前記駆動トランジスタ素子のソース領域に電気的に連結される第１電源ラインと、
    前記駆動トランジスタ素子のゲート電極に電気的に連結される伝導性パターンと、
    前記第１電源ラインと電気的に連結される第２電源ラインと、を含み、
    前記伝導性パターンと前記第１電源ラインとは、第１キャパシタを構成し、
    前記伝導性パターンと前記第２電源ラインとは、第２キャパシタを構成し、
    前記第１キャパシタ及び前記第２キャパシタは、並列に連結されたことを特徴とするディスプレイ装置。
  2. 前記伝導性パターンは、前記第１電源ラインと、前記第２電源ラインとの間に提供されることを特徴とする請求項１に記載のディスプレイ装置。
  3. 前記発光素子は、
    下部半導体層と、
    前記下部半導体層上の上部半導体層と、
    前記下部半導体層と前記上部半導体層との間に提供される発光層と、
    前記上部半導体層上に提供されるアノード電極と、を含み、
    前記アノード電極は、前記基板の上面に平行な方向に沿って、前記第２電源ラインと重畳することを特徴とする請求項１に記載のディスプレイ装置。
  4. 前記アノード電極は、前記上部半導体層の上面のエッジに沿って延びて、前記上部半導体層の前記上面を露出することを特徴とする請求項３に記載のディスプレイ装置。
  5. 前記アノード電極は、前記上部半導体層の上面を全体的に覆うことを特徴とする請求項３に記載のディスプレイ装置。
  6. 前記駆動トランジスタ素子は、前記ソース領域とドレイン領域とを含む活性パターンを含み、
    前記基板の上面に垂直な方向に沿った観点から、前記活性パターンと、前記第２電源ラインとは、互いに離隔されることを特徴とする請求項１に記載のディスプレイ装置。
  7. 前記第１電源ラインと平行に延びるデータラインをさらに含み、
    前記基板の上面に垂直な方向に沿った観点から、前記伝導性パターンは、前記データラインから離隔されることを特徴とする請求項１に記載のディスプレイ装置。
  8. 前記第１電源ラインと平行に延びるデータラインをさらに含み、
    前記伝導性パターンは、前記基板の上面に垂直な方向に沿って、前記データラインに重畳することを特徴とする請求項１に記載のディスプレイ装置。
  9. 前記基板の前記上面に垂直な方向に沿った観点から、前記伝導性パターンは、前記データラインを通ることを特徴とする請求項８に記載のディスプレイ装置。
  10. 前記基板の上面に平行な第１方向に延びるデータラインと、
    前記第１方向と交差する第２方向に延びるスキャンラインと、
    前記データラインと前記スキャンラインとが交差する領域に提供されるスイッチングトランジスタ素子と、をさらに含み、
    前記データラインは、前記スイッチングトランジスタ素子のソース領域に電気的に連結され、
    前記スキャンラインは、前記スイッチングトランジスタ素子のゲート電極に電気的に連結され、
    前記伝導性パターンは、前記スイッチングトランジスタ素子のドレイン領域に電気的に連結されることを特徴とする請求項１に記載のディスプレイ装置。
  11. 前記基板の前記上面に垂直な第３方向に沿った観点から、前記第２電源ラインは、前記スキャンラインから離隔されることを特徴とする請求項１０に記載のディスプレイ装置。
  12. 前記第２電源ラインは、前記基板の前記上面に垂直な第３方向に沿って、前記スキャンラインに重畳することを特徴とする請求項１０に記載のディスプレイ装置。
  13. 前記基板の前記上面に垂直な第３方向に沿った観点から、前記第２電源ラインは、前記スキャンラインを通ることを特徴とする請求項１２に記載のディスプレイ装置。
  14. 前記伝導性パターンの一部の領域の幅は、前記一部の領域と前記基板の上面に垂直な方向に沿って重畳する前記第２電源ラインの幅と同じであることを特徴とする請求項１に記載のディスプレイ装置。
  15. 互いに交差する第１方向及び第２方向に沿って配列されたサブピクセルを含み、
    前記サブピクセルそれぞれは、
    発光素子と、
    前記発光素子を制御する駆動トランジスタ素子と、
    前記第１方向に延びる第１電源ラインと、
    前記第２方向に延びる第２電源ラインと、を含み、
    前記第１電源ラインは、前記駆動トランジスタ素子のソース領域に電気的に連結され、
    前記第２電源ラインは、前記駆動トランジスタ素子と前記発光素子との間のレベルに位置し、前記第１電源ラインに電気的に連結されることを特徴とするディスプレイ装置。
  16. 前記サブピクセルそれぞれは、前記駆動トランジスタ素子のゲート電極に電気的に連結される伝導性パターンをさらに含み、
    前記伝導性パターンは、前記第１電源ラインと前記第２電源ラインとの間のレベルに位置することを特徴とする請求項１５に記載のディスプレイ装置。
  17. 前記伝導性パターンと前記第１電源ラインとは、第１キャパシタを構成するように互いに対向し、
    前記伝導性パターンと前記第２電源ラインとは、第２キャパシタを構成するように互いに対向し、
    前記第１キャパシタ及び前記第２キャパシタは、並列に連結されることを特徴とする請求項１６に記載のディスプレイ装置。
  18. 前記伝導性パターンは、前記第１方向及び前記第２方向に垂直な第３方向に沿って、前記第１電源ライン及び前記第２電源ラインのうち少なくとも一本に重畳することを特徴とする請求項１６に記載のディスプレイ装置。
  19. 前記サブピクセルのうち、前記第２方向に沿って互いにすぐ隣接した一対のサブピクセルは、一本の第１電源ラインを共有することを特徴とする請求項１５に記載のディスプレイ装置。
  20. 前記第２電源ラインは、
    前記第１方向に延びた突出部を含み、
    前記突出部は、前記第２方向に沿って互いにすぐ隣接した一対のサブピクセル内に提供されることを特徴とする請求項１５に記載のディスプレイ装置。
  21. 前記突出部は、前記第１方向に沿って互いにすぐ隣接した一対のサブピクセル内に提供されることを特徴とする請求項２０に記載のディスプレイ装置。
  22. 前記突出部は、前記第２方向に沿って互いにすぐ隣接した前記一対のサブピクセルの発光素子の間に提供されることを特徴とする請求項２１に記載のディスプレイ装置。
  23. 前記発光素子は、
    下部半導体層と、
    前記下部半導体層上の上部半導体層と、
    前記下部半導体層と前記上部半導体層との間に提供される活性層と、
    前記上部半導体層上に提供されるアノード電極と、を含み、
    前記アノード電極と前記突出部とは、前記第２方向に沿って互いに重畳することを特徴とする請求項２１に記載のディスプレイ装置。
  24. 前記アノード電極と前記第２電源ラインとは、同じレベルに位置することを特徴とする請求項２３に記載のディスプレイ装置。
  25. 基板と、
    前記基板の上面に垂直な第１方向に沿って、前記基板に重畳する発光領域と、
    前記発光領域の間にそれぞれ提供される非発光領域と、
    前記発光領域上に提供されるアノード電極と、
    前記非発光領域上に提供される第１電源ラインと、を含み、
    前記アノード電極は、前記非発光領域上に延び、
    前記アノード電極と前記第１電源ラインとは、前記基板の前記上面に平行な第２方向に沿って、互いに重畳することを特徴とするディスプレイ装置。
  26. 前記発光領域をそれぞれ制御する駆動トランジスタ素子と、
    前記駆動トランジスタ素子のゲート電極とそれぞれ電気的に連結された伝導性パターンと、をさらに含み、
    前記第１電源ラインは、前記第１方向に沿って、前記伝導性パターンと重畳することを特徴とする請求項２５に記載のディスプレイ装置。
  27. 前記駆動トランジスタ素子のソース領域に電気的に連結される第２電源ラインをさらに含み、
    前記第１電源ラインは、前記第１方向に沿って、前記伝導性パターンと重畳することを特徴とする請求項２６に記載のディスプレイ装置。
  28. 前記第２電源ラインそれぞれは、それにすぐ隣接した一対の駆動トランジスタ素子のソース領域に電気的に連結されることを特徴とする請求項２７に記載のディスプレイ装置。
  29. 前記駆動トランジスタ素子は、ソース領域及びドレイン領域が提供される活性パターンを含み、
    前記第１方向に沿った観点から、前記第１電源ラインは、前記活性パターンから離隔されることを特徴とする請求項２６に記載のディスプレイ装置。
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