JP2021013262A - 電源制御装置 - Google Patents

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Abstract

【課題】イネーブル瞬断時でも確実に出力電圧を放電する。【解決手段】電源制御装置１００は、出力電圧Ｖｏｕｔを生成する電源部１１０と、電源部１１０のディセーブルが指示されたときに出力電圧Ｖｏｕｔの放電を開始すると共に電源部１１０のイネーブルが指示されても出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回るまで又は出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回らないまま遅延時間Ｔｄｌｙが経過するまで出力電圧Ｖｏｕｔの放電を継続する出力放電部１２０を有する。出力放電部１２０は、放電スイッチ１２１と、イネーブル信号ＥＮを遅延時間Ｔｄｌｙだけ遅らせて遅延信号Ｓ３１を生成するタイマ１２３と、出力電圧Ｖｏｕｔと閾値電圧Ｖｔｈとを比較して比較信号Ｓ３２を生成するコンパレータ１２４と、遅延信号Ｓ３１と比較信号Ｓ３２の双方に基づいて放電スイッチ１２１の駆動信号Ｓ３３を生成する放電コントローラ１２５を含む。【選択図】図７

Description

本明細書中に開示されている発明は、電源制御装置に関する。
従来の電源制御装置には、ディセーブル遷移時の出力放電機能を備えたものがある。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００１−２０２１４１号公報
しかしながら、従来の電源制御装置では、イネーブル瞬断時の出力放電動作について、更なる改善の余地があった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、イネーブル瞬断時でも確実に出力電圧を放電することのできる電源制御装置を提供することを目的とする。
例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成する電源部と、前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても前記出力電圧が所定の閾値電圧を下回るまで又は前記出力電圧が前記閾値電圧を下回らないまま所定の遅延時間が経過するまで前記出力電圧の放電を継続する出力放電部とを有する構成（第１の構成）とされている。
なお、上記第１の構成から成る電源制御装置において、前記出力放電部は、前記出力電圧の印加端に接続された放電スイッチと、前記電源部のイネーブル／ディセーブルを指示するイネーブル信号を前記遅延時間だけ遅らせて遅延信号を生成するタイマと、前記出力電圧と前記閾値電圧とを比較して比較信号を生成するコンパレータと、前記遅延信号と前記比較信号の双方に基づいて前記放電スイッチの駆動信号を生成する放電コントローラとを含む構成（第２の構成）にするとよい。
また、例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成する電源部と、前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても前記出力電圧が所定の閾値電圧を下回るまで前記出力電圧の放電を継続する出力放電部と、を有する構成（第３の構成）とされている。
なお、上記第３の構成から成る電源制御装置において、前記出力放電部は、前記出力電圧の印加端に接続された放電スイッチと、前記出力電圧と前記閾値電圧とを比較して比較信号を生成するコンパレータと、前記比較信号と前記電源部のイネーブル／ディセーブルを指示するイネーブル信号の双方に基づいて前記放電スイッチの駆動信号を生成する放電コントローラと、を含む構成（第４の構成）にするとよい。
また、例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成する電源部と、前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても所定の遅延時間が経過するまで前記出力電圧の放電を継続する出力放電部とを有する構成（第５の構成）とされている。
なお、上記第５の構成から成る電源制御装置において、前記出力放電部は、前記出力電圧の印加端に接続された放電スイッチと、前記電源部のイネーブル／ディセーブルを指示するイネーブル信号を前記遅延時間だけ遅らせて前記放電スイッチの駆動信号を生成するタイマと、を含む構成（第６の構成）にするとよい。
また、上記第１〜第６いずれかの構成から成る電源制御装置において、前記電源部は、前記出力電圧の放電時にディセーブルとなり、前記出力電圧の放電停止時にイネーブルとなる構成（第７の構成）にするとよい。
また、上記第１〜第７いずれかの構成から成る電源制御装置において、前記電源部は、スイッチングレギュレータまたはリニアレギュレータの一部または全部である構成（第８の構成）にするとよい。
また、本明細書中に開示されている電子機器は、上記第１〜第８いずれかの構成から成る電源制御装置を主体とする電源装置と、前記電源装置から出力電圧の供給を受けて動作する少なくとも一つの負荷と、を有する構成（第９の構成）とされている。
なお、上記第９の構成から成る電子機器において、前記出力放電部は、前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても前記負荷それぞれに設定されたＵＶＬＯ検出電圧の最低値を下回るまで前記出力電圧の放電を継続する構成（第１０の構成）にするとよい。
本明細書中に開示されている発明によれば、イネーブル瞬断時でも確実に出力電圧を放電することのできる電源制御装置を提供することが可能となる。
電源装置の比較例を示す図 比較例における出力放電動作を示す図 電源装置の第１実施形態を示す図 第１実施形態における出力放電動作を示す図 電源装置の第２実施形態を示す図 第２実施形態における出力放電動作を示す図 電源装置の第３実施形態を示す図 第３実施形態における出力放電動作を示す図
＜比較例＞
まず、電源装置の新規な実施形態を説明するに先立ち、これと対比される比較例について簡単に説明する。
図１は、電源装置の比較例を示す図である。本比較例の電源装置１は、電子機器Ｘ（例えば車載機器）に搭載されており、入力電圧Ｖｉｎ（例えば５〜１２Ｖのバッテリ電圧）から所望の出力電圧Ｖｏｕｔ（例えば３．３Ｖ）を生成して負荷２に供給する。なお、本図では、電源装置１から出力電圧Ｖｏｕｔの供給を受けて動作する負荷２として、ＭＣＵ［micro controller unit］２Ａ及び２Ｂが描写されている。
また、電源装置１は、電源制御装置１００（いわゆる電源制御ＩＣ）と、これに外付けされる種々のディスクリート部品（本図では、図示の便宜上、インダクタＬ１とキャパシタＣ１のみを例示）と、を有する。
電源制御装置１００は、電源装置１の制御主体となる半導体集積回路装置であり、電源部１１０と出力放電部１２０を集積化して成る。また、電源制御装置１００は、装置外部との電気的な接続を確立する手段として、外部端子Ｔ１〜Ｔ３を備えている。
もちろん、電源制御装置１００は、上記以外の機能ブロック、素子、及び、外部端子などを備えていてもよいし、上記以外のディスクリート部品が外付けされていてもよい。
電源部１１０は、外付けのインダクタＬ１及びキャパシタＣ１と共に、降圧型のスイッチングレギュレータを形成する機能ブロックであり、出力スイッチ１１１と、同期整流スイッチ１１２と、スイッチコントローラ１１３と、を含む。
出力スイッチ１１１及び同期整流スイッチ１１２は、入力電圧Ｖｉｎの入力端と接地端との間に直接接続されており、相互間の接続ノードに現れるパルス状のスイッチ電圧Ｖｓｗを外部端子Ｔ１に出力するハーフブリッジ出力段として機能する。
外部端子Ｔ１には、インダクタＬ１の第１端が接続されている。インダクタＬ１の第２端とキャパシタＣ１の第１端は、出力電圧Ｖｏｕｔの出力端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。このように接続されたインダクタＬ１とキャパシタＣ１は、パルス状のスイッチ電圧Ｖｓｗを平滑して出力電圧Ｖｏｕｔを生成するＬＣフィルタとして機能する。
スイッチコントローラ１１３は、出力電圧Ｖｏｕｔが目標値と一致するように出力スイッチ１１１及び同期整流スイッチ１１２を相補的にオン／オフする。ここで、本明細書中における「相補的」という文言は、出力スイッチ１１１及び同期整流スイッチ１１２のオン／オフ状態が完全に逆転している場合だけでなく、貫通電流防止のために出力スイッチ１１１及び同期整流スイッチ１１２の同時オフ時間（いわゆるデッドタイム）が設けられている場合も含むものとして、広義に解釈されるべきである。
なお、スイッチコントローラ１１３の出力帰還制御方式については、エラーアンプ制御方式（＝エラーアンプを用いて出力電圧Ｖｏｕｔと目標値との誤差信号を生成し、その誤差信号とスロープ信号との比較結果に応じて出力スイッチ１１１のオンデューティをＰＷＭ［pulse width modulation］制御する方式）、ボトム検出オン時間固定方式（＝出力電圧Ｖｏｕｔのボトム検出タイミングから所定のオン時間に亘って出力スイッチ１１１をオンした後、次回のボトム検出タイミングまで出力スイッチ１１１をオフする方式）、ピーク検出オフ時間固定方式（＝出力電圧Ｖｏｕｔのピーク検出タイミングから所定のオフ時間に亘って出力スイッチ１１１をオフした後、次回のピーク検出タイミングまで出力スイッチ１１１をオンする方式）、若しくは、ヒステリシス制御方式（＝出力電圧Ｖｏｕｔのピーク検出及びボトム検出を行い、その検出結果に応じて出力スイッチ１１１をオン／オフ制御する方式）など、任意の方式を採用すればよい。また、上記のエラーアンプ制御方式では、電圧モード制御及び電流モード制御のいずれを実施しても構わない。
また、本図では、出力スイッチ１１１及び同期整流スイッチ１１２をいずれもＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］としたが、例えば、出力スイッチ１１１としてＰＭＯＳＦＥＴ［P-channel type MOSFET］を用いても構わない。
また、出力スイッチ１１１及び同期整流スイッチ１１２は、ディスクリート部品として電源制御装置１００に外付けしてもよい。その場合には、出力スイッチ１１１及び同期整流スイッチ１１２それぞれのゲート信号を出力するための外部端子が必要となる。
また、スイッチングレギュレータの整流方式は、同期整流方式に限定されるものではなく、ダイオード整流方式を採用しても構わない。その場合には、同期整流スイッチ１１２に代えて、整流ダイオードを電源制御装置１００に内蔵ないしは外付けすればよい。
また、スイッチングレギュレータの出力形式は、降圧型に限らず、昇圧型、昇降圧型、若しくは、反転型であってもよい。
さらに言えば、電源部１１０は、必ずしもスイッチングレギュレータの一部または全部として機能するものでなくてもよく、例えば、リニアレギュレータの一部または全部として機能するものであってもよい。
出力放電部１２０は、外部端子Ｔ３に入力されるイネーブル信号ＥＮに応じて、出力電圧Ｖｏｕｔを放電する機能ブロックであり、放電スイッチ１２１とインバータ１２２を含む。なお、イネーブル信号ＥＮは、電源部１１０（特にスイッチコントローラ１１３）に入力されており、電源部１１０をイネーブル（＝動作状態）とするときにハイレベルとなり、電源部１１０をディセーブル（＝停止状態）とするときにローレベルとなる２値の論理信号である。
例えば、電源部１１０がイネーブルであるときには、先述のように、出力スイッチ１１１と同期整流スイッチ１１２が相補的にオン／オフされて、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。一方、電源部１１０がディセーブルであるときには、出力スイッチ１１１と同期整流スイッチ１１２がいずれもオフされて、外部端子Ｔ１がハイインピーダンス（Ｈｉ−Ｚ）とされる。
なお、本図では、外部端子Ｔ３を介して電源制御装置１００の外部からイネーブル信号ＥＮが出力放電部１２０に入力される例を挙げたが、例えば、電源制御装置１００に内蔵された異常保護部（不図示）からイネーブル信号ＥＮ（ないしはこれに相当する異常保護信号）が出力放電部１２０に入力される場合もあり得る。
放電スイッチ１２１は、外部端子Ｔ２と接地端との間に接続されており、反転イネーブル信号ＥＮＢ（＝イネーブル信号ＥＮの論理反転信号）に応じてオン／オフする。具体的に述べると、放電スイッチ１２１は、ＥＮＢ＝ＨであるときにオンしてＥＮＢ＝Ｌであるときにオフする。なお、外部端子Ｔ２は、出力電圧Ｖｏｕｔの出力端に接続されている。従って、放電スイッチ１２１がオンしているときには、出力電圧Ｖｏｕｔが放電されて、放電スイッチ１２１がオフしているときには、出力電圧Ｖｏｕｔの放電が停止される。
インバータ１２２は、イネーブル信号ＥＮの論理レベルを反転させて反転イネーブル信号ＥＮＢを生成する。従って、反転イネーブル信号ＥＮＢは、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）であるときにローレベルとなり、イネーブル信号ＥＮがローレベル（＝ディセーブル時の論理レベル）であるときにハイレベルとなる。
図２は、比較例における出力放電動作（特にイネーブル瞬断時の出力放電動作）を示すタイミングチャートであり、上から順番に、イネーブル信号ＥＮ、反転イネーブル信号ＥＮＢ、並びに、出力電圧Ｖｏｕｔが描写されている。
なお、本図中におけるＵＶＬＯＡ及びＵＶＬＯＢは、それぞれ、ＭＣＵ２Ａ及び２Ｂに設定されたＵＶＬＯ［under voltage locked out］検出電圧（＝低電圧異常検出閾値）であり、ここでは、ＵＶＬＯＡ＞ＵＶＬＯＢ（例えばＵＶＬＯＡ＝２．５Ｖ、ＵＶＬＯＢ＝２．３Ｖ）とする。ＭＣＵ２Ａは、Ｖｏｕｔ＜ＵＶＬＯＡであるときに出力電圧Ｖｏｕｔの低電圧異常を検出して自らをリセットする。同様に、ＭＣＵ２Ｂは、Ｖｏｕｔ＜ＵＶＬＯＢであるときに出力電圧Ｖｏｕｔの低電圧異常を検出して自らをリセットする。
時刻ｔ１以前には、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）とされている。従って、反転イネーブル信号ＥＮＢがローレベルとなっているので、放電スイッチ１２１がオフしている。その結果、出力電圧Ｖｏｕｔは、出力放電部１２０によって放電されることなく、所定の目標値Ｖｔａｒｇｅｔに維持されている。
時刻ｔ１において、イネーブル信号ＥＮがハイレベルからローレベル（＝ディセーブル時の論理レベル）に立ち下がると、反転イネーブル信号ＥＮＢがローレベルからハイレベルに立ち上がるので、放電スイッチ１２１がオンする。その結果、出力電圧Ｖｏｕｔの出力端と接地端との間が短絡されるので、出力電圧Ｖｏｕｔが目標値Ｖｔａｒｇｅｔから低下し始める。
時刻ｔ２において、イネーブル信号ＥＮが再びハイレベルに立ち上がると、反転イネーブル信号ＥＮＢが再びローレベルに立ち下がるので、放電スイッチ１２１がオフする。その結果、出力放電動作が停止されて出力電圧Ｖｏｕｔが低下から上昇に転じる。
ここで、イネーブル瞬断時（＝ノイズ重畳等に起因するイネーブル信号ＥＮの瞬時的な立ち下がり時）には、イネーブル信号ＥＮのローレベル期間（＝時刻ｔ１〜ｔ２）が非常に短いので、出力電圧Ｖｏｕｔが十分に放電されないまま、電源部１１０がイネーブルに復帰してしまう。
本図に即して述べると、時刻ｔ２において、イネーブル信号ＥＮがローレベルからハイレベルに立ち上がり、出力放電部１２０による出力放電動作が停止した時点で、出力電圧Ｖｏｕｔは、ＭＣＵ２Ａでは低電圧異常が検出されるものの、ＭＣＵ２Ｂでは低電圧異常が検出されない中途半端な電圧値（ＵＶＬＯＢ＜Ｖｏｕｔ＜ＵＶＬＯＡ）となっている。このように、ＭＣＵ２Ａ及び２Ｂのうち、一方（本図ではＭＣＵ２Ａ）しかリセットされない状況に陥ると、電子機器Ｘのシステム全体として誤動作を招くおそれがある。
また、負荷２が単数であるか複数であるかを問わず、「イネーブル信号ＥＮがローレベルに立ち下がったときには、その立ち下がりが瞬時的なものであっても、負荷２を確実にリセットしたい」という市場の要求もある。このような市場の要求に応えるためには、イネーブル瞬断時でも、負荷２に設定されたＵＶＬＯ検出電圧（負荷２が複数である場合にはそれぞれに設定されたＵＶＬＯ検出電圧の最低値）を下回るまで、出力電圧Ｖｏｕｔを放電する必要がある。
以下では、上記の考察を鑑み、イネーブル瞬断時でも確実に出力電圧Ｖｏｕｔを放電することのできる新規な実施形態を提案する。
＜第１実施形態＞
図３は、電源装置の第１実施形態を示す図である。本実施形態の電源装置１は、先出の比較例（図１）を基本としつつ、電源制御装置１００（特に出力放電部１２０）の構成に新規な工夫が凝らされている。より具体的に述べると、出力放電部１２０は、先出の放電スイッチ１２１のほかにタイマ１２３を含む。
タイマ１２３は、イネーブル信号ＥＮを所定の遅延時間Ｔｄｌｙ（例えば１００ｍｓ）だけ遅らせて、放電スイッチ１２１の駆動信号Ｓ１１を生成する。タイマ１２３は、アナログタイマでもよいし、デジタルタイマでもよい。
例えば、タイマ１２３は、イネーブル信号ＥＮがローレベルに立ち下がったときには、遅滞なく駆動信号Ｓ１１をハイレベルに立ち上げる一方、イネーブル信号ＥＮがハイレベルに立ち上がったときには、遅延時間Ｔｄｌｙの経過を待機してから駆動信号Ｓ１１をローレベルに立ち下げる。
なお、放電スイッチ１２１は、Ｓ１１＝ＨであるときにオンしてＳ１１＝Ｌであるときにオフする。従って、タイマ１２３を導入することにより、遅延時間Ｔｄｌｙが経過するまで、放電スイッチ１２１のオン期間（＝出力電圧Ｖｏｕｔの放電期間）を引き延ばすことが可能となる。
また、駆動信号Ｓ１１は、電源部１１０の内部イネーブル信号として、スイッチコントローラ１１３にも入力されている。例えば、スイッチコントローラ１１３は、駆動信号Ｓ１１がハイレベルであるときに出力スイッチ１１１及び同期整流スイッチ１１２の双方をオフし、駆動信号Ｓ１１がローレベルであるときに出力スイッチ１１１及び同期整流スイッチ１１２を相補的にオン／オフする。言い換えると、電源部１１０は、出力電圧Ｖｏｕｔの放電時（Ｓ１１＝Ｈ）にディセーブルとなり、出力電圧Ｖｏｕｔの放電停止時（Ｓ１１＝Ｌ）にイネーブルとなる。
図４は、第１実施形態における出力放電動作（特にイネーブル瞬断時の出力放電動作）を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、駆動信号Ｓ１１、並びに、出力電圧Ｖｏｕｔが描写されている。なお、出力電圧Ｖｏｕｔの破線は、比較例（図２）の挙動を示している。
時刻ｔ１１以前は、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）とされている。このとき、駆動信号Ｓ１１がローレベルとなっているので、放電スイッチ１２１がオフしている。その結果、出力電圧Ｖｏｕｔは、出力放電部１２０によって放電されることなく、所定の目標値Ｖｔａｒｇｅｔに維持されている。
時刻ｔ１１において、イネーブル信号ＥＮがハイレベルからローレベル（＝ディセーブル時の論理レベル）に立ち下がると、駆動信号Ｓ１１がローレベルからハイレベルに遅滞なく立ち上がるので、放電スイッチ１２１がオンする。その結果、出力電圧Ｖｏｕｔの出力端と接地端との間が短絡されるので、出力電圧Ｖｏｕｔが目標値Ｖｔａｒｇｅｔから低下し始める。このように、出力放電部１２０は、電源部１１０のディセーブルが指示された時点で速やかに出力電圧Ｖｏｕｔの放電を開始する。
時刻ｔ１２において、イネーブル信号ＥＮが再びハイレベルに立ち上がると、遅延時間Ｔｄｌｙのカウントが開始される。このとき、駆動信号Ｓ１１は、イネーブル信号ＥＮがハイレベルに立ち上がっても、すぐにはローレベルに立ち下がらず、遅延時間Ｔｄｌｙが経過するまでハイレベルに維持される。その結果、放電スイッチ１２１がオンしたままとなるので、先出の比較例（破線）と異なり、出力電圧Ｖｏｕｔがさらに低下する。このように、出力放電部１２０は、電源部１１０のイネーブルが指示されても遅延時間Ｔｄｌｙが経過するまで出力電圧Ｖｏｕｔの放電を継続する。
時刻ｔ１３において、イネーブル信号ＥＮの立ち上がりから遅延時間Ｔｄｌｙが経過すると、駆動信号Ｓ１１がローレベルに立ち下がるので、放電スイッチ１２１がオフする。その結果、出力放電動作が停止されて出力電圧Ｖｏｕｔが低下から上昇に転じる。
ここで、遅延時間Ｔｄｌｙを適切に設定しておけば、イネーブル瞬断時であっても、負荷２に設定されたＵＶＬＯ検出電圧（負荷２が複数である場合にはそれぞれに設定されたＵＶＬＯ検出電圧の最低値）を下回るまで、出力電圧Ｖｏｕｔを放電することができる。
本図に即して述べると、時刻ｔ１３において、駆動信号Ｓ１１がハイレベルからローレベルに立ち下がり、出力放電部１２０による出力放電動作が停止した時点で、出力電圧Ｖｏｕｔは、ＭＣＵ２Ａ及び２Ｂ双方で低電圧異常が検出される電圧値（Ｖｏｕｔ＜ＵＶＬＯＢ＜ＵＶＬＯＡ）となっている。従って、ＭＣＵ２Ａ及び２Ｂ双方がリセットされるので、電子機器Ｘのシステム全体として誤動作を招くおそれがなくなる。
また、本実施形態によれば、負荷２が単数であるか複数であるかを問わず、「イネーブル信号ＥＮがローレベルに立ち下がったときには、その立ち下がりが瞬時的なものであっても、負荷２を確実にリセットしたい」という市場の要求にも応えることが可能となる。
＜第２実施形態＞
図５は、電源装置の第２実施形態を示す図である。本実施形態の電源装置１は、先出の比較例（図１）を基本としつつ、電源制御装置１００（特に出力放電部１２０）の構成に新規な工夫が凝らされている。より具体的に述べると、出力放電部１２０は、先出の放電スイッチ１２１のほかに、コンパレータ１２４と放電コントローラ１２５を含む。
コンパレータ１２４は、非反転入力端（＋）に入力される出力電圧Ｖｏｕｔ（またはその分圧電圧）と、反転入力端（−）に入力される閾値電圧Ｖｔｈ（例えば０．２Ｖ）とを比較して比較信号Ｓ２１を生成する。比較信号Ｓ２１は、Ｖｏｕｔ＞Ｖｔｈであるときにハイレベルとなり、Ｖｏｕｔ＜Ｖｔｈであるときにローレベルとなる。
放電コントローラ１２５は、比較信号Ｓ２１とイネーブル信号ＥＮの双方に基づいて放電スイッチ１２１の駆動信号Ｓ２２を生成する。例えば、放電コントローラ１２５は、イネーブル信号ＥＮがローレベルに立ち下がったときに駆動信号Ｓ２１をハイレベルに立ち上げて、比較信号Ｓ２１がローレベルに立ち下がったときに駆動信号Ｓ２２をローレベルに立ち下げる。
なお、放電スイッチ１２１は、Ｓ２２＝ＨであるときにオンしてＳ２２＝Ｌであるときにオフする。従って、コンパレータ１２４及び放電コントローラ１２５を導入することにより、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回るまで、放電スイッチ１２１のオン期間（＝出力電圧Ｖｏｕｔの放電期間）を引き延ばすことが可能となる。
また、駆動信号Ｓ２２は、電源部１１０の内部イネーブル信号として、スイッチコントローラ１１３にも入力されている。例えば、スイッチコントローラ１１３は、駆動信号Ｓ２２がハイレベルであるときに出力スイッチ１１１及び同期整流スイッチ１１２の双方をオフし、駆動信号Ｓ２２がローレベルであるときに出力スイッチ１１１及び同期整流スイッチ１１２を相補的にオン／オフする。言い換えると、電源部１１０は、出力電圧Ｖｏｕｔの放電時（Ｓ２２＝Ｈ）にディセーブルとなり、出力電圧Ｖｏｕｔの放電停止時（Ｓ２２＝Ｌ）にイネーブルとなる。
図６は、第２実施形態における出力放電動作（特にイネーブル瞬断時の出力放電動作）を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、比較信号Ｓ２１、駆動信号Ｓ２２、及び、出力電圧Ｖｏｕｔが描写されている。なお、出力電圧Ｖｏｕｔの破線は、比較例（図２）の挙動を示している。
時刻ｔ２１以前は、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）とされている。このとき、比較信号Ｓ２１がハイレベルとなっており、駆動信号Ｓ２２がローレベルとなっているので、放電スイッチ１２１がオフしている。その結果、出力電圧Ｖｏｕｔは、出力放電部１２０によって放電されることなく、所定の目標値Ｖｔａｒｇｅｔに維持されている。
時刻ｔ２１において、イネーブル信号ＥＮがハイレベルからローレベル（＝ディセーブル時の論理レベル）に立ち下がると、駆動信号Ｓ２２がローレベルからハイレベルに立ち上がるので、放電スイッチ１２１がオンする。その結果、出力電圧Ｖｏｕｔの出力端と接地端との間が短絡されるので、出力電圧Ｖｏｕｔが目標値Ｖｔａｒｇｅｔから低下し始める。このように、出力放電部１２０は、電源部１１０のディセーブルが指示された時点で速やかに出力電圧Ｖｏｕｔの放電を開始する。
時刻ｔ２２において、イネーブル信号ＥＮが再びハイレベルに立ち上がったときには、出力電圧Ｖｏｕｔが未だ閾値電圧Ｖｔｈを下回っておらず、比較信号Ｓ２１がハイレベルのままである。その結果、駆動信号Ｓ２２がハイレベルに維持されて、放電スイッチ１２１がオンしたままとなるので、先出の比較例（破線）と異なり、出力電圧Ｖｏｕｔがさらに低下する。このように、出力放電部１２０は、電源部１１０のイネーブルが指示されても出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回るまで出力電圧Ｖｏｕｔの放電を継続する。
時刻ｔ２３において、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回ると、比較信号Ｓ２１がローレベルに立ち下がり、さらには、駆動信号Ｓ２２がローレベルに立ち下がるので、放電スイッチ１２１がオフする。その結果、出力放電動作が停止されて出力電圧Ｖｏｕｔが低下から上昇に転じる。
ここで、閾値電圧Ｖｔｈを適切に設定しておけば、イネーブル瞬断時であっても、負荷２に設定されたＵＶＬＯ検出電圧（負荷２が複数である場合にはそれぞれに設定されたＵＶＬＯ検出電圧の最低値）を下回るまで、出力電圧Ｖｏｕｔを放電することができる。
本図に即して述べると、時刻ｔ２３において、駆動信号Ｓ２２がハイレベルからローレベルに立ち下がり、出力放電部１２０による出力放電動作が停止した時点で、出力電圧Ｖｏｕｔは、ＭＣＵ２Ａ及び２Ｂ双方で低電圧異常が検出される電圧値（Ｖｏｕｔ＜ＵＶＬＯＢ＜ＵＶＬＯＡ）となっている。従って、ＭＣＵ２Ａ及び２Ｂ双方がリセットされるので、電子機器Ｘのシステム全体として誤動作を招くおそれがなくなる。
また、本実施形態によれば、負荷２が単数であるか複数であるかを問わず、「イネーブル信号ＥＮがローレベルに立ち下がったときには、その立ち下がりが瞬時的なものであっても、負荷２を確実にリセットしたい」という市場の要求にも応えることが可能となる。これらの作用・効果については、先述の第１実施形態と同様である。
＜第３実施形態＞
図７は、電源装置の第３実施形態を示す図である。本実施形態の電源装置１は、先出の比較例（図１）を基本としつつ、電源制御装置１００（特に出力放電部１２０）の構成に新規な工夫が凝らされている。より具体的に述べると、出力放電部１２０は、先出の放電スイッチ１２１のほかに、タイマ１２３と、コンパレータ１２４と、放電コントローラ１２５を含む。別の観点から見ると、出力放電部１２０は、先出の第１実施形態（図３）と第２実施形態（図５）を組み合わせた構成として理解することもできる。
タイマ１２３は、イネーブル信号ＥＮを所定の遅延時間Ｔｄｌｙ（例えば１００ｍｓ）だけ遅らせて遅延信号Ｓ３１を生成する。タイマ１２３は、アナログタイマでもよいし、デジタルタイマでもよい。
例えば、タイマ１２３は、イネーブル信号ＥＮがローレベルに立ち下がったときには、遅滞なく遅延信号Ｓ３１をローレベルに立ち下げる一方、イネーブル信号ＥＮがハイレベルに立ち上がったときには、遅延時間Ｔｄｌｙの経過を待機してから遅延信号Ｓ３１をハイレベルに立ち上げる。
コンパレータ１２４は、非反転入力端（＋）に入力される出力電圧Ｖｏｕｔ（またはその分圧電圧）と、反転入力端（−）に入力される閾値電圧Ｖｔｈ（例えば０．２Ｖ）とを比較して比較信号Ｓ３２を生成する。比較信号Ｓ３２は、Ｖｏｕｔ＞Ｖｔｈであるときにハイレベルとなり、Ｖｏｕｔ＜Ｖｔｈであるときにローレベルとなる。
放電コントローラ１２５は、遅延信号Ｓ３１と比較信号Ｓ３２の双方に基づいて放電スイッチ１２１の駆動信号Ｓ３３を生成する。例えば、放電コントローラ１２５は、遅延信号Ｓ３１がローレベルに立ち下がったときに駆動信号Ｓ３３をハイレベルに立ち上げる一方、比較信号Ｓ３２がローレベルに立ち下がったとき、若しくは、比較信号Ｓ３２がハイレベルに維持されたまま遅延信号Ｓ３１がハイレベルに立ち上がったときに、駆動信号Ｓ３３をローレベルに立ち下げる。
なお、放電スイッチ１２１は、Ｓ３３＝ＨであるときにオンしてＳ３３＝Ｌであるときにオフする。従って、タイマ１２３、コンパレータ１２４、放電コントローラ１２５を導入することにより、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回るまで又は出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回らないまま遅延時間Ｔｄｌｙが経過するまで、放電スイッチ１２１のオン期間（＝出力電圧Ｖｏｕｔの放電期間）を引き延ばすことが可能となる。
また、駆動信号Ｓ３３は、電源部１１０の内部イネーブル信号として、スイッチコントローラ１１３にも入力されている。例えば、スイッチコントローラ１１３は、駆動信号Ｓ３３がハイレベルであるときに出力スイッチ１１１及び同期整流スイッチ１１２の双方をオフし、駆動信号Ｓ３３がローレベルであるときに出力スイッチ１１１及び同期整流スイッチ１１２を相補的にオン／オフする。言い換えると、電源部１１０は、出力電圧Ｖｏｕｔの放電時（Ｓ３３＝Ｈ）にディセーブルとなり、出力電圧Ｖｏｕｔの放電停止時（Ｓ３３＝Ｌ）にイネーブルとなる。
図８は、第３実施形態における出力放電動作（特にイネーブル瞬断時の出力放電動作）を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、遅延信号Ｓ３１、比較信号Ｓ３２、駆動信号Ｓ３３、及び、出力電圧Ｖｏｕｔが描写されている。なお、出力電圧Ｖｏｕｔの破線は、比較例（図２）の挙動を示している。
まず、出力放電部１２０の出力放電動作により、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回る場合（時刻ｔ３１〜ｔ３３）について説明する。
時刻ｔ３１以前は、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）とされている。このとき、遅延信号Ｓ３１及び比較信号Ｓ３２がいずれもハイレベルであり、駆動信号Ｓ３３がローレベルであるので、放電スイッチ１２１がオフしている。その結果、出力電圧Ｖｏｕｔは、出力放電部１２０によって放電されることなく、所定の目標値Ｖｔａｒｇｅｔに維持されている。
時刻ｔ３１において、イネーブル信号ＥＮがハイレベルからローレベル（＝ディセーブル時の論理レベル）に立ち下がると、遅延信号Ｓ３１が遅滞なくハイレベルからローレベルに立ち下がり、駆動信号Ｓ３３がローレベルからハイレベルに立ち上がるので、放電スイッチ１２１がオンする。その結果、出力電圧Ｖｏｕｔの出力端と接地端との間が短絡されるので、出力電圧Ｖｏｕｔが目標値Ｖｔａｒｇｅｔから低下し始める。このように、出力放電部１２０は、電源部１１０のディセーブルが指示された時点で速やかに出力電圧Ｖｏｕｔの放電を開始する。
時刻ｔ３２において、イネーブル信号ＥＮが再びハイレベルに立ち上がると、遅延時間Ｔｄｌｙのカウントが開始される。このとき、遅延信号Ｓ３１は、イネーブル信号ＥＮがハイレベルに立ち上がっても、すぐにはハイレベルに立ち上がらず、遅延時間Ｔｄｌｙが経過するまでローレベルに維持される。また、この時点では、出力電圧Ｖｏｕｔが未だ閾値電圧Ｖｔｈを下回っていないので、比較信号Ｓ３２がハイレベルのままである。その結果、駆動信号Ｓ３３がハイレベルに維持されて、放電スイッチ１２１がオンしたままとなるので、先出の比較例（破線）と異なり、出力電圧Ｖｏｕｔがさらに低下する。
時刻ｔ３３において、遅延時間Ｔｄｌｙが経過する前に、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回ると、比較信号Ｓ３２がローレベルに立ち下がり、さらには、駆動信号Ｓ３３がローレベルに立ち下がるので、放電スイッチ１２１がオフする。その結果、出力放電動作が停止されて出力電圧Ｖｏｕｔが低下から上昇に転じる。
次に、出力放電部１２０の出力放電動作により、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回らない場合（時刻ｔ３４〜ｔ３６）について説明する。
時刻ｔ３４以前は、イネーブル信号ＥＮがハイレベル（＝イネーブル時の論理レベル）とされている。このとき、遅延信号Ｓ３１及び比較信号Ｓ３２がいずれもハイレベルであり、駆動信号Ｓ３３がローレベルであるので、放電スイッチ１２１がオフしている。その結果、出力電圧Ｖｏｕｔは、出力放電部１２０によって放電されることなく、所定の目標値Ｖｔａｒｇｅｔに維持されている。
時刻ｔ３４において、イネーブル信号ＥＮがハイレベルからローレベル（＝ディセーブル時の論理レベル）に立ち下がると、遅延信号Ｓ３１が遅滞なくハイレベルからローレベルに立ち下がり、駆動信号Ｓ３３がローレベルからハイレベルに立ち上がるので、放電スイッチ１２１がオンする。その結果、出力電圧Ｖｏｕｔの出力端と接地端との間が短絡されるので、出力電圧Ｖｏｕｔが目標値Ｖｔａｒｇｅｔから低下し始める。このように、出力放電部１２０は、電源部１１０のディセーブルが指示された時点で速やかに出力電圧Ｖｏｕｔの放電を開始する。
時刻ｔ３５において、イネーブル信号ＥＮが再びハイレベルに立ち上がると、遅延時間Ｔｄｌｙのカウントが開始される。このとき、遅延信号Ｓ３１は、イネーブル信号ＥＮがハイレベルに立ち上がっても、すぐにはハイレベルに立ち上がらず、遅延時間Ｔｄｌｙが経過するまでローレベルに維持される。また、この時点では、出力電圧Ｖｏｕｔが未だ閾値電圧Ｖｔｈを下回っていないので、比較信号Ｓ３２がハイレベルのままである。その結果、駆動信号Ｓ３３がハイレベルに維持されて、放電スイッチ１２１がオンしたままとなるので、先出の比較例（破線）と異なり、出力電圧Ｖｏｕｔがさらに低下する。
時刻ｔ３６において、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回らないまま遅延時間Ｔｄｌｙが経過すると、遅延信号Ｓ３１がハイレベルに立ち上がり、さらには、駆動信号Ｓ３３がローレベルに立ち下がるので、放電スイッチ１２１がオフする。その結果、出力放電動作が停止されて出力電圧Ｖｏｕｔが低下から上昇に転じる。
このように、出力放電部１２０は、電源部１１０のイネーブルが指示されても出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回るまで又は出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回らないまま遅延時間Ｔｄｌｙが経過するまで出力電圧Ｖｏｕｔの放電を継続する。
ここで、閾値電圧Ｖｔｈ及び遅延時間Ｔｄｌｙを適切に設定しておけば、イネーブル瞬断時であっても、負荷２に設定されたＵＶＬＯ検出電圧（負荷２が複数である場合にはそれぞれに設定されたＵＶＬＯ検出電圧の最低値）を下回るまで、出力電圧Ｖｏｕｔを放電することができる。
本図に即して述べると、時刻ｔ３３及びｔ３６において、駆動信号Ｓ３３がハイレベルからローレベルに立ち下がり、出力放電部１２０による出力放電動作が停止した時点で、出力電圧Ｖｏｕｔは、ＭＣＵ２Ａ及び２Ｂ双方で低電圧異常が検出される電圧値（Ｖｏｕｔ＜ＵＶＬＯＢ＜ＵＶＬＯＡ）となっている。従って、ＭＣＵ２Ａ及び２Ｂ双方がリセットされるので、電子機器Ｘのシステム全体として誤動作を招くおそれがなくなる。
また、本実施形態によれば、負荷２が単数であるか複数であるかを問わず、「イネーブル信号ＥＮがローレベルに立ち下がったときには、その立ち下がりが瞬時的なものであっても、負荷２を確実にリセットしたい」という市場の要求にも応えることが可能となる。これらの作用・効果については、先述の第１実施形態や第２実施形態と何ら変わらない。
さらに、本実施形態によれば、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回る場合には、遅延時間Ｔｄｌｙの経過を待たずに出力放電動作を停止することができるので、先出の第１実施形態（図３）と比べてより速やかに電源部１１０を再起動することが可能となる。一方、出力電圧Ｖｏｕｔが閾値電圧Ｖｔｈを下回らない場合には、遅延時間Ｔｄｌｙが経過した時点で出力放電動作を停止することができるので、先出の第２実施形態（図５）と比べてより確実に電源部１１０を再起動することが可能となる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、例えば、車載電源に利用することが可能である。
１ 電源装置
２ 負荷
２Ａ、２Ｂ ＭＣＵ
１００ 電源制御装置（電源制御ＩＣ）
１１０ 電源部
１１１ 出力スイッチ
１１２ 同期整流スイッチ
１１３ スイッチコントローラ
１２０ 出力放電部
１２１ 放電スイッチ
１２２ インバータ
１２３ タイマ
１２４ コンパレータ
１２５ 放電コントローラ
Ｃ１ キャパシタ
Ｌ１ インダクタ
Ｔ１〜Ｔ３ 外部端子
Ｘ 電子機器

Claims (10)

  1. 入力電圧から出力電圧を生成する電源部と、
    前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても前記出力電圧が所定の閾値電圧を下回るまで又は前記出力電圧が前記閾値電圧を下回らないまま所定の遅延時間が経過するまで前記出力電圧の放電を継続する出力放電部と、
    を有することを特徴とする電源制御装置。
  2. 前記出力放電部は、
    前記出力電圧の印加端に接続された放電スイッチと、
    前記電源部のイネーブル／ディセーブルを指示するイネーブル信号を前記遅延時間だけ遅らせて遅延信号を生成するタイマと、
    前記出力電圧と前記閾値電圧とを比較して比較信号を生成するコンパレータと、
    前記遅延信号と前記比較信号の双方に基づいて前記放電スイッチの駆動信号を生成する放電コントローラと、
    を含むことを特徴とする請求項１に記載の電源制御装置。
  3. 入力電圧から出力電圧を生成する電源部と、
    前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても前記出力電圧が所定の閾値電圧を下回るまで前記出力電圧の放電を継続する出力放電部と、
    を有することを特徴とする電源制御装置。
  4. 前記出力放電部は、
    前記出力電圧の印加端に接続された放電スイッチと、
    前記出力電圧と前記閾値電圧とを比較して比較信号を生成するコンパレータと、
    前記比較信号と前記電源部のイネーブル／ディセーブルを指示するイネーブル信号の双方に基づいて前記放電スイッチの駆動信号を生成する放電コントローラと、
    を含むことを特徴とする請求項３に記載の電源制御装置。
  5. 入力電圧から出力電圧を生成する電源部と、
    前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても所定の遅延時間が経過するまで前記出力電圧の放電を継続する出力放電部と、
    を有することを特徴とする電源制御装置。
  6. 前記出力放電部は、
    前記出力電圧の印加端に接続された放電スイッチと、
    前記電源部のイネーブル／ディセーブルを指示するイネーブル信号を前記遅延時間だけ遅らせて前記放電スイッチの駆動信号を生成するタイマと、
    を含むことを特徴とする請求項５に記載の電源制御装置。
  7. 前記電源部は、前記出力電圧の放電時にディセーブルとなり、前記出力電圧の放電停止時にイネーブルとなることを特徴とする請求項１〜請求項６のいずれか一項に記載の電源制御装置。
  8. 前記電源部は、スイッチングレギュレータまたはリニアレギュレータの一部または全部であることを特徴とする請求項１〜請求項７のいずれか一項に記載の電源制御装置。
  9. 請求項１〜請求項８のいずれか一項に記載の電源制御装置を主体とする電源装置と、
    前記電源装置から出力電圧の供給を受けて動作する少なくとも一つの負荷と、
    を有することを特徴とする電子機器。
  10. 前記出力放電部は、前記電源部のディセーブルが指示されたときに前記出力電圧の放電を開始するとともに前記電源部のイネーブルが指示されても前記負荷それぞれに設定されたＵＶＬＯ検出電圧の最低値を下回るまで前記出力電圧の放電を継続することを特徴とする請求項９に記載の電子機器。
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