JP2016126650A

JP2016126650A - 電源回路

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Publication number: JP2016126650A
Application number: JP2015001585A
Authority: JP
Inventors: 康平櫻井; Kohei Sakurai; 陽一高野; Yoichi Takano
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2015-01-07
Filing date: 2015-01-07
Publication date: 2016-07-11
Anticipated expiration: 2035-01-07
Also published as: US9703305B2; US20160197554A1; JP6417945B2; KR102325740B1; CN105763055B; CN105763055A; KR20160085200A

Abstract

【課題】出力端子側の放電が完了した状態での消費電流を低減できる、電源回路を提供すること。【解決手段】入力電圧が印加される入力端子１１と、前記入力電圧から、レギュレートした出力電圧を生成する制御素子２０と、前記出力電圧が出力される出力端子１２と、前記制御素子の前記出力端子側の電荷を抜き取る放電回路４０と、前記放電回路を動作させる駆動電流を、前記制御素子の前記入力端子側の電力から生成する駆動回路５０と、前記出力電圧を検出する検出回路６０と、前記出力電圧が前記放電回路の動作により設定電圧に到達したことが前記検出回路により検出された場合、前記放電回路が動作し続けることが可能な電流値まで前記駆動電流の電流値を低下させる放電制御回路７０とを備える、電源回路。【選択図】図２

Description

本発明は、電源回路に関する。

従来、出力電圧を速やかに下げるため、出力端子に接続されるキャパシタの電荷を放電するレギュレータが知られている（例えば、特許文献１を参照）。

図１は、特許文献１に開示されたレギュレータの回路図である。出力電圧Ｖｏを制御するトランジスタＱ１は、入力端子１と出力端子２との間に直列に接続されている。入力端子１には、電池等の直流源Ｅ１が接続され、入力電圧Ｖｉが供給される。出力端子２には、キャパシタＣ１が接続されている。

トランジスタＱ１が停止状態になると、スイッチ回路４により定電流源Ｓ１からトランジスタＱ２へのベース電流の供給がなくなるので、トランジスタＱ２はオフし、出力電圧Ｖｏを検出する検出回路６は遮断される。抵抗Ｒ１，Ｒ２に流れる電流は、トランジスタＱ４のベース電流となり、該ベース電流は、トランジスタＱ４，Ｑ５で２段に増幅されてトランジスタＱ３のベース電流となる。これにより、キャパシタＣ１の電荷はトランジスタＱ３により放電されるので、出力電圧Ｖｏは低下する。

特開２０００−６６７４２号公報

しかしながら、上述の従来技術では、キャパシタＣ１の放電が完了した後も、電流が、入力端子１、トランジスタＱ５、トランジスタＱ３の順に、経路Ｐで流れ続けるため、放電完了状態での消費電流が増大してしまう。

そこで、出力端子側の放電が完了した状態での消費電流を低減できる、電源回路の提供を目的とする。

一つの案では、
入力電圧が印加される入力端子と、
前記入力電圧から、レギュレートした出力電圧を生成する制御素子と、
前記出力電圧が出力される出力端子と、
前記制御素子の前記出力端子側の電荷を抜き取る放電回路と、
前記放電回路を動作させる駆動電流を、前記制御素子の前記入力端子側の電力から生成する駆動回路と、
前記出力電圧を検出する検出回路と、
前記出力電圧が前記放電回路の動作により設定電圧に到達したことが前記検出回路により検出された場合、前記放電回路が動作し続けることが可能な電流値まで前記駆動電流の電流値を低下させる放電制御回路とを備える、電源回路が提供される。

一態様によれば、出力端子側の放電が完了した状態での電源回路の消費電流を低減することができる。

従来のレギュレータを示す図である。電源回路の一構成例を示すブロック図である。放電制御回路の動作の一例を示すフローチャートである。電源回路の具体的な一例を示す構成図である。電源回路の具体的な他の一例を示す構成図である。電源回路の具体的な他の一例を示す構成図である。電源回路の比較例を示す構成図である。出力端子側の放電が完了した状態での電源回路の消費電流のシミュレーション結果の一例を示す図である。出力電圧と放電電流との関係を示すシミュレーション結果の一例を示す図である。出力電圧と駆動電流との関係の一例を示す図である。

以下、本発明の実施形態を図面に従って説明する。

図２は、電源回路の一実施形態であるレギュレータ１０１の一構成例を示すブロック図である。レギュレータ１０１は、直流の正の入力電圧ＶＩＮから制御素子２０によって直流の正の出力電圧Ｖｏｕｔを生成するシリーズレギュレータの一例である。レギュレータ１０１は、例えば、入力端子１１と、出力端子１２と、接地端子１３と、制御端子１４と、制御素子２０と、制御回路３０と、放電回路４０と、駆動回路５０と、検出回路６０と、放電制御回路７０とを備える半導体集積回路である。

入力端子１１は、入力電圧ＶＩＮが印加される入力端子の一例であり、例えば、入力電圧ＶＩＮを供給する直流電源の正極側が接続される電源入力端子である。

出力端子１２は、出力電圧Ｖｏｕｔが出力される出力端子の一例であり、例えば、出力電圧Ｖｏｕｔが印加される負荷やキャパシタが接続される電源出力端子である。出力端子１２に接続されるキャパシタは、レギュレータ１０１の外部に設けられてもよいし、レギュレータ１０１の内部に設けられてもよい。

接地端子１３は、接地電位に接続されて接地電圧ＧＮＤが印加される接地端子の一例であり、例えば、入力端子１１に正極側が接続される直流電源の負極側が接続されるグランド端子である。

制御端子１４は、レギュレータ１０１の制御素子２０を動作させるか否かを指令する制御信号Ｃｏｎｔがレギュレータ１０１の外部から入力される制御端子の一例である。制御信号Ｃｏｎｔは、例えば、レギュレータ１０１の制御素子２０の状態を動作状態にするか停止状態にするかを指令するチップイネーブル信号である。

制御素子２０は、入力電圧ＶＩＮから、レギュレートした出力電圧Ｖｏｕｔを生成する制御素子の一例である。制御素子２０は、入力端子１１と出力端子１２との間に直列に接続されている。制御素子２０は、例えば、制御回路３０からの駆動信号に応じて、正の電圧値（例えば、５Ｖ）の入力電圧ＶＩＮを降圧し、出力電圧Ｖｏｕｔの電圧値を入力電圧ＶＩＮの電圧値よりも低い正の一定値（例えば、３Ｖ）に制御する。

制御回路３０は、出力電圧Ｖｏｕｔの検出値と所定の基準電圧との差に応じて、出力電圧Ｖｏｕｔの電圧値が一定になるように制御素子２０を制御する駆動信号を出力する制御回路の一例である。

制御回路３０は、例えば、制御信号Ｃｏｎｔの電圧レベルに応じて、制御素子２０及び放電回路４０を動作させるか否かを決定する。制御回路３０は、制御信号Ｃｏｎｔの電圧レベルがアクティブレベル（例えば、ハイレベル）のとき、制御素子２０をレギュレート動作させるとともに、放電回路４０の動作を禁止することを指令する指令信号３８を放電制御回路７０に対して出力する。一方、制御回路３０は、制御信号Ｃｏｎｔの電圧レベルが非アクティブレベル（例えば、ローレベル）のとき、制御素子２０の動作を停止させるとともに、放電回路４０の動作を許可することを指令する指令信号３８を放電制御回路７０に対して出力する。

放電回路４０は、制御素子２０の出力端子１２側の電荷を抜き取る放電回路の一例であり、例えば、出力端子１２における電荷を接地端子１３に放電する。出力端子１２に接続されるキャパシタがレギュレータ１０１の外部に設けられている場合、放電回路４０は、例えば、出力端子１２に接続されるキャパシタから出力端子１２を介して抜き取った電荷を接地端子１３に放電する。このように、出力端子１２側の電荷が放電回路４０により抜き取られることによって、出力電圧Ｖｏｕｔは、接地電圧ＧＮＤに近づくように急速に低下する。

駆動回路５０は、放電回路４０を動作させる駆動電流Ｉ１を、制御素子２０の入力端子１１側の電力（具体的には、入力電圧ＶＩＮの電力）から生成する駆動回路の一例である。駆動回路５０は、出力電圧Ｖｏｕｔが放電回路４０の放電動作により接地電圧ＧＮＤに近づいても放電回路４０を動作させ続けられるように、制御素子２０の出力端子１２側の電力を受けて動作せずに、制御素子２０の入力端子１１側の電力を受けて動作する。

検出回路６０は、出力電圧Ｖｏｕｔを検出する検出回路の一例である。検出回路６０も、出力電圧Ｖｏｕｔが放電回路４０の放電動作により接地電圧ＧＮＤに近づいても出力電圧Ｖｏｕｔの検出を続けられるように、制御素子２０の出力端子１２側の電力を受けて動作せずに、制御素子２０の入力端子１１側の電力を受けて動作する。

放電制御回路７０は、出力電圧Ｖｏｕｔが放電回路４０の動作により設定電圧に到達したことが検出回路６０により検出された場合、放電回路４０が動作し続けることが可能な電流値まで駆動電流Ｉ１の電流値を低下させる放電制御回路の一例である。

図３は、放電制御回路７０の動作の一例を示すフローチャートである。

ステップＳ１０において、放電制御回路７０は、指令信号３８に基づいて、放電回路４０の動作が禁止されているか許可されているかを判定する。

放電制御回路７０は、放電回路４０の動作が禁止されているとステップＳ１０において判定した場合、駆動回路５０が駆動電流Ｉ１を出力することを禁止する（ステップＳ２０）。これにより、放電回路４０は動作しないため、放電回路４０による電荷の抜き取りは実行されず、出力電圧Ｖｏｕｔの電圧値は制御素子２０の動作により一定値に制御される。

一方、放電制御回路７０は、放電回路４０の動作が許可されているとステップＳ１０において判定した場合、駆動回路５０が駆動電流Ｉ１を出力することを許可する（ステップＳ３０）。これにより、放電回路４０は駆動電流Ｉ１により動作するため、放電回路４０による電荷の抜き取りが実行され、出力電圧Ｖｏｕｔは接地電圧ＧＮＤに近づくように急速に低下する。

ステップＳ４０において、放電制御回路７０は、出力電圧Ｖｏｕｔが放電回路４０の放電動作により設定電圧Ｖｔｈに到達したことが検出回路６０により検出されているか否かを判定する。これにより、放電制御回路７０は、制御素子２０の出力端子１２側の電荷の放電が完了したか否かを判断できる。

設定電圧Ｖｔｈは、制御素子２０のレギュレート動作時の出力電圧Ｖｏｕｔと接地電圧ＧＮＤとの間の電圧値に予め設定された電圧である。出力電圧Ｖｏｕｔを放電回路４０の放電動作により低下させる場合、設定電圧Ｖｔｈは、接地電圧ＧＮＤよりも僅かに大きな電圧に設定される。

放電制御回路７０は、出力電圧Ｖｏｕｔが放電回路４０の動作により設定電圧Ｖｔｈに到達したことが検出回路６０により検出されていないとステップＳ４０において判定した場合、駆動回路５０が駆動電流Ｉ１を出力することを許可し続ける（ステップＳ３０）。これにより、放電回路４０は駆動電流Ｉ１により動作するので、出力電圧Ｖｏｕｔを接地電圧ＧＮＤに近づける放電動作が継続する。

一方、放電制御回路７０は、出力電圧Ｖｏｕｔが放電回路４０の動作により設定電圧Ｖｔｈに到達したことが検出回路６０により検出されているとステップＳ４０において判定した場合、放電回路４０が動作し続けることが可能な電流値まで駆動電流Ｉ１の電流値を低下させる（ステップＳ５０）。

このように、出力電圧Ｖｏｕｔが放電回路４０の動作により設定電圧Ｖｔｈに到達したことが検出された場合、放電回路４０が動作し続けることが可能な電流値まで駆動電流Ｉ１の電流値が低下するので、制御素子２０の出力端子１２側の電荷の放電が完了した状態でのレギュレータ１０１の消費電流を低減することができる。

図４は、電源回路の一実施形態であるレギュレータ１０２の一例を示す構成図である。レギュレータ１０１と同様の構成及び効果についての説明は、省略又は簡略する。

制御素子２０は、制御トランジスタ２１を有する。制御トランジスタ２１は、入力電圧ＶＩＮから、レギュレートした出力電圧Ｖｏｕｔを生成する制御トランジスタの一例である。制御トランジスタ２１は、入力端子１１と出力端子１２との間に直列に接続されている。制御トランジスタ２１は、例えば、制御回路３０の誤差アンプ３４からの駆動信号に応じて、正の電圧値（例えば、５Ｖ）の入力電圧ＶＩＮを降圧し、出力電圧Ｖｏｕｔの電圧値を入力電圧ＶＩＮの電圧値よりも低い正の一定値（例えば、３Ｖ）に制御する。

制御トランジスタ２１は、例えば、入力端子１１に接続されるエミッタと、出力端子１２に接続されるコレクタと、誤差アンプ３４の出力点に接続されるベースとを有するＰＮＰ型のバイポーラトランジスタである。

制御回路３０は、基準電圧回路３２と、バイアス回路３１と、誤差アンプ３４と、抵抗３６，３７とを有する。

基準電圧回路３２は、基準電圧Ｖｒｅｆを生成する回路の一例である。バイアス回路３１は、基準電圧回路３２及び誤差アンプ３４を動作させるバイアス電流又はバイアス電圧を基準電圧回路３２及び誤差アンプ３４に供給する回路の一例である。誤差アンプ３４は、基準電圧Ｖｒｅｆが入力される反転入力部と、出力電圧Ｖｏｕｔの検出値がフィードバック入力される非反転入力部とを有する。出力電圧Ｖｏｕｔの検出値は、例えば、出力電圧Ｖｏｕｔが抵抗３６と抵抗３７とにより分圧された電圧である。

なお、制御回路３０は、サーマルシャットダウン回路３３を有してもよい。サーマルシャットダウン回路３３は、レギュレータ１０２（特に、制御素子２０）の温度が所定温度よりも高いことが検出された場合に、制御素子２０の動作を停止させることで、レギュレータ１０２の過熱を防止する回路である。

また、制御回路３０は、カレントリミット回路３５を有してもよい。カレントリミット回路３５は、制御トランジスタ２１のエミッタとコレクタとの間に流れる電流の電流値が所定電流値よりも大きいことがセンストランジスタ２２により検出された場合に、制御素子２０の動作を停止させることで、制御素子２０を過電流から保護する回路である。

センストランジスタ２２は、制御トランジスタ２１のエミッタとコレクタとの間に流れる電流を検出するセンス素子の一例である。センストランジスタ２２は、例えば、入力端子１１に接続されるエミッタと、カレントリミット回路３５に接続されるコレクタと、誤差アンプ３４の出力点に接続されるベースとを有するＰＮＰ型のバイポーラトランジスタである。センストランジスタ２２のベースと制御トランジスタ２１のベースとは、誤差アンプ３４の出力点に共通に接続される。

放電回路４０は、放電トランジスタＭ１と、抵抗４１とを有する。放電トランジスタＭ１は、制御トランジスタ２１の出力端子１２側の電荷を抜き取る放電トランジスタの一例であり、例えば、出力端子１２における電荷を接地端子１３に放電する。出力端子１２に接続されるキャパシタがレギュレータ１０１の外部に設けられている場合、放電トランジスタＭ１は、例えば、出力端子１２に接続されるキャパシタから出力端子１２を介して抜き取った電荷を接地端子１３に放電する。このように、出力端子１２側の電荷が放電トランジスタＭ１により抜き取られることによって、出力電圧Ｖｏｕｔは、接地電圧ＧＮＤに近づくように急速に低下する。

放電トランジスタＭ１は、駆動回路５０の駆動トランジスタＭ２に接続されるベースと、接地電圧ＧＮＤに接地されるエミッタと、制御トランジスタ２１のコレクタと出力端子１２との間の電流経路に接続されるコレクタとを有するＮＰＮ型のバイポーラトランジスタである。放電トランジスタＭ１のベースとエミッタとの間に、抵抗４１が接続される。

駆動回路５０は、駆動トランジスタＭ２，Ｍ３と、抵抗５１と、トランジスタＭ５とを有する。駆動トランジスタＭ２，Ｍ３は、放電トランジスタＭ１を動作させる駆動電流Ｉ１を、制御トランジスタ２１の入力端子１１側の電力（具体的には、入力電圧ＶＩＮの電力）から生成する駆動トランジスタの一例である。

駆動トランジスタＭ２，Ｍ３は、トランジスタＭ５に流れる電流によって、駆動電流Ｉ１を出力するカレントミラーである。

駆動回路５０の入力側の駆動トランジスタＭ３は、入力端子１１と制御トランジスタ２１のエミッタとの間の電流経路に抵抗５１を介して接続されるエミッタと、トランジスタＭ５のコレクタに接続されるコレクタと、トランジスタＭ５のコレクタ及び駆動トランジスタＭ２のベースに接続されるベースとを有するＰＮＰ型のバイポーラトランジスタである。

駆動回路５０の出力側の駆動トランジスタＭ２は、入力端子１１と制御トランジスタ２１のエミッタとの間の電流経路に接続されるエミッタと、放電回路４０の放電トランジスタＭ１のベースに接続されるコレクタと、トランジスタＭ５のコレクタ及び駆動トランジスタＭ３のベースに接続されるベースとを有するＰＮＰ型のバイポーラトランジスタである。

トランジスタＭ５は、接地電圧ＧＮＤに接地されるエミッタと、駆動トランジスタＭ３のコレクタに接続されるコレクタと、入力端子１１と制御トランジスタ２１のエミッタとの間の電流経路に抵抗６１を介して接続されるベースとを有するＮＰＮ型のバイポーラトランジスタである。トランジスタＭ５は、駆動トランジスタＭ２，Ｍ３を動作させる電流の電流源の一例である。トランジスタＭ５は、抵抗に置き換えられてもよい。

検出回路６０は、検出トランジスタＭ６，Ｍ７と、抵抗６１とを有する。検出トランジスタＭ６，Ｍ７も、出力電圧Ｖｏｕｔが放電回路４０の放電動作により接地電圧ＧＮＤに近づいても出力電圧Ｖｏｕｔの検出を続けられるように、制御素子２０の出力端子１２側の電力を受けて動作せずに、制御素子２０の入力端子１１側の電力を受けて動作する。

検出トランジスタＭ６，Ｍ７は、出力電圧Ｖｏｕｔを検出する検出トランジスタの一例であり、出力電圧Ｖｏｕｔが設定電圧Ｖｔｈに到達したか否かを検出する。検出回路６０の検出トランジスタＭ６，Ｍ７は、放電トランジスタＭ１のコレクタを検出トランジスタＭ６のエミッタを介してモニターする。つまり、検出トランジスタＭ６，Ｍ７は、出力電圧Ｖｏｕｔを検出トランジスタＭ６のエミッタを介してモニターする。

検出回路６０の出力側の検出トランジスタＭ６は、放電トランジスタＭ１のコレクタに接続されるエミッタと、検出トランジスタＭ７のベースとエミッタとの間のＰＮ接合を介して接地されるベースと、放電制御トランジスタＭ４のベースに接続されるコレクタとを有するＮＰＮ型のバイポーラトランジスタである。検出トランジスタＭ６のベースは、検出トランジスタＭ７のベース及びコレクタに接続されるとともに、入力端子１１と制御トランジスタ２１のエミッタとの間の電流経路に抵抗６１を介して接続される。

検出回路６０の入力側の検出トランジスタＭ７は、接地電圧ＧＮＤに接地されるエミッタと、入力端子１１と制御トランジスタ２１のエミッタとの間の電流経路に抵抗６１を介して接続されるコレクタと、検出トランジスタＭ７のコレクタ及び検出トランジスタＭ６のベースに接続されるベースとを有するＮＰＮ型のバイポーラトランジスタである。

放電制御回路７０は、放電制御トランジスタＭ８，Ｍ４と、抵抗７１とを有する。

放電制御回路７０の入力側の放電制御トランジスタＭ８は、接地電圧ＧＮＤに接地されるエミッタと、指令信号３８が入力されるベースと、放電制御トランジスタＭ４のベースが接続されるコレクタとを有するＮＰＮ型のバイポーラトランジスタである。指令信号３８は、放電制御トランジスタＭ８のベース電流として供給される。

放電制御トランジスタＭ４は、出力電圧Ｖｏｕｔが放電トランジスタＭ１の動作により設定電圧Ｖｔｈに到達したことが検出トランジスタＭ６，Ｍ７により検出された場合、放電トランジスタＭ１が動作し続けることが可能な電流値まで駆動電流Ｉ１の電流値を低下させる放電制御トランジスタの一例である。

放電制御回路７０の出力側の放電制御トランジスタＭ４は、入力端子１１と制御トランジスタ２１のエミッタとの間の電流経路に接続されるエミッタと、駆動回路５０の駆動トランジスタＭ３のコレクタに接続されるコレクタと、放電制御トランジスタＭ８のコレクタに接続されるベースとを有するＰＮＰ型のバイポーラトランジスタである。放電制御トランジスタＭ４のベースとエミッタとの間に、抵抗７１が接続される。

レギュレータ１０２の場合、指令信号３８のレベルがハイレベルのとき、制御素子２０の制御トランジスタ２１はレギュレート動作するので、放電回路４０の動作は禁止される。一方、指令信号３８のレベルがローレベルのとき、制御素子２０の制御トランジスタ２１のレギュレート動作は停止するので、放電回路４０の動作は許可される。

指令信号３８のレベルが放電回路４０の動作を禁止することを指令するハイレベルのとき、放電制御トランジスタＭ８はオンするので、放電制御トランジスタＭ４もオンする。放電制御トランジスタＭ４がオンすると、駆動トランジスタＭ３のエミッタとベースとの間の電圧が確保されないため、駆動トランジスタＭ２のコレクタから出力される駆動電流Ｉ１の電流値はほぼ零である。したがって、放電トランジスタＭ１はオフするので、放電回路４０の放電トランジスタＭ１による放電動作は停止する。

一方、指令信号３８のレベルが放電回路４０の動作を許可することを指令するローレベルのとき、放電制御トランジスタＭ８はオフするので、放電制御トランジスタＭ４もオフする。放電制御トランジスタＭ４がオフすると、駆動トランジスタＭ３のエミッタとベースとの間の電圧が確保されるため、駆動トランジスタＭ２のコレクタから出力される駆動電流Ｉ１の電流値は、放電トランジスタＭ１を動作させることが可能な電流値に増加する。したがって、放電トランジスタＭ１は、出力端子１２側の電荷を放電させる放電電流を放電トランジスタＭ１のコレクタとエミッタとの間に流す放電動作を実行する。

放電回路４０の放電トランジスタＭ１による放電動作が実行されることにより、出力電圧Ｖｏｕｔは、接地電圧ＧＮＤに近づくように急激に低下する。低下する出力電圧Ｖｏｕｔが設定電圧Ｖｔｈに達すると、エミッタが放電トランジスタＭ１のコレクタに接続される検出トランジスタＭ６は、検出トランジスタＭ６のコレクタ電流が増加するように動作し始める。検出トランジスタＭ６のコレクタ電流が増加すると、放電トランジスタＭ１のコレクタ電流も増加する。

検出トランジスタＭ６，Ｍ７は、放電制御トランジスタＭ４のベース電流を検出トランジスタＭ６のコレクタ電流により調整できる。よって、検出トランジスタＭ６，Ｍ７は、検出トランジスタＭ６のコレクタ電流の増加により、放電制御トランジスタＭ４のベース電流を増加させる。放電制御トランジスタＭ４のベース電流が増加すると、放電制御トランジスタＭ４のコレクタ電流も増加する。

放電制御トランジスタＭ４は、駆動トランジスタＭ２，Ｍ３のベース電流を放電制御トランジスタＭ４のコレクタ電流により調整できる。よって、放電制御トランジスタＭ４は、放電制御トランジスタＭ４のコレクタ電流の増加により、駆動トランジスタＭ２，Ｍ３のベース電流を減少させる。駆動トランジスタＭ２，Ｍ３のベース電流が減少すると、駆動トランジスタＭ３のコレクタから出力されるコレクタ電流（すなわち、駆動電流Ｉ１）も減少する。

駆動トランジスタＭ２，Ｍ３は、放電トランジスタＭ１のベース電流を駆動トランジスタＭ２のコレクタから出力されるコレクタ電流により調整できる。よって、駆動トランジスタＭ２，Ｍ３は、駆動トランジスタＭ２のコレクタから出力される駆動電流Ｉ１の減少により、放電トランジスタＭ１のベース電流を減少させる。放電トランジスタＭ１のベース電流が減少すると、放電トランジスタＭ１のコレクタ電流も減少する。

つまり、検出トランジスタＭ６の動作により放電トランジスタＭ１のコレクタ電流が増加しようとすると、放電トランジスタＭ１のコレクタ電流が減少するように、放電トランジスタＭ１のベース電流が減少する。そして、検出トランジスタＭ６のベースは、検出トランジスタＭ７のベースとエミッタとの間のＰＮ接合を介して接地電圧ＧＮＤに接地されている。そのため、エミッタが放電トランジスタＭ１のコレクタに接続される検出トランジスタＭ６が動作すると、放電トランジスタＭ１のコレクタ−エミッタ間の電圧（コレクタ電圧）は、接地電圧ＧＮＤよりも僅かに大きな電圧値（例えば、０．０１Ｖ）に固定される。

このように、駆動電流Ｉ１が減少した状態で、放電トランジスタＭ１のコレクタ電圧が接地電圧ＧＮＤよりも僅かに大きな電圧値に収束するように、放電トランジスタＭ１のコレクタ電流の増減を相殺する負のフィードバック動作が維持される。したがって、駆動電流Ｉ１が減少する分だけ、出力端子１２側の放電が完了した状態（言い換えれば、制御素子２０の制御トランジスタ２１の動作が停止した状態）でのレギュレータ１０２の消費電流を低減することができる。

また、レギュレータ１０２内の各トランジスタ（例えば、制御トランジスタ２１、センストランジスタ２２、放電トランジスタＭ１、駆動トランジスタＭ２，Ｍ３、トランジスタＭ５、検出トランジスタＭ６，Ｍ７、放電制御トランジスタＭ４，Ｍ８）がバイポーラトランジスタであることにより、レギュレータ１０２が発生するノイズを低減することができる。

なお、図４中に示される矢印は、出力端子１２側の放電が完了した状態での主な電流の流れを示す。

図５は、電源回路の一実施形態であるレギュレータ１０３の一例を示す構成図である。レギュレータ１０２と同様の構成及び効果についての説明は、省略又は簡略する。図５中に示される矢印は、出力端子１２側の放電が完了した状態での主な電流の流れを示す。レギュレータ１０３は、分圧回路８０を有する点で、レギュレータ１０２と異なる。

分圧回路８０は、出力電圧Ｖｏｕｔの分圧値を生成する回路である。分圧回路８０は、例えば、出力電圧Ｖｏｕｔを抵抗８１と抵抗８２とにより分圧する。抵抗８１と抵抗８２との接続点は、検出トランジスタＭ６のエミッタに接続される。つまり、検出トランジスタＭ６，Ｍ７は、検出トランジスタＭ６のエミッタを介して出力電圧Ｖｏｕｔの分圧値をモニターする。

このように、検出トランジスタＭ６のエミッタ電圧が出力電圧Ｖｏｕｔの分圧値に設定されることで、制御素子２０の制御トランジスタ２１のレギュレート動作時に、検出トランジスタＭ６のベースとエミッタとの間に印加される逆電圧を低減することができる。これにより、検出トランジスタＭ６の劣化を防止することができる。

また、検出トランジスタＭ６のエミッタ電圧が出力電圧Ｖｏｕｔの分圧値に設定されることで、出力端子１２側の放電が完了した状態（放電完了状態）で出力電圧Ｖｏｕｔを上昇させることができる。したがって、放電完了状態が解除されて制御素子２０の制御トランジスタ２１がレギュレート動作し始める場合に、出力電圧Ｖｏｕｔを速やかに上昇させることができ、出力端子１２に接続されるキャパシタの突入電流を減らすことができる。

図６は、電源回路の一実施形態であるレギュレータ１０４の一例を示す構成図である。レギュレータ１０２，１０３と同様の構成及び効果についての説明は、省略又は簡略する。図６中に示される矢印は、出力端子１２側の放電が完了した状態での主な電流の流れを示す。

レギュレータ１０２，１０３は、直流の正の入力電圧ＶＩＮから制御素子２０の制御トランジスタ２１によって直流の正の出力電圧Ｖｏｕｔを生成して出力する正電圧シリーズレギュレータである。これに対し、図６のレギュレータ１０４は、直流の負の入力電圧ＶＩＮから制御素子２０の制御トランジスタ２１によって直流の負の出力電圧Ｖｏｕｔを生成して出力する負電圧シリーズレギュレータである。

負電圧シリーズレギュレータは、正電圧シリーズレギュレータのＮＰＮ型のバイポーラトランジスタがＰＮＰ型のバイポーラトランジスタに置き換えられ、正電圧シリーズレギュレータのＰＮＰ型のバイポーラトランジスタがＮＰＮ型のバイポーラトランジスタに置き換えられた構成を有する。

例えば、図４，５のＰＮＰ型の制御トランジスタ２１は、図６では、ＮＰＮ型の制御トランジスタ２１に置き換えられている。図示の通り、他のトランジスタについても同様である。また、制御回路３０内の回路を構成する不図示のトランジスタについても同様である。

図６の場合、制御素子２０の制御トランジスタ２１は、例えば、制御回路３０の誤差アンプ３４からの駆動信号に応じて、負の電圧値（例えば、−５Ｖ）の入力電圧ＶＩＮを昇圧し、出力電圧Ｖｏｕｔの電圧値を入力電圧ＶＩＮの電圧値よりも高い負の一定値（例えば、−３Ｖ）に制御する。制御トランジスタ２１は、例えば、入力端子１１に接続されるエミッタと、出力端子１２に接続されるコレクタと、誤差アンプ３４の出力点に接続されるベースとを有するＮＰＮ型のバイポーラトランジスタである。

放電回路４０は、放電トランジスタＭ１と、抵抗４１とを有する。放電トランジスタＭ１は、制御トランジスタ２１の出力端子１２側の電荷を抜き取る放電トランジスタの一例であり、例えば、出力端子１２における電荷を接地端子１３に放電する。出力端子１２に接続されるキャパシタがレギュレータ１０１の外部に設けられている場合、放電トランジスタＭ１は、例えば、出力端子１２に接続されるキャパシタから出力端子１２を介して抜き取った電荷を接地端子１３に放電する。このように、出力端子１２側の電荷が放電トランジスタＭ１により抜き取られることによって、出力電圧Ｖｏｕｔは、接地電圧ＧＮＤに近づくように急速に上昇する。

レギュレータ１０４の場合も、レギュレータ１０２，１０３と同様に、駆動電流Ｉ１が減少する分だけ、出力端子１２側の放電が完了した状態（言い換えれば、制御素子２０の制御トランジスタ２１の動作が停止した状態）でのレギュレータ１０２の消費電流を低減することができる。

また、制御素子２０の制御トランジスタ２１のレギュレート動作時に、検出トランジスタＭ６のベースとエミッタとの間に逆電圧が印加される。しかしながら、例えば、ベースとエミッタとの間の耐圧が比較的高いラテラルＰＮＰ型バイポーラトランジスタが検出トランジスタＭ６に適用されることで、レギュレート動作時の負の出力電圧Ｖｏｕｔの設定値を更に低い負の電圧値に下げることができる。

次に、出力端子１２側の放電が完了した状態（放電完了状態）での図４のレギュレータ１０２の消費電流のシミュレーション結果を示す。図７のレギュレータ１００を比較例に設定して、レギュレータ１０２の消費電流の低減効果を説明する。

図７は、電源回路の一比較例であるレギュレータ１００を示す構成図である。レギュレータ１０２，１０３と同様の構成及び効果についての説明は、省略又は簡略する。図７中に示される矢印は、放電完了状態での主な電流の流れを示す。

図７のレギュレータ１００も、直流の正の入力電圧ＶＩＮから制御素子２０の制御トランジスタ２１によって直流の正の出力電圧Ｖｏｕｔを生成するシリーズレギュレータの一例である。レギュレータ１００の場合、指令信号３８のレベルがローレベルのとき、制御素子２０の制御トランジスタ２１はレギュレート動作するので、放電回路４０の動作は禁止される。一方、指令信号３８のレベルがハイレベルのとき、制御素子２０の制御トランジスタ２１のレギュレート動作は停止するので、放電回路４０の動作は許可される。

指令信号３８のレベルが放電回路４０の動作を禁止することを指令するローレベルのとき、放電制御トランジスタＭ１８はオンする。放電制御トランジスタＭ１８がオンすると、駆動トランジスタＭ３のエミッタとベースとの間の電圧が確保されないため、駆動トランジスタＭ２のコレクタから出力される駆動電流Ｉ１の電流値はほぼ零である。したがって、放電トランジスタＭ１はオフするので、放電回路４０の放電トランジスタＭ１による放電動作は停止する。

一方、指令信号３８のレベルが放電回路４０の動作を許可することを指令するハイレベルのとき、放電制御トランジスタＭ１８はオフする。放電制御トランジスタＭ１８がオフすると、駆動トランジスタＭ３のエミッタとベースとの間の電圧が確保されるため、駆動トランジスタＭ２のコレクタから出力される駆動電流Ｉ１の電流値は、放電トランジスタＭ１を動作させることが可能な電流値に増加する。したがって、放電トランジスタＭ１は、出力端子１２側の電荷を放電させる放電電流を放電トランジスタＭ１のコレクタとエミッタとの間に流す放電動作を実行する。放電回路４０の放電トランジスタＭ１による放電動作が実行されることにより、出力電圧Ｖｏｕｔは、接地電圧ＧＮＤに近づくように急激に低下する。

図８は、入力電圧ＶＩＮと放電完了状態の消費電流Ｉ０との関係を示すシミュレーション結果の一例を示す図である。消費電流Ｉ０は、入力端子１１から接地端子１３に流れる電流を表す。

図７のレギュレータ１００の場合、放電が完了しても、図示の経路で、放電トランジスタＭ１を駆動する駆動電流だけでなく、その駆動電流を生成するためのバイアス電流も流れ続ける。したがって、図８に示されるように、入力電圧ＶＩＮが増加するにつれて、消費電流Ｉ０も増加する。

これに対し、図４のレギュレータ１０２の場合、放電が完了すると、図示の経路で電流が流れ続けるものの、駆動電流Ｉ１は減少する。したがって、図８に示されるように、入力電圧ＶＩＮが増加しても、消費電流Ｉ０の増加を抑えることができる。

図９は、図４のレギュレータ１０２において、出力電圧Ｖｏｕｔと放電電流Ｉ２との関係を示すシミュレーション結果の一例を示す図である。放電電流Ｉ２は、出力端子１２から放電トランジスタＭ１を介して接地端子１３に流れる電流を表す。

制御信号Ｃｏｎｔがハイレベルからローレベルに変化すると、放電回路４０が動作し始める。放電回路４０が動作し始めることにより、放電電流Ｉ２が流れ始めるので、出力電圧Ｖｏｕｔを急激に低下することが示されている。また、検出トランジスタＭ６は、検出トランジスタＭ７のＰＮ接合を介して接地電圧ＧＮＤに接地されたベースと、放電トランジスタＭ１のコレクタに接続されたエミッタとを有するので、放電トランジスタＭ１のコレクタ電圧（すなわち、出力電圧Ｖｏｕｔ）を接地電圧ＧＮＤに限りなく近づけることができる。

図１０は、図４のレギュレータ１０２において、入力電圧Ｖｉｎの電圧値が５Ｖのときの、出力電圧Ｖｏｕｔと駆動電流Ｉ１との関係の一例を示す図である。制御トランジスタ２１のレギュレート動作時、出力電圧Ｖｏｕｔの電圧値は、約３Ｖであり、駆動電流Ｉ１の電流値は、約１３５μＡである。出力電圧Ｖｏｕｔの電圧値が低下して設定電圧Ｖｔｈの電圧値０．０８Ｖに到達するまでは、駆動電流Ｉ１の電流値は、約１３５μＡで維持される。そして、出力電圧Ｖｏｕｔの電圧値が低下して設定電圧Ｖｔｈの電圧値０．０８Ｖに到達すると、駆動電流Ｉ１の電流値は、放電回路４０が動作し続けることが可能な電流値（約６μＡ）まで急速に低下する。これにより、制御トランジスタ２１の出力端子１２側の電荷の放電が完了した状態でのレギュレータ１０２の消費電流を低減することができる。

以上、電源回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、電源回路に使用されるトランジスタは、バイポーラトランジスタに限られず、ＭＯＳＦＥＴなどの他のトランジスタでもよい。また、電源回路は、シリーズレギュレータに限られず、スイッチングレギュレータでもよい。

また、図６のような負電圧シリーズレギュレータに、図５の分圧回路８０と同じ機能が追加されてもよい。

１，１１入力端子
２，１２出力端子
１３接地端子
１４制御端子
２０制御素子
２１制御トランジスタ
２２センストランジスタ
３０制御回路
３８指令信号
４０放電回路
５０駆動回路
６０検出回路
７０放電制御回路
８０分圧回路
１００，１０１，１０２，１０３，１０４レギュレータ

Claims

入力電圧が印加される入力端子と、
前記入力電圧から、レギュレートした出力電圧を生成する制御素子と、
前記出力電圧が出力される出力端子と、
前記制御素子の前記出力端子側の電荷を抜き取る放電回路と、
前記放電回路を動作させる駆動電流を、前記制御素子の前記入力端子側の電力から生成する駆動回路と、
前記出力電圧を検出する検出回路と、
前記出力電圧が前記放電回路の動作により設定電圧に到達したことが前記検出回路により検出された場合、前記放電回路が動作し続けることが可能な電流値まで前記駆動電流の電流値を低下させる放電制御回路とを備える、電源回路。
前記放電回路は、前記駆動電流により駆動される放電トランジスタを有し、
前記検出回路は、前記放電トランジスタのコレクタをモニターする、請求項１に記載の電源回路。
前記検出回路は、前記出力電圧が前記設定電圧に到達したか否かを検出する検出トランジスタを有する、請求項１又は２に記載の電源回路。
前記検出トランジスタは、前記出力電圧を前記検出トランジスタのエミッタを介してモニターする、請求項３に記載の電源回路。
入力電圧が印加される入力端子と、
前記入力電圧から、レギュレートした出力電圧を生成する制御トランジスタと、
前記出力電圧が出力される出力端子と、
前記制御トランジスタの前記出力端子側の電荷を抜き取る放電トランジスタと、
前記放電トランジスタを動作させる駆動電流を、前記制御トランジスタの前記入力端子側の電力から生成する駆動トランジスタと、
前記出力電圧を検出する検出トランジスタと、
前記出力電圧が前記放電トランジスタの動作により設定電圧に到達したことが前記検出トランジスタにより検出された場合、前記放電トランジスタが動作し続けることが可能な電流値まで前記駆動電流の電流値を低下させる放電制御トランジスタとを備える、電源回路。
前記放電トランジスタのコレクタと前記検出トランジスタのエミッタとが接続され、
前記検出トランジスタは、前記放電制御トランジスタのベース電流を調整し、
前記放電制御トランジスタは、前記駆動トランジスタのベース電流を調整し、
前記駆動トランジスタは、前記放電トランジスタのベース電流を調整する、請求項５に記載の電源回路。
前記制御トランジスタと前記放電トランジスタと前記駆動トランジスタと前記検出トランジスタと前記放電制御トランジスタとは、バイポーラトランジスタである、請求項５又は６に記載の電源回路。
前記検出トランジスタは、ＰＮ接合を介して接地されるベースを有する、請求項３から７のいずれか一項に記載の電源回路。
前記検出トランジスタは、前記出力電圧の分圧値をモニターする、請求項３から８のいずれか一項に記載の電源回路。
前記出力電圧は、負電圧である、請求項１から９のいずれか一項に記載の電源回路。