JP2020149993A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】信頼性の向上が図られた半導体装置、及びそのような半導体装置の製造方法を提供する。【解決手段】半導体装置は、第1半導体チップ20と、第2半導体チップ30と、第1バンプ電極41と、第2バンプ電極51と、第1半導体チップ20と第2半導体チップ30との間に配置され、第1半導体チップ20と第2半導体チップ30との間の間隔を規定するスペーサ60と、第1半導体チップ20と第2半導体チップ30との間に配置されたアンダーフィル樹脂70と、を備える。スペーサ60は、第2半導体チップ30の外縁31bよりも内側に位置する第1側面63と、第2半導体チップ30と向かい合う対向面64と、を有しており、対向面64と第2半導体チップ30との間には、第2半導体チップ30の外縁31bの一部に沿って延在する隙間Gが形成されている。アンダーフィル樹脂70は、隙間Gに入り込んでいる。【選択図】図4

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体装置として、バンプ電極を介して第1半導体チップ上に第2半導体チップが実装されたものが知られている(例えば特許文献1参照)。そのような半導体装置の製造に際しては、第1半導体チップ及び第2半導体チップの各々にバンプ電極を設けておき、それらのバンプ電極同士を接合することによって第1半導体チップ上に第2半導体チップを実装する場合がある。
特開2017−28216号公報
上述したような製造工程では、例えば第2半導体チップが反りを有している場合、第2半導体チップの縁側に設けられたバンプ電極が中央側に設けられたバンプ電極よりも先に第1半導体チップのバンプ電極に接触することで、縁側においてバンプ電極が潰れ過ぎる(過大に変形する)おそれがある。バンプ電極が潰れ過ぎると、例えば、当該バンプ電極が、近くに配置された他のバンプ電極と接触して短絡してしまうことがある。そのような事態は、バンプ電極が狭ピッチで配列されている場合に特に生じ易い。信頼性の向上のためには、バンプ電極の潰れ過ぎを抑制することが求められる。また、信頼性の向上のためには、第1半導体チップと第2半導体チップとの間の接合強度を高めることが併せて求められる。
本発明は、信頼性の向上が図られた半導体装置、及びそのような半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置は、互いに向かい合う支持体及び半導体チップの一方である第1要素と、支持体及び半導体チップの他方である第2要素と、第1要素上に配置された第1バンプ電極と、第2要素上に配置され、第1バンプ電極に接合された第2バンプ電極と、第1要素と第2要素との間に配置され、第1要素と第2要素との間の間隔を規定するスペーサと、第1要素と第2要素との間に配置されたアンダーフィル樹脂と、を備え、スペーサは、第2要素の外縁よりも内側に位置する第1側面と、第2要素と向かい合う対向面と、を有しており、対向面と第2要素との間には、第2要素の外縁の一部に沿って延在する隙間が形成されており、アンダーフィル樹脂は、隙間に入り込んでいる。
この半導体装置では、第1要素と第2要素との間に配置されたスペーサにより、第1要素と第2要素との間の間隔が規定されている。そのため、例えば半導体チップ(第1要素及び第2要素の少なくとも一方)が反りを有している場合でも、第1バンプ電極と第2バンプ電極とを接合する際に第1バンプ電極及び第2バンプ電極が過大に変形するのを抑制することができる。その結果、第1バンプ電極と第2バンプ電極との良好な接合が実現されている。更に、スペーサが、第2要素の外縁よりも内側に位置する第1側面と、第2要素と向かい合う対向面と、を有しており、当該対向面と第2要素との間には、第2要素の外縁の一部に沿って延在する隙間が形成されており、アンダーフィル樹脂が当該隙間に入り込んでいる。第2要素とスペーサとの間の隙間にアンダーフィル樹脂が入り込んでいることにより、第1要素と第2要素との間の接合強度を向上することができる。以上により、この半導体装置によれば、信頼性の向上を図ることができる。
本発明の半導体装置では、第2要素は、多角形板状に形成されており、第2要素の外縁の一部は、第2要素の角部を構成していてもよい。この場合、第1要素と第2要素との間の接合強度を効果的に向上することができる。
本発明の半導体装置では、スペーサは、第1要素と第2要素とが向かい合う対向方向から見た場合に、L字状に形成されていてもよい。この場合、第1要素と第2要素との間の接合強度を一層効果的に向上することができる。
本発明の半導体装置では、スペーサは、第1要素に接合された第1部分と、第2要素に接合され、第1部分に接触した第2部分と、を有していてもよい。この場合、信頼性の向上を図ることができるとの上記作用効果が顕著に奏される。
本発明の半導体装置では、スペーサは、対向面に連なり、第2要素の外縁よりも外側に位置する第2側面を更に有していてもよい。この場合、アンダーフィル樹脂が隙間に入り込み易くなり、第1要素と第2要素との間の接合強度をより一層効果的に向上することができる。
本発明の半導体装置では、隙間の幅は、第2要素から離れるほど広くなっていてもよい。この場合、第1要素と第2要素との間の接合強度をより一層効果的に向上することができる。
本発明の半導体装置では、アンダーフィル樹脂は、隙間に入り込んで第1側面に接触していてもよい。この場合、第1要素と第2要素との間の接合強度をより一層効果的に向上することができる。
本発明の半導体装置は、第1要素と第2要素とが向かい合う対向方向から見た場合に第2要素を囲むように第1要素の表面上に配置された樹脂枠と、樹脂枠よりも外側に位置するように第1要素の表面に設けられた電極パッドと、を更に備えてもよい。この場合、硬化前のアンダーフィル樹脂が広がって電極パッドに接触するのを樹脂枠によって抑制することができる。
本発明の半導体装置では、第1バンプ電極は、第1要素上に複数配置されており、第2バンプ電極は、第2要素上に複数配置されており、スペーサは、複数の第1バンプ電極同士を分離するように配置された分離部、及び、複数の第2バンプ電極同士を分離するように配置された分離部の少なくとも一方を有していてもよい。この場合、第1バンプ電極同士の短絡及び第2バンプ電極同士の短絡の少なくとも一方を分離部によって抑制することができる。
本発明の半導体装置の製造方法は、支持体及び半導体チップの一方である第1要素上に配置された第1バンプ電極と、支持体及び半導体チップの他方である第2要素上に配置された第2バンプ電極とを、第1要素と第2要素との間に配置されたスペーサによって第1要素と第2要素との間の間隔を保ちつつ、互いに接合する第1ステップと、第1ステップの後に、第1気圧の環境において、第2要素の外縁に沿ってアンダーフィル樹脂材を配置することにより、第1要素と第2要素との間に閉空間を形成する第2ステップと、第2ステップの後に、第1気圧よりも高い第2気圧への配置によって閉空間にアンダーフィル樹脂材を充填すると共に、充填したアンダーフィル樹脂材を硬化させる第3ステップと、を備え、第1ステップでは、第2要素の外縁よりも内側に位置する第1側面と、第2要素と向かい合う対向面と、を有するスペーサによって、対向面と第2要素との間に、第2要素の外縁の一部に沿って延在する隙間が形成され、第2ステップ及び第3ステップの少なくとも一方において、アンダーフィル樹脂材が隙間に入り込む。この製造方法によれば、上述した理由により信頼性の向上が図られた半導体装置を得ることができる。
本発明の半導体装置の製造方法において、第1ステップでは、第1要素上に配置された第1部分と、第2要素上に配置された第2部分とが接触することにより、第1部分及び第2部分を有するスペーサが構成されてもよい。この場合、信頼性の向上を図ることができるとの上記作用効果が顕著に奏される。
本発明の半導体装置の製造方法において、第1ステップでは、第1部分と第2部分とが接触する前に、第1バンプ電極と第2バンプ電極とが接触してもよい。この場合、第1バンプ電極と第2バンプ電極とを一層確実に接合することができる。
本発明によれば、信頼性の向上が図られた半導体装置、及びそのような半導体装置の製造方法を提供することができる。
実施形態に係る半導体装置の斜視図である。 半導体装置の断面図である。 第1半導体チップ及び第2半導体チップを第2半導体チップ側から見た図である。 第1半導体チップ及び第2半導体チップの断面図である。 接合前の第1半導体チップ及び第2半導体チップの断面図である。 アンダーフィル樹脂材が充填される前の第1半導体チップ及び第2半導体チップの断面図である。 変形例に係る第1半導体チップ及び第2半導体チップの断面図である。 変形例に係る第2バンプ電極及びスペーサの断面図である。
以下、本発明の一実施形態について、図面を参照しつつ詳細に説明する。なお、以下の説明において、同一又は相当要素には同一符号を用い、重複する説明を省略する。
[半導体装置の構成]
図1及び図2に示されるように、半導体装置1は、支持基板10と、第1半導体チップ(第1要素、支持体、バンプ付き基板)20と、第2半導体チップ(第2要素、支持体)30と、を備えている。半導体装置1は、例えば、裏面入射型のエリアイメージセンサ又はリニアイメージセンサである。第1半導体チップ20は、例えば、CMOS読み出し回路(ROIC:readout integrated circuit)である。第2半導体チップ30は、例えば、InGaAsフォトダイオードアレイである。第1半導体チップ20と第2半導体チップ30とは、フリップチップボンディングによって互いに接合されている。
支持基板10は、第1半導体チップ20及び第2半導体チップ30を支持する基板である。支持基板10の表面10aには、複数の電極パッド11が設けられている。
第1半導体チップ20は、半導体基板21における表面21a側の部分に回路部22が作り込まれた半導体チップである。第1半導体チップ20は、支持基板10の表面10a上に配置されている。回路部22は、表面21aに設けられた複数の電極パッド23及び複数の電極パッド24を含んでいる。対応する電極パッド23と電極パッド24とは、半導体基板21に作り込まれた配線を介して互いに電気的に接続されている。各電極パッド23は、ワイヤ5を介して支持基板10の電極パッド11に電気的に接続されている。半導体基板21は、例えば矩形板状に形成されている。
第2半導体チップ30は、半導体基板31における表面31a側の部分に受光部32が作り込まれた半導体チップである。受光部32は、フォトダイオードによって構成された複数の画素33を含んでいる。各画素33には、表面31aに設けられた電極パッド34が電気的に接続されている。半導体基板31は、例えば矩形板状に形成されている。
第2半導体チップ30は、間隔を空けて第1半導体チップ20と向かい合っている。第1半導体チップ20と第2半導体チップ30とが向かい合う対向方向Aにおいて、半導体基板21の表面21aに設けられた複数の電極パッド24と、半導体基板31の表面31aに設けられた複数の電極パッド34とは、一対一で向かい合っている。向かい合う電極パッド24と電極パッド34とは、第1バンプ電極41及び第2バンプ電極51を介して電気的に接続されている。
図3〜図6を参照しつつ、第1半導体チップ20及び第2半導体チップ30について更に説明する。図3に示されるように、第1半導体チップ20(半導体基板21)は、対向方向Aから見た場合に、第2半導体チップ30(半導体基板31)よりも大きい。対向方向Aから見た場合における第1半導体チップ20及び第2半導体チップ30の各々のサイズは、例えば10〜20mm程度×10〜20mm程度である。第1半導体チップ20及び第2半導体チップ30の各々の厚さは、例えば数百μm程度である。
第1バンプ電極41は、半導体基板21の表面21a上に複数配列されている。第1バンプ電極41は、例えば、図3に示される矩形状の領域R内に配置されている。図4〜図6では、説明の便宜上、2つの第1バンプ電極41のみが示されているが、実際には多数の第1バンプ電極41が並んでいる。
第1バンプ電極41は、例えば格子状(マトリクス状)に並んでいる。第1バンプ電極41の数は、画素33の数と略等しい。第1バンプ電極41は、例えば、640行512列又は1280行1024列、配置されている。隣り合う第1バンプ電極41の中心間距離は、例えば10μm〜20μm程度である。第1バンプ電極41は、例えばインジウム(In)により構成されているが、SbAgCu(錫銀銅)半田又は金(Au)により構成されていてもよい。
第1バンプ電極41は、例えば、互いに隣り合うように配置された4つの柱状バンプ42によって構成されている。4つの柱状バンプ42は、例えば、対向方向Aから見た場合に、仮想的な四角形の4つの角部にそれぞれ配置されている。各柱状バンプ45は、例えば略四角錐台形状に形成されている。
第2バンプ電極51は、半導体基板31の表面31a上に複数配列されている。第2バンプ電極51は、例えば、略円錐台形状の1つの柱状バンプによって構成されている。第2バンプ電極51の外面は、第2バンプ電極51が先細りになるように傾斜している。第2バンプ電極51は、例えば、第1バンプ電極41と同一の金属材料により構成されている。
複数の第2バンプ電極51は、複数の第1バンプ電極41にそれぞれ接合されている。すなわち、一の第1バンプ電極41と一の第2バンプ電極51とが互いに接合されている。第1バンプ電極41と第2バンプ電極51とは、例えば熱圧着により互いに接合されている。この例では、第2バンプ電極51は、第1バンプ電極41を構成する4つの柱状バンプ42の間に配置されて第1バンプ電極41に接合されている。
半導体装置1は、4つのスペーサ60と、アンダーフィル樹脂70と、樹脂枠80と、を更に備えている。各スペーサ60は、第1半導体チップ20と第2半導体チップ30との間に配置され、第1半導体チップ20と第2半導体チップ30との間の間隔を規定している。第1半導体チップ20と第2半導体チップ30との間の間隔は、例えば3μm程度である。
4つのスペーサ60は、それぞれ、半導体基板31の角部に配置されている。この例では、各スペーサ60は、対向方向Aから見た場合に、L字状に形成されており、半導体基板31の角部(第2半導体チップ30の角部)を構成する2つの辺部に沿って配置されている。これらの辺部は、半導体基板31の外縁(第2半導体チップ30の外縁)31bの一部である。各スペーサ60は、第1バンプ電極41及び第2バンプ電極51が配置された領域Rよりも外側に配置されている。なお、「外側」とは、対向方向Aから見た場合に、半導体基板31の中心に対して外縁31bが位置する側であり、「内側」とは、対向方向Aから見た場合に、外縁31bに対して半導体基板31の中心が位置する側である。
以下、一のスペーサ60について説明するが、他のスペーサ60も当該一のスペーサ60と同一の構成を有している。図1,2では、スペーサ60及びアンダーフィル樹脂70等の図示は省略されている。
スペーサ60は、半導体基板21の表面21aに接合された第1部分61と、半導体基板31の表面31aに接合された第2部分62と、を有している。第1部分61及び第2部分62の各々は、対向方向Aから見た場合に、L字状に形成されている。第1部分61及び第2部分62の各々は、例えば、ポリイミド等の樹脂材料により層状に形成されている。
第1部分61は、半導体基板31の角部を構成する2つの辺部に沿って配置されている。第1部分61は、対向方向Aから見た場合に、半導体基板31の外縁31bよりも外側に位置する部分と、外縁31bよりも内側に位置する部分と、を含んでいる。すなわち、第1部分61は、対向方向Aから見た場合に、外縁31bの内側と外側とに跨がるように配置されている。第1部分61の厚さは、例えば1.5μm程度である。
第2部分62は、半導体基板31の角部を構成する2つの辺部に沿って配置されている。第2部分62は、半導体基板31の外縁31bから所定の間隔を空けて、外縁31bに沿って配置されている。すなわち、第2部分62は、外縁31bよりも僅かに内側に配置されている。第2部分62の厚さは、例えば1.5μm程度である。第2部分62は、対向方向Aから見た場合に、第1部分61と重なっている。第2部分62は、第1部分61に接触している。
スペーサ60は、半導体基板31の外縁31bよりも内側に位置する第1側面63と、半導体基板31の表面31aと向かい合う対向面64と、外縁31bよりも外側に位置する第2側面65と、を有している。第1側面63は、第2部分62により構成され、対向方向Aに沿って延在している。この例では、第1側面63は、半導体基板31から離れるほど内側に向かうように傾斜すると共に、半導体基板31とは反対側に向けて凸状に湾曲している。対向面64は、第1部分61により構成されて第1側面63に連なり、対向方向Aに垂直な方向に沿って延在している。第2側面65は、第1部分61により構成されて対向面64に連なり、対向方向Aに沿って延在している。この例では、第2側面65は、半導体基板21から離れるほど内側に向かうように傾斜すると共に、半導体基板21とは反対側に向けて凸状に湾曲している。
対向面64と半導体基板31の表面31aとの間には、隙間Gが形成されている。隙間Gは、表面31a、第1側面63及び対向面64によって画定されている。隙間Gは、半導体基板31の角部を構成する2つの辺部に沿って延在しており、対向方向Aから見た場合に略L字状に形成されている。この例では、隙間Gの幅(すなわち、半導体基板31の外縁31bから第1側面63までの距離)は、半導体基板31から離れるほど広くなっている。
隙間Gは、隣り合う2つのスペーサ60によって半導体基板21と半導体基板31との間に形成された各開口部P内まで、延在している。換言すれば、開口部P内における対向面64と半導体基板31の表面31aとの間には、隙間Wが形成されている。隙間Wは、表面31a、第1側面63及び対向面64によって画定されている。
アンダーフィル樹脂70は、第1半導体チップ20と第2半導体チップ30との間に配置されている。具体的には、アンダーフィル樹脂70は、半導体基板21と半導体基板31との間に形成された空間Sに充填されている。アンダーフィル樹脂70は、隙間Wに入り込んでいる。アンダーフィル樹脂70は、対向方向Aから見た場合に半導体基板31の外縁31bよりも外側に、外縁31bに沿って配置されたフィレット部71を有している。フィレット部71は、半導体基板31を囲むように設けられている。
フィレット部71は、半導体基板31の側面31cに這い上っている。フィレット部71は、例えば、半導体基板31の表面31aから数百μm程度、側面31cに這い上がっている。フィレット部71は、隣り合う2つのスペーサ60によって半導体基板21と半導体基板31との間に形成された開口部Pを介して、空間Sに充填されたアンダーフィル樹脂70と接続されている。
図4に示されるように、フィレット部71は、隙間Gに入り込んでいる。この例では、アンダーフィル樹脂70は、隙間Gの全体を埋めるように隙間Gに入り込み、第1側面63に接触している(第1側面63に至っている)。
樹脂枠80は、対向方向Aから見た場合に第2半導体チップ30を囲むように、第1半導体チップ20の表面21a上に配置されている。樹脂枠80は、例えば、スペーサ60と同一の樹脂材料により層状に形成されている。樹脂枠80は、例えば矩形枠状に形成されている。アンダーフィル樹脂70は、樹脂枠80に乗り上げている。上述した電極パッド23は、樹脂枠80よりも外側に設けられている。
[半導体装置の製造方法]
第1半導体チップ20上に配置された第1バンプ電極41と、第2半導体チップ30上に配置された第2バンプ電極51とを、第1半導体チップ20と第2半導体チップ30との間に配置されたスペーサ60によって第1半導体チップ20と第2半導体チップ30との間の間隔を保ちつつ、互いに接合する(第1ステップ、図5及び図6)。第1ステップでは、例えば熱圧着により、第1バンプ電極41と第2バンプ電極51とを接合する。
第1ステップでは、第1半導体チップ20上に配置された第1部分61と、第2半導体チップ30上に配置された第2部分62とが接触することにより、第1部分61及び第2部分62を有するスペーサ60が構成される。上述したとおり、第1半導体チップ20と第2半導体チップ30との間には、スペーサ60により、第2半導体チップ30の角部を構成する2つの辺部に沿って延在する隙間Gが形成される。
第1ステップでは、第1部分61と第2部分62とが接触する前に、第1バンプ電極41と第2バンプ電極51とが接触する。第1バンプ電極41と第2バンプ電極51の接合前において、第1バンプ電極41(柱状バンプ45)の高さは、例えば2μm程度であり、第2バンプ電極51の高さは、例えば5μm程度である。接合前において、第1バンプ電極41の高さは、スペーサ60の第1部分61の高さよりも高く、第2バンプ電極51の高さは、スペーサ60の第2部分62の高さよりも高い。
続いて、真空充填法により、第1半導体チップ20と第2半導体チップ30との間にアンダーフィル樹脂70を配置する。まず、真空環境(所定の真空度に維持された大気圧よりも低圧の環境)(第1気圧の環境)において、第2半導体チップ30の外縁31bに沿ってアンダーフィル樹脂材を配置することにより、第1半導体チップ20と第2半導体チップ30との間に閉空間を形成する(第2ステップ)。このアンダーフィル樹脂材の供給は、例えばディスペンサを用いて実施される。アンダーフィル樹脂材は、隣り合う2つのスペーサ60によって第1半導体チップ20と第2半導体チップ30との間に形成された開口部Pを塞ぐように配置される。
続いて、真空環境を解いて大気圧に解放することで、アンダーフィル樹脂材によって互いの間に閉空間が形成された第1半導体チップ20及び第2半導体チップ30を大気圧環境に配置する。この大気圧環境への配置(第1気圧よりも高い第2気圧への配置)によって、閉空間にアンダーフィル樹脂材が充填される。続いて、充填したアンダーフィル樹脂材を硬化させることでアンダーフィル樹脂70を形成し、第1半導体チップ20と第2半導体チップ30との間にアンダーフィル樹脂70を配置する(第3ステップ)。第3ステップの後に、第1半導体チップ20及び第2半導体チップ30を支持基板10上に実装する。以上の工程により、半導体装置1が得られる。
第2ステップにおいては、第2半導体チップ30の外縁31bに沿って配置されたアンダーフィル樹脂材の一部が、毛細管現象によって隙間Gに入り込む。すなわち、第1ステップにおいて形成される隙間Gの幅は、第2ステップにおいてアンダーフィル樹脂材の一部が毛細管現象によって隙間Gに入り込む程度に、狭くなっている。アンダーフィル樹脂材は、第3ステップにおける大気圧環境への配置後に、毛細管現象によって隙間Gに入り込んでもよい。アンダーフィル樹脂材は、第3ステップにおける硬化時に、毛細管現象によって隙間Gに入り込んでもよい。すなわち、第2ステップ及び第3ステップの少なくとも一方において、アンダーフィル樹脂材が隙間Gに入り込めばよい。本実施形態の半導体装置1では、スペーサ60の第1側面63が傾斜及び湾曲しており(曲面であり)、隙間Gの幅が半導体基板31から離れるほど広くなっている。すなわち、隙間Gの奥部(第1側面63と対向面64との境界部)に向かうほど、隙間Gが狭くなっている。そのため、毛細管現象が生じ易く、隙間Gの奥部にまで樹脂が充填され易くなっている。また、第2側面65が湾曲及び傾斜していることによっても、毛細管現象が生じ易く、隙間の奥部にまで樹脂が充填され易くなっている。
[作用効果]
半導体装置1では、第1半導体チップ20と第2半導体チップ30との間に配置されたスペーサ60により、第1半導体チップ20と第2半導体チップ30との間の間隔が規定されている。そのため、例えば第2半導体チップ30が反りを有している場合でも、第1バンプ電極41と第2バンプ電極51とを接合する際に第1バンプ電極41及び第2バンプ電極51が過大に変形するのを抑制することができる。その結果、第1バンプ電極と第2バンプ電極との良好な接合が実現されている。更に、スペーサ60が、第2半導体チップ30の外縁31bよりも内側に位置する第1側面63と、第2半導体チップ30と向かい合う対向面64と、を有しており、対向面64と第2半導体チップ30との間には、第2半導体チップ30の外縁31bの一部に沿って延在する隙間Gが形成されており、アンダーフィル樹脂70が隙間Gに入り込んでいる。第2半導体チップ30とスペーサ60との間の隙間Gにアンダーフィル樹脂70が入り込んでいることにより、第1半導体チップ20と第2半導体チップ30との間の接合強度を向上することができる。以上により、半導体装置1によれば、信頼性の向上を図ることができる。
隙間Gが、第2半導体チップ30の角部を構成する2つの辺部に沿って配置されている。これにより、第1半導体チップ20と第2半導体チップ30との間の接合強度を効果的に高めることができる。
スペーサ60が、対向方向Aから見た場合に、L字状に形成されている。これにより、第1半導体チップ20と第2半導体チップ30との間の接合強度を一層効果的に向上することができる。また、第2半導体チップ30の角部を構成する2つの辺部に沿ってスペーサ60が配置されているため、第2半導体チップ30の反りを効果的に抑制することができる。更に、第1バンプ電極41及び第2バンプ電極51が配置される領域Rの面積を大きくすることができる。
スペーサ60が、第1半導体チップ20に接合された第1部分61と、第2半導体チップ30に接合され、第1部分61に接触した第2部分62と、を有している。半導体装置1では、アンダーフィル樹脂70が隙間Gに入り込んでいるため、第1部分61と第2部分62との接触部を強化することができる。
スペーサ60が、対向面64に連なり、第2半導体チップ30の外縁31bよりも外側に位置する第2側面65を有している。これにより、アンダーフィル樹脂70が隙間Gに入り込み易くなり、第1半導体チップ20と第2半導体チップ30との間の接合強度をより一層効果的に向上することができる。
隙間Gの幅が、第2半導体チップ30から離れるほど広くなっている。これにより、第1半導体チップ20と第2半導体チップ30との間の接合強度をより一層効果的に向上することができる。開口部P内における対向面64と半導体基板31の表面31aとの間には隙間Wが形成されており、アンダーフィル樹脂70が隙間Wに入り込んでいる。これにより、アンダーフィル樹脂材が隙間Wに入り込み易いため、第1半導体チップ20と第2半導体チップ30との間の接合強度をより一層効果的に向上することができる。
アンダーフィル樹脂70が、隙間Gに入り込んで第1側面63に接触している。アンダーフィル樹脂70が、隙間Gの全体を埋めている。これにより、第1半導体チップ20と第2半導体チップ30との間の接合強度をより一層効果的に向上することができる。
半導体装置1は、対向方向Aから見た場合に第2半導体チップ30を囲むように第1半導体チップ20の表面21a上に配置された樹脂枠80と、樹脂枠80よりも外側に位置するように表面21aに設けられた電極パッド23と、を備えている。これにより、硬化前のアンダーフィル樹脂70(アンダーフィル樹脂材)が表面21a上で広がって電極パッド23に接触するのを樹脂枠80によって抑制することができる。すなわち、アンダーフィル樹脂材が広がって樹脂枠80に至った場合でも、表面張力により、アンダーフィル樹脂材の更なる広がりが抑制される。
樹脂枠80の高さが、第2半導体チップ30の高さよりも低い。これにより、アンダーフィル樹脂材が第2半導体チップ30上に乗り上げるのを抑制することができる。アンダーフィル樹脂70が、樹脂枠80上に乗り上げている。これにより、フィレット部71が半導体基板31の側面31cに這い上がり易くなり、第1半導体チップ20と第2半導体チップ30との間の接合強度をより一層効果的に向上することができる。半導体装置1では、アンダーフィル樹脂材が樹脂枠80上に乗り上げるように、アンダーフィル樹脂材が配置される。
[変形例]
図7及び図8に示される第1変形例のスペーサ60Aは、半導体基板31の表面31a上に配置された第1分離部66を備えている。第1分離部66は、複数の第2バンプ電極51同士を分離するように設けられている。スペーサ60Aは、上述した実施形態の4つのスペーサ60が第1分離部66によって互いに結合された構成を有している。このような第1変形例によっても、上記実施形態と同様に、信頼性の向上を図ることができる。更に、第2バンプ電極51同士が短絡するのを第1分離部66によって抑制することができる。第1変形例において、スペーサ60Aは、複数の第1バンプ電極41同士を分離するように半導体基板21の表面21a上に配置された第2分離部を更に備えていてもよい。スペーサ60Aは、第1分離部66を備えず、第2分離部のみを備えていてもよい。すなわち、スペーサ60Aは、第1分離部及び第2分離部の少なくとも一方を備えていてもよい。
他の変形例として、スペーサ60は、第2半導体チップ30の外縁31bの一部に沿って配置されていればよく、例えば第2半導体チップ30における角部を構成しない辺部に沿って配置されていてもよい。この場合、隙間Gも当該辺部に沿って延在する。このような変形例によっても、上記実施形態と同様に、信頼性の向上を図ることができる。スペーサ60は少なくとも1つ設けられていればよく、スペーサ60の数は限定されない。
上記実施形態では、スペーサ60を構成する第1部分61と第2部分62とが接合されていないが、接合されていてもよい。上記実施形態では、別体に形成された第1部分61と第2部分62とが接触することでスペーサ60が構成されたが、スペーサ60は、予め一体的に形成された一の部材によって構成されていてもよい。この場合、スペーサ60は、第1半導体チップ20及び第2半導体チップ30の一方に接合され、他方には接合されていなくてもよい。ただし、第1部分61と第2部分62とが別体に構成されていると、接合前の第1半導体チップ20又は第2半導体チップ30を落下させてしまった場合でも、第1部分61又は第2部分62によって第1バンプ電極41又は第2バンプ電極51を保護することができる。
各要素の材料及び形状には、上述した材料及び形状に限らず、様々な材料及び形状を採用することができる。例えば、第1バンプ電極41は、1つの柱状バンプによって構成されていてもよい。スペーサ60の第2側面65は、第2半導体チップ30の外縁31bよりも内側に位置していてもよい。すなわち、対向面64の外側部分は、半導体基板21から離れるほど内側に向かうように傾斜すると共に、半導体基板21とは反対側に向けて凸状に湾曲していてもよい。この場合にも、毛細管現象が生じ易く、隙間Gの奥部にまで樹脂が充填され易くなる。アンダーフィル樹脂70は、隙間Gに入り込んでいればよく、第1側面63に接触していなくてもよい。上記実施形態では、本発明の支持体が第1半導体チップ20又は第2半導体チップ30であったが、支持体は、配線基板、電子部品等であってもよい。上記実施形態では、本発明の第1要素が第1半導体チップ20であり、第2要素が第2半導体チップ30であったが、第1要素又は第2要素は、配線基板、電子部品等により構成された支持体であってもよい。支持体上に第1バンプ電極41が配置されると共に半導体チップ上に第2バンプ電極51が配置されてもよいし、或いは、支持体上に第2バンプ電極51が配置されると共に半導体チップ上に第1バンプ電極41が配置されてもよい。
上述した半導体装置1の製造方法では、第2ステップが真空環境で実施され、第3ステップが大気圧環境で実施されたが、第2ステップが第1気圧の環境で実施され、第3ステップが第1気圧よりも高い第2気圧の環境で実施されれば、アンダーフィル樹脂材によって第1半導体チップ20と第2半導体チップ30との間に形成された閉空間の内外の圧力差によって、閉空間にアンダーフィル樹脂材を進行させることができる。
1…半導体装置、20…第1半導体チップ(第1要素、支持体)、21a…表面、23…電極パッド、30…第2半導体チップ(第2要素、支持体)、31b…外縁、41…第1バンプ電極、51…第2バンプ電極、60,60A…スペーサ、61…第1部分、62…第2部分、63…第1側面、64…対向面、65…第2側面、66…第1分離部、70…アンダーフィル樹脂、80…樹脂枠、A…対向方向、G…隙間。

Claims (12)

  1. 互いに向かい合う支持体及び半導体チップの一方である第1要素と、
    前記支持体及び前記半導体チップの他方である第2要素と、
    前記第1要素上に配置された第1バンプ電極と、
    前記第2要素上に配置され、前記第1バンプ電極に接合された第2バンプ電極と、
    前記第1要素と前記第2要素との間に配置され、前記第1要素と前記第2要素との間の間隔を規定するスペーサと、
    前記第1要素と前記第2要素との間に配置されたアンダーフィル樹脂と、を備え、
    前記スペーサは、前記第2要素の外縁よりも内側に位置する第1側面と、前記第2要素と向かい合う対向面と、を有しており、前記対向面と前記第2要素との間には、前記第2要素の前記外縁の一部に沿って延在する隙間が形成されており、
    前記アンダーフィル樹脂は、前記隙間に入り込んでいる、半導体装置。
  2. 前記第2要素は、多角形板状に形成されており、
    前記第2要素の前記外縁の前記一部は、前記第2要素の角部を構成している、請求項1に記載の半導体装置。
  3. 前記スペーサは、前記第1要素と前記第2要素とが向かい合う対向方向から見た場合に、L字状に形成されている、請求項1又は2に記載の半導体装置。
  4. 前記スペーサは、前記第1要素に接合された第1部分と、前記第2要素に接合され、前記第1部分に接触した第2部分と、を有している、請求項1〜3のいずれか一項に記載の半導体装置。
  5. 前記スペーサは、前記対向面に連なり、前記第2要素の前記外縁よりも外側に位置する第2側面を更に有している、請求項1〜4のいずれか一項に記載の半導体装置。
  6. 前記隙間の幅は、前記第2要素から離れるほど広くなっている、請求項1〜5のいずれか一項に記載の半導体装置。
  7. 前記アンダーフィル樹脂は、前記隙間に入り込んで前記第1側面に接触している、請求項1〜6のいずれか一項に記載の半導体装置。
  8. 前記第1要素と前記第2要素とが向かい合う対向方向から見た場合に前記第2要素を囲むように前記第1要素の表面上に配置された樹脂枠と、
    前記樹脂枠よりも外側に位置するように前記第1要素の前記表面に設けられた電極パッドと、を更に備える、請求項1〜7のいずれか一項に記載の半導体装置。
  9. 前記第1バンプ電極は、前記第1要素上に複数配置されており、
    前記第2バンプ電極は、前記第2要素上に複数配置されており、
    前記スペーサは、前記複数の第1バンプ電極同士を分離するように配置された分離部、及び、前記複数の第2バンプ電極同士を分離するように配置された分離部の少なくとも一方を有している、請求項1〜8のいずれか一項に記載の半導体装置。
  10. 支持体及び半導体チップの一方である第1要素上に配置された第1バンプ電極と、前記支持体及び前記半導体チップの他方である第2要素上に配置された第2バンプ電極とを、前記第1要素と前記第2要素との間に配置されたスペーサによって前記第1要素と前記第2要素との間の間隔を保ちつつ、互いに接合する第1ステップと、
    前記第1ステップの後に、第1気圧の環境において、前記第2要素の外縁に沿ってアンダーフィル樹脂材を配置することにより、前記第1要素と前記第2要素との間に閉空間を形成する第2ステップと、
    前記第2ステップの後に、前記第1気圧よりも高い第2気圧への配置によって前記閉空間に前記アンダーフィル樹脂材を充填すると共に、充填した前記アンダーフィル樹脂材を硬化させる第3ステップと、を備え、
    前記第1ステップでは、前記第2要素の前記外縁よりも内側に位置する第1側面と、前記第2要素と向かい合う対向面と、を有する前記スペーサによって、前記対向面と前記第2要素との間に、前記第2要素の前記外縁の一部に沿って延在する隙間が形成され、
    前記第2ステップ及び前記第3ステップの少なくとも一方において、前記アンダーフィル樹脂材が前記隙間に入り込む、半導体装置の製造方法。
  11. 前記第1ステップでは、前記第1要素上に配置された第1部分と、前記第2要素上に配置された第2部分とが接触することにより、前記第1部分及び前記第2部分を有する前記スペーサが構成される、請求項10に記載の半導体装置の製造方法。
  12. 前記第1ステップでは、前記第1部分と前記第2部分とが接触する前に、前記第1バンプ電極と前記第2バンプ電極とが接触する、請求項11に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115513147A (zh) * 2022-11-24 2022-12-23 河北北芯半导体科技有限公司 一种部分填充底填料的倒装芯片封装结构
WO2023239076A1 (ko) * 2022-06-07 2023-12-14 삼성전자주식회사 수지를 포함하는 반도체 패키지 및 이를 포함하는 전자 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513667A (ja) * 1991-07-04 1993-01-22 Fujitsu Ltd 半導体装置
JPH0936170A (ja) * 1995-07-19 1997-02-07 Citizen Watch Co Ltd 半導体装置
JP2000243765A (ja) * 1999-02-19 2000-09-08 Shinko Electric Ind Co Ltd 半導体チップの実装構造及び半導体チップの実装方法
JP2005142210A (ja) * 2003-11-04 2005-06-02 Seiko Epson Corp 半導体実装基板の製造方法、半導体実装基板、3次元実装型半導体装置の製造方法、3次元実装型半導体装置、及び電子機器
JP2010073949A (ja) * 2008-09-19 2010-04-02 Toshiba Corp 半導体装置及びその製造方法
US20110215466A1 (en) * 2010-03-04 2011-09-08 Hung-Hsin Hsu Flip chip package maintaining alignment during soldering

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513667A (ja) * 1991-07-04 1993-01-22 Fujitsu Ltd 半導体装置
JPH0936170A (ja) * 1995-07-19 1997-02-07 Citizen Watch Co Ltd 半導体装置
JP2000243765A (ja) * 1999-02-19 2000-09-08 Shinko Electric Ind Co Ltd 半導体チップの実装構造及び半導体チップの実装方法
JP2005142210A (ja) * 2003-11-04 2005-06-02 Seiko Epson Corp 半導体実装基板の製造方法、半導体実装基板、3次元実装型半導体装置の製造方法、3次元実装型半導体装置、及び電子機器
JP2010073949A (ja) * 2008-09-19 2010-04-02 Toshiba Corp 半導体装置及びその製造方法
US20110215466A1 (en) * 2010-03-04 2011-09-08 Hung-Hsin Hsu Flip chip package maintaining alignment during soldering

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023239076A1 (ko) * 2022-06-07 2023-12-14 삼성전자주식회사 수지를 포함하는 반도체 패키지 및 이를 포함하는 전자 장치
CN115513147A (zh) * 2022-11-24 2022-12-23 河北北芯半导体科技有限公司 一种部分填充底填料的倒装芯片封装结构
CN115513147B (zh) * 2022-11-24 2023-03-24 河北北芯半导体科技有限公司 一种部分填充底填料的倒装芯片封装结构

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