JP2020119987A - 半導体パッケージ及び電子装置 - Google Patents
半導体パッケージ及び電子装置 Download PDFInfo
- Publication number
- JP2020119987A JP2020119987A JP2019009663A JP2019009663A JP2020119987A JP 2020119987 A JP2020119987 A JP 2020119987A JP 2019009663 A JP2019009663 A JP 2019009663A JP 2019009663 A JP2019009663 A JP 2019009663A JP 2020119987 A JP2020119987 A JP 2020119987A
- Authority
- JP
- Japan
- Prior art keywords
- chip component
- metal plate
- semiconductor package
- mold resin
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 229920005989 resin Polymers 0.000 claims abstract description 45
- 239000011347 resin Substances 0.000 claims abstract description 45
- 238000000465 moulding Methods 0.000 claims description 8
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 26
- 239000012790 adhesive layer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】半導体パッケージにおけるデバイスとチップ部品との間の配線長さを短くすることを目的とする。【解決手段】半導体パッケージは、金属板に積層されるとともに、周囲をモールド樹脂で囲まれたデバイスと、前記デバイスの前記金属板が積層された側の反対側に積層され、前記デバイスと接続された再配線層と、前記モールド樹脂内において、前記デバイスの側方に配置されるとともに前記金属板に接触させて設けられた絶縁膜と、前記モールド樹脂内において、前記金属板との間に前記絶縁膜を介在させて前記デバイスの側方に配置された金属板側チップ部品と、前記モールド樹脂内に設けられ、一端が前記金属板側チップ部品の電極と接続され、他端が前記再配線層と接続されたビアと、を備える。【選択図】図３
Description
本発明は、半導体パッケージ及び電子装置に関する。
従来、電子部品、回路素子等を電極面が露出する様、成形樹脂に埋設し、その成形樹脂に成形した配線パターンで回路構成した電子回路パッケージが知られている（例えば、特許文献１）。
ところで、デバイスをモールド樹脂で封止し、再配線で接続するパッケージを形成するＦＯ−ＷＬＰ(Fan-out wafer level package)が知られている。ＦＯ−ＷＬＰは半田を用いない高速伝送が可能であり、近年、高周波回路に適用することが検討されている。この場合、デバイスだけでなくチップコンデンサなどの多数のチップ部品を混載して再配線で接続する必要がある。しかしながら、多数のチップ部品を搭載する場合、半導体チップとチップ部品間の再配線距離が長くなり、高周波での特性向上が制限されたり、パッケージサイズが大きくなったりすることが考えられる。特許文献１は、多くの電子部品、回路素子等を含むことができるが、これらを接続する配線の短縮化については、何ら考慮されていない。
１つの側面では、本明細書開示の発明は、半導体パッケージにおけるデバイスとチップ部品との間の配線長さを短くすることを目的とする。
１つの態様では、半導体パッケージは、金属板に積層されるとともに、周囲をモールド樹脂で囲まれたデバイスと、前記デバイスの前記金属板が積層された側の反対側に積層され、前記デバイスと接続された再配線層と、前記モールド樹脂内において、前記デバイスの側方に配置されるとともに前記金属板に接触させて設けられた絶縁膜と、前記モールド樹脂内において、前記金属板との間に前記絶縁膜を介在させて前記デバイスの側方に配置された金属板側チップ部品と、前記モールド樹脂内に設けられ、一端が前記金属板側チップ部品の電極と接続され、他端が前記再配線層と接続されたビアと、を備えている。
他の態様では、電子装置は、プリント基板に実装された半導体パッケージを有する電子装置であって、前記半導体パッケージは、金属板に積層されるとともに、周囲をモールド樹脂で囲まれたデバイスと、前記デバイスの前記金属板が積層された側の反対側に積層され、前記デバイスと接続された再配線層と、前記モールド樹脂内において、前記デバイスの側方に配置されるとともに前記金属板に接触させて設けられた絶縁膜と、前記モールド樹脂内において、前記金属板との間に前記絶縁膜を介在させて前記デバイスの側方に配置された金属板側チップ部品と、前記モールド樹脂内に設けられ、一端が前記金属板側チップ部品の電極と接続され、他端が前記再配線層と接続されたビアと、を備えている。
本発明は、半導体パッケージにおけるデバイスとチップ部品との間の配線長さを短くすることができる。
以下、本発明の実施形態について、添付図面を参照しつつ説明する。この際、半導体パッケージの幅方向、奥行方向及び厚み方向を図１や図２等に示す方向に設定して説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。例えば、各図において厚み方向の寸法は、幅方向や奥行方向の寸法と比較して拡大されて描かれている。
図１を参照すると、実施形態の半導体パッケージ１０は、デバイス１１、金属板１２、第１絶縁膜１４ａ、第２絶縁膜１４ｂ、第１チップ部品１５、第２チップ部品１６、第３チップ部品１７、第４チップ部品１８、モールド樹脂１９及び再配線層２１を備えている。モールド樹脂１９内には、第１ビア２３ａ、第２ビア２３ｂ、第３ビア２３ｃ及び第４ビア２３ｄが形成されている。再配線層２１内には、第１配線２４ａから第８配線２４ｈが設けられている。半導体パッケージ１０は、再配線層２１を備えたＦＯ−ＷＬＰである。半導体パッケージは、半導体装置と称されることもある。
デバイス１１は、一般的に能動部品であり、例えば、ＣＭＯＳ ＬＳＩ（Complementary Metal-Oxide Semiconductor Large-Scale Integration）、メモリ、パワーアンプ、パワーデバイスである。また、デバイス１１は、ＡＤコンバータ、ＤＣ／ＤＣコンバータ、ＭＥＭＳ（Micro Electro Mechanical Systems）、コンデンサー、インダクター、センサなどであってもよい。本実施形態のデバイス１１は、Ｓｉ（シリコン）デバイスであり、回路形成面である第１面１１ａと、この第１面１１ａの裏面となる第２面１１ｂとを有している。なお、デバイス１１は、半導体チップや半導体素子と称されることもある。デバイス１１の第１面１１ａには、第１パッド２０ａから第４パッド２０ｄが設けられている。
金属板１２は、デバイス１１の第２面１１ｂから放熱させるために設けられる。金属板１２は、金属ペーストを用いた接着層１３を介してデバイス１１の第２面１１ｂに接着され、デバイス１１に積層されている。金属板１２は、デバイス１１の側方へ熱を逃がすヒートスプレッダとして機能させるため、図１や図２に示すように、金属板１２の幅方向の寸法は、デバイス１１の幅方向の寸法よりも大きくなっている。また、図２に示すように、金属板１２の奥行方向の寸法もデバイス１１の奥行方向の寸法よりも大きくなっている。本実施形態の金属板１２は、Ｃｕ（銅）製であるが、その材質は、放熱性を考慮して適宜選択することができる。例えば、Ａｕ（金）、Ａｇ（銀）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ｓｎ（錫）、Ｉｎ（インジウム）、Ｐｄ（パラジウム）から選ばれた単一金属、これらの金属を含む合金は、金属板１２の素材として選択可能である。接着層１３は、ＡｕＳｎ（金錫）ペーストを用いているが、Ａｇ（銀）ペースト等、熱伝導性が良好な材料を用いることができる。
積層されたデバイス１１と金属板１２の周囲は、モールド樹脂１９で囲まれている。モールド樹脂１９内には、第１絶縁膜１４ａ及び第２絶縁膜１４ｂが設けられている。第１絶縁膜１４ａ及び第２絶縁膜１４ｂは、エポキシ樹脂によって形成されているが、ＳｉＯ２（二酸化ケイ素）やＳｉＮ（窒化ケイ素）を用いた膜としてもよい。第１絶縁膜１４ａ及び第２絶縁膜１４ｂは、いずれも、デバイス１１の側方に配置されるとともに金属板１２に接触させて設けられている。また、モールド樹脂１９内には、金属板１２との間に第１絶縁膜１４ａを介在させてデバイス１１の側方に第１チップ部品１５が配置されている。また、金属板１２との間に第２絶縁膜１４ｂを介在させてデバイス１１の側方に第２チップ部品１６が配置されている。第１チップ部品１５及び第２チップ部品１６は、いずれも金属板側チップ部品の一例である。第１絶縁膜１４ａや第２絶縁膜１４ｂを設けるのは、金属板１２を介して第１チップ部品１５と第２チップ部品１６とが電気的に接続されてしまうことを回避するためである。金属板側チップ部品は、デバイス１１の手前側や奥側に設けられてもよい。
第１チップ部品１５は、第１電極１５ａ及び第２電極１５ｂを備えている。第２チップ部品１６も同様に第１電極１６ａと第２電極１６ｂを備えている。モールド樹脂１９内には、第１ビア２３ａ、第２ビア２３ｂ、第３ビア２３ｃ及び第４ビア２３ｄが形成されている。第１ビア２３ａの一端は第１チップ部品１５の第１電極１５ａに接続されている。第２ビア２３ｂの一端は、第１チップ部品１５の第２電極１５ｂに接続されている。第３ビア２３ｃの一端は第２チップ部品１６の第１電極１６ａに接続されている。第４ビア２３ｄの一端は、第２チップ部品１６の第２電極１６ｂに接続されている。
また、デバイス１１の金属板１２が積層された側の反対側、すなわち、第１面１１ａ側には、再配線層２１が積層されている。再配線層２１には、その一部として、モールド樹脂１９との間に絶縁層２１ａが設けられている。再配線層２１の表面には、第５パッド２２ａから第８パッド２２ｄが設けられている。
モールド樹脂１９内には、再配線層２１との境界部分に第３チップ部品１７と第４チップ部品１８が設けられている。第３チップ部品１７及び第４チップ部品１４は、いずれも再配線層側チップ部品の一例である。再配線層側チップ部品は、デバイス１１の手前側や奥側に設けられてもよい。第１チップ部品１５から第４チップ部品１８は、一般的に受動部品であり、例えば、チップコンデンサ等である。第３チップ部品１７は、第１電極１７ａ及び第２電極１７ｂを備えている。第４チップ部品１８も同様に第１電極１８ａと第２電極１８ｂを備えている。
再配線層２１内に設けられた第１配線２４ａから第８配線２４ｈは、それぞれ、ビア、電極及びパッドを適宜接続している。具体的に、図１、図２及び図３を参照すると、第１配線２４ａは、第１ビア２３ａと第１パッド２０ａとを接続している。第２配線２４ｂは、第２ビア２３ｂと第５パッド２２ａとを接続している。第３配線２４ｃは、第３ビア２３ｃと第２パッド２０ｂとを接続している。第４配線２４ｄは、第４ビア２３ｄと第６パッド２２ｂとを接続している。
図１、図２及び図４を参照すると、第５配線２４ｅは、第３チップ部品１７の第１電極１７ａと第３パッド２０ｃとを接続している。第６配線２４ｆは、第３チップ部品１７の第２電極１７ｂと第７パッド２２ｃとを接続している。第７配線２４ｇは、第４チップ部品１８の第１電極１８ａと第４パッド２０ｄとを接続している。第８配線２４ｈは、第４チップ部品１８の第２電極１８ｂと第８パッド２２ｄとを接続している。
ここで、第１チップ部品１５から第４チップ部品１８の位置関係について、図９に示す比較例の半導体パッケージ５０と比較しつつ、説明する。まず、本実施形態の半導体パッケージ１０に関し、図１や半導体パッケージ１０を上方から観た様子、すなわち、平面視を示す図２を参照すると、第３チップ部品１７及び第４チップ部品１４は、厚み方向の配置において、第１チップ部品１５及び第２チップ部品１６よりも再配線層２１に近い側に配置されている。また、第３チップ部品１７は、幅方向において、第１チップ部品１５よりも、僅かに外側、すなわち、デバイス１１から離れた側に配置されている。同様に、第４チップ部品１８は、幅方向において、第２チップ部品１６よりも、僅かに外側、すなわち、デバイス１１から離れた側に配置されている。
つぎに、図９を参照すると、比較例の半導体パッケージ５０は、半導体パッケージ１０と同様に、第１チップ部品５１から第４チップ部品５４を備える。第１チップ部品５１は第１チップ部品１５に相当する。第２チップ部品５２は第２チップ部品１６に相当する。第３チップ部品５３は第３チップ部品１７に相当する。第４チップ部品５４は第４チップ部品１８に相当する。また、半導体パッケージ５０は、半導体パッケージ１０と同様に、モールド樹脂１９と再配線層２１を備えている。
しかしながら、半導体パッケージ５０における第１チップ部品５１から第４チップ部品５４の配置は、半導体パッケージ１０における第１チップ部品１５から第４チップ部品１８の配置と異なっている。すなわち、半導体パッケージ５０では、モールド樹脂１９と再配線層２１との境界部分に第１チップ部品５１から第４チップ部品５４が直列状態で配置されている。第１チップ部品５１から第４チップ部品５４は、厚み方向の位置が同じである。このため、図９において、デバイス１１の右側では、第１チップ部品５１と第３チップ部品５３とが、間隔を空けて配置されている。同様に、図９において、デバイスの左側では、第２チップ部品５２と第４チップ部品５４とが間隔を空けて配置されている。第１チップ部品５１から第４チップ部品５４の各電極は、それぞれ、再配線層２１内に設けられた配線によって、パッド等と接続されている。
このように、モールド樹脂１９と再配線層２１との境界部分にチップ部品を配置した場合、それぞれのチップ部品同士が接触しないように一のチップ部品を他のチップ部品よりもデバイス１１から離れた位置に配置することが必要となる。このため、図９に示すように第１チップ部品５１よりもデバイス１１から離れた位置に配置されている第３チップ部品５３とデバイス１１との距離はＳ５０となっている。距離Ｓ５０は、図１に示す第３チップ部品１７とデバイス１１との距離Ｓ１０と比較して長い。
半導体パッケージ１０における配線距離の短縮は、金属板１２との間に絶縁膜を介在させてチップ部品をモールド樹脂１９内に配置したことで、チップ部品同士の干渉を回避したことによって達成された。換言すると、チップ部品同士を厚み方向にずらすことで、幅方向や、奥行方向においてチップ部品をデバイス１１に近づけることができ、配線距離を短くすることができる。なお、図１では、図９と比較して厚み方向の配線距離が長くなっているように描かれているが、これは、作図上の理由によるものであり、実際の総配線距離は、本実施形態の半導体パッケージ１０の方が比較例の半導体パッケージ５０と比較して短い。
このように、本実施形態の半導体パッケージ１０は、半導体パッケージにおけるデバイスとチップ部品との間の配線長さを短くすることができる。このような半導体パッケージ１０は、図５に示すように、半田ボール４２を介してプリント基板４０に実装されることで、電子装置１００を形成する。このような半導体パッケージ１０は、配線を短くすることができることで、例えば、ミリ波以上の高周波領域において好適に用いることができる。また、パッケージ自体も小型化することができる。
つぎに、図６（Ａ）から図８（Ｂ）を参照して、半導体パッケージ１０の製造方法について説明する。まず、図６（Ａ）を参照すると、銅製の金属板１２の中心部に、金属板１２にデバイス１１を密着させるための接着層１３を形成する。接着層１３は、ＡｕＳｎペーストによって形成する。また、接着層１３の側方に、エポキシ樹脂により、第１絶縁膜１４ａ及び第２絶縁膜１４ｂを形成する。第１絶縁膜１４ａと第２絶縁膜１４ｂは、いずれも、接着層１３との間に隙間が形成されるように設ける。第１絶縁膜１４ａ及び第２絶縁膜１４ｂは、感光性エポキシ樹脂をスピンコートで形成し、露光、現像することで形成する。
つぎに、図６（Ｂ）を参照すると、接着層１３上にデバイス１１を実装し、第１絶縁膜１４ａ上に第１チップ部品１５を実装し、第２絶縁膜１４ｂ上に第２チップ部品１６を実装する。具体的には、接着層１３上にデバイス１１を第１絶縁膜１４ａ上に第１チップ部品１５を、また、第２絶縁膜１４ｂ上に第２チップ部品１６をそれぞれフリップチップボンダによって実装する。これにより、擬似チップ４５が形成される。
つぎに、図７（Ａ）を参照すると、支持基板７０に設けた粘着層７１上に、擬似チップ４５と、第３チップ部品１７及び第４チップ部品１８を仮固定する。支持基板７０は、ＳＵＳ（ステンレス）基板であり、粘着層７１は、支持基板７０上に両面粘着層を有する樹脂フィルムを室温でラミネートすることで形成した。第１チップ部品１５を第１絶縁膜１４ａ上に配置し、一方の第３チップ部品１７を粘着層７１上に配置することで、第１チップ部品１５と第３チップ部品１７とを厚み方向に離して配置することができる。同様に、第２チップ部品１６を第２絶縁膜１４ｂ上に配置し、一方の第４チップ部品１８を粘着層７１上に配置することで、第２チップ部品１６と第４チップ部品１８とを厚み方向に離して配置することができる。第１チップ部品１５は、第１絶縁膜１４ａ上に設けられ、第２チップ部品１６は、第２絶縁膜１４ｂ上に設けられることで、モールド樹脂１９内に封止される以前の段階で、厚み方向の位置を保つことができる。
そして、図７（Ｂ）に示すように、擬似チップ４５、第３チップ部品１７及び第４チップ部品１８をモールド樹脂１９で被覆する。モールド樹脂１９は、１２０℃環境下で擬似ウェハ形状の成形体とされる。そして、その成形体を粘着層７１から剥離し、１５０℃の環境下で１時間キュアすることで、擬似ウェハ４６が得られる。
つぎに、図８（Ａ）を参照すると、擬似ウェハ４６のモールド樹脂１９内に内蔵されている第１チップ部品１５と第２チップ部品１６の電極に向けて、レーザにより第１ビア穴１９ａから第４ビア穴１９ｄを形成する。ここで、モールド樹脂１９は、フィラーを含んでいることを考慮して炭酸ガスレーザを用いる。
第１ビア穴１９ａから第４ビア穴１９ｄを形成した後は、従来公知の再配線プロセスを用いることで、図８（Ｂ）に示すように再配線層２１を形成する。具体的に、スパッタによってＴｉ（チタン）及びＣｕからなるシード層を形成した後、ポジ型レジストをスピンコートで塗布し、露光する。これにより、ビア穴部分や配線部分を開口し、電気めっき、レジスト剥離工程によって第１チップ部品１５及び第２チップ部品１６との接続部分を完成させた。
その後、感光性ポジ型レジスト形成、電気めっき、レジスト剥離と繰り返すことで再配線層２１を形成した。
そして、半導体パッケージ１０は、図５に示すように再配線層２１の下部に形成された第５パッド２２ａから第８パッド２２ｄに半田ボール４２を形成することで、プリント基板４０が備える電極４１ａに電気的に接続される。これにより、電子装置１００が形成される。
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
１０ 半導体パッケージ
１１ デバイス
１２ 金属板
１３ 接着層
１５ 第１チップ部品
１６ 第２チップ部品
１７ 第３チップ部品
１８ 第４チップ部品
１９ モールド樹脂
２１ 再配線層
２３ａ 第１ビア
２３ｂ 第２ビア
２３ｃ 第３ビア
２３ｄ 第４ビア
４０ プリント基板
４２ 半田ボール
１００ 電子装置
１１ デバイス
１２ 金属板
１３ 接着層
１５ 第１チップ部品
１６ 第２チップ部品
１７ 第３チップ部品
１８ 第４チップ部品
１９ モールド樹脂
２１ 再配線層
２３ａ 第１ビア
２３ｂ 第２ビア
２３ｃ 第３ビア
２３ｄ 第４ビア
４０ プリント基板
４２ 半田ボール
１００ 電子装置
Claims (4)
- 金属板に積層されるとともに、周囲をモールド樹脂で囲まれたデバイスと、
前記デバイスの前記金属板が積層された側の反対側に積層され、前記デバイスと接続された再配線層と、
前記モールド樹脂内において、前記デバイスの側方に配置されるとともに前記金属板に接触させて設けられた絶縁膜と、
前記モールド樹脂内において、前記金属板との間に前記絶縁膜を介在させて前記デバイスの側方に配置された金属板側チップ部品と、
前記モールド樹脂内に設けられ、一端が前記金属板側チップ部品の電極と接続され、他端が前記再配線層と接続されたビアと、
を備えた半導体パッケージ。 - 前記モールド樹脂内に、前記金属板側チップ部品よりも前記再配線層に近い側に配置された再配線層側チップ部品を備えた請求項１に記載の半導体パッケージ。
- 前記金属板側チップ部品と前記デバイス間の平面視における距離と、前記再配線層側チップ部品と前記デバイス間の平面視における距離とが異なる請求項２に記載の半導体パッケージ。
- プリント基板に実装された半導体パッケージを有する電子装置であって、
前記半導体パッケージは、
金属板に積層されるとともに、周囲をモールド樹脂で囲まれたデバイスと、
前記デバイスの前記金属板が積層された側の反対側に積層され、前記デバイスと接続された再配線層と、
前記モールド樹脂内において、前記デバイスの側方に配置されるとともに前記金属板に接触させて設けられた絶縁膜と、
前記モールド樹脂内において、前記金属板との間に前記絶縁膜を介在させて前記デバイスの側方に配置された金属板側チップ部品と、
前記モールド樹脂内に設けられ、一端が前記金属板側チップ部品の電極と接続され、他端が前記再配線層と接続されたビアと、
を備えた電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019009663A JP7192523B2 (ja) | 2019-01-23 | 2019-01-23 | 半導体パッケージ及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019009663A JP7192523B2 (ja) | 2019-01-23 | 2019-01-23 | 半導体パッケージ及び電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020119987A true JP2020119987A (ja) | 2020-08-06 |
| JP7192523B2 JP7192523B2 (ja) | 2022-12-20 |
Family
ID=71892191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019009663A Active JP7192523B2 (ja) | 2019-01-23 | 2019-01-23 | 半導体パッケージ及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7192523B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1304742A2 (en) * | 2001-10-18 | 2003-04-23 | Matsushita Electric Industrial Co., Ltd. | Component built-in module and method for producing the same |
| JP2003197849A (ja) * | 2001-10-18 | 2003-07-11 | Matsushita Electric Ind Co Ltd | 部品内蔵モジュールとその製造方法 |
| JP2006073664A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体モジュール |
| US20100213599A1 (en) * | 2009-02-20 | 2010-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| WO2012060054A1 (ja) * | 2010-11-04 | 2012-05-10 | オンセミコンダクター・トレーディング・リミテッド | 回路装置およびその製造方法 |
| US20120153448A1 (en) * | 2010-12-15 | 2012-06-21 | c/o FUJITSU SEMICONDUCTOR LIMITED | Semiconductor device and manufacturing method of semiconductor device |
| JP2017228623A (ja) * | 2016-06-22 | 2017-12-28 | 富士通株式会社 | 半導体装置、半導体装置の製造方法及び電子装置 |
-
2019
- 2019-01-23 JP JP2019009663A patent/JP7192523B2/ja active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1304742A2 (en) * | 2001-10-18 | 2003-04-23 | Matsushita Electric Industrial Co., Ltd. | Component built-in module and method for producing the same |
| CN1418048A (zh) * | 2001-10-18 | 2003-05-14 | 松下电器产业株式会社 | 元件内置模块及其制造方法 |
| JP2003197849A (ja) * | 2001-10-18 | 2003-07-11 | Matsushita Electric Ind Co Ltd | 部品内蔵モジュールとその製造方法 |
| JP2006073664A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体モジュール |
| US20100213599A1 (en) * | 2009-02-20 | 2010-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2010219489A (ja) * | 2009-02-20 | 2010-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2012060054A1 (ja) * | 2010-11-04 | 2012-05-10 | オンセミコンダクター・トレーディング・リミテッド | 回路装置およびその製造方法 |
| US20120153448A1 (en) * | 2010-12-15 | 2012-06-21 | c/o FUJITSU SEMICONDUCTOR LIMITED | Semiconductor device and manufacturing method of semiconductor device |
| JP2012129355A (ja) * | 2010-12-15 | 2012-07-05 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2017228623A (ja) * | 2016-06-22 | 2017-12-28 | 富士通株式会社 | 半導体装置、半導体装置の製造方法及び電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7192523B2 (ja) | 2022-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI463573B (zh) | 半導體裝置及使用犧牲載體形成該裝置之方法 | |
| KR100274333B1 (ko) | 도체층부착 이방성 도전시트 및 이를 사용한 배선기판 | |
| KR20080093909A (ko) | 히트 싱크 및 그라운드 차폐의 기능들을 개선하기 위한반도체 디바이스 패키지 | |
| US20100032827A1 (en) | Package structure | |
| TW201436130A (zh) | 具有內建散熱座及增層電路之散熱增益型線路板 | |
| JP2001257288A (ja) | フリップチップ型半導体装置及びその製造方法 | |
| KR20110084444A (ko) | 유연하고 적층 가능한 반도체 다이 패키지들, 이를 사용한 시스템들 및 이를 제조하는 방법들 | |
| JP2011044560A (ja) | マルチチップモジュール及びマルチチップモジュールの製造方法 | |
| JP2006019368A (ja) | インターポーザ及びその製造方法並びに半導体装置 | |
| JP2002170906A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2007157844A (ja) | 半導体装置、および半導体装置の製造方法 | |
| KR20060110604A (ko) | 금속 박편을 이용한 수동 소자 및 반도체 패키지의제조방법 | |
| JP2010262992A (ja) | 半導体モジュールおよび携帯機器 | |
| JP2012231169A (ja) | 半導体パッケージの製造方法 | |
| JP2008210912A (ja) | 半導体装置及びその製造方法 | |
| JP6054188B2 (ja) | 半導体パッケージおよびその製造方法 | |
| KR101845714B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| TWI419630B (zh) | 嵌入式印刷電路板及其製造方法 | |
| JP2006228897A (ja) | 半導体装置 | |
| JPH11204678A (ja) | 半導体装置及びその製造方法 | |
| WO2022184131A1 (zh) | 电路板组件及其制造方法和电子设备 | |
| JPH11204560A (ja) | 半導体装置及びその製造方法 | |
| CN110718529A (zh) | 半导体装置以及半导体装置的制造方法 | |
| JP7192523B2 (ja) | 半導体パッケージ及び電子装置 | |
| JP6561602B2 (ja) | 電子装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220816 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221121 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7192523 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |