JP2020038882A5 - - Google Patents
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Description
本態様にあっては、前記絶縁部の前記櫛歯状部が各接続部の前記一端と係合するので、前記接続部同士の間に前記絶縁部が存在するようになる。従って、前記第１端子及び前記第２端子間のピッチが狭小な複数の半導体素子を並設する場合においても、精度よく配線ができ、前記第１端子の配線及び前記第２端子の配線間にショート等が発生することを防止できる。
また、本実施形態に係る回路構造体１０では、上述したように、接続部３１〜３７はＣ字状に屈曲しており、内側には空間６１が形成されている。従って、接続部３１〜３７の前記一端部が上下方向に変形することが可能である。
更に、各接続部３１〜３７は、左右方向において、櫛歯状部６００の欠落部６０１〜６０７の縁との間に第２間隔３８が形成されており、第２通電体２の第２バスバ２ａとの間に間隔５０が形成されている。従って、接続部３１〜３７の前記一端部が左右方向に変形することが可能である。
更に、各接続部３１〜３７は、左右方向において、櫛歯状部６００の欠落部６０１〜６０７の縁との間に第２間隔３８が形成されており、第２通電体２の第２バスバ２ａとの間に間隔５０が形成されている。従って、接続部３１〜３７の前記一端部が左右方向に変形することが可能である。
半導体素子７１〜７７を実装する際、ドレイン端子をはんだ接続する第２通電体２、ソース端子をはんだ接続する接続部３１〜３７の端面３１１〜３１７、及び絶縁部６の実装用パッドにはんだペースト４０を塗布する。この後、半導体素子７１〜７７を載置して、リフロー炉にてはんだ付けを行う。
これによって、半導体素子７１〜７７のドレイン端子が第２通電体２と接合され、半導体素子７１〜７７のソース端子が第１通電体３の接続部３１〜３７の前記一端に接合される。また、半導体素子７１〜７７のゲート端子が絶縁部６の導電部８と接合される。
これによって、半導体素子７１〜７７のドレイン端子が第２通電体２と接合され、半導体素子７１〜７７のソース端子が第１通電体３の接続部３１〜３７の前記一端に接合される。また、半導体素子７１〜７７のゲート端子が絶縁部６の導電部８と接合される。
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