JP2020038882A - 回路構造体及び電気接続箱 - Google Patents

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Abstract

【課題】狭小な端子ピッチを有する複数の半導体素子を並設する場合において、精度よい配線が可能な回路構造体及び電気接続箱を提供できる。【解決手段】複数のソース端子７１１と、ソース端子７１１と並設された少なくとも一つのゲート端子７２１とを備える半導体素子７１が複数並設された回路構造体において、各半導体素子７１のソース端子７１１と接続する第１バスバ３ａと、半導体素子７１の並設方向に並設されており、各半導体素子７１のソース端子７１１に一端が接続され、ソース端子７１１と第１バスバ３ａとを接続させる複数の接続部３１，３２と、接続部３１，３２同士の間に設けられた絶縁部６と、絶縁部６に設けられ、ゲート端子７２１と接続された導電部８とを備える。【選択図】図４

Description

本発明は、半導体素子が実装された回路構造体及び該回路構造体を備える電気接続箱に関する。
従来から、自動車には、電源からヘッドランプ、ワイパー等の負荷へ電力を分配する電気接続箱が搭載されている。電気接続箱は、電源に接続されて電力回路を構成するバスバと、前記電力回路を制御する制御回路を有する回路基板とを備える。電力回路には電力の供給・遮断を行うスイッチング素子等を備える。
特許文献１には、屈曲した回路導体を射出樹脂にて覆って生成される射出成型基板であって、前記回路導体の一部分が射出樹脂から露出され、かつ露出された斯かる一部分が射出樹脂と面一をなすことによって、スクリーン印刷が可能な射出成型基板が提案されている。
特開２０１５−１３８８８１号公報
一方、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体スイッチング素子を用いる場合、ドレイン端子・ソース端子・ゲート端子をそれぞれ別のバスバ上に接続する必要が生じる。
一般にはスイッチング素子の端子配列は、ソース端子とゲート端子とが直線状に並設され、端子ピッチに合わせて所定間隙にてバスバが夫々配置される。またドレイン端子に係るバスバにおいても、ソース端子・ゲート端子に係るバスバと所定間隙を隔てて配置される。
ところが、近年、スイッチング素子の小型化に伴い、端子ピッチが狭小されつつあり、バスバ同士を隣り合わせる配置が物理的に難しくなっている。また、複数のスイッチング素子を並設させるような場合は、バスバの配置が更に困難である。
しかしながら、特許文献１に係る電子部品搭載用基板においても、このような問題については考慮されておらず、解決することは出来ない。
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、狭小な端子ピッチを有する複数の半導体素子を並設する場合において、精度よい配線が可能な回路構造体及び電気接続箱を提供することにある。
本開示の一態様に係る回路構造体は、複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数並設された回路構造体において、各半導体素子の前記第１端子と接続する第１導電片と、前記半導体素子の並設方向に並設されており、各半導体素子の前記第１端子に一端が接続され、前記第１端子と前記第１導電片とを接続させる複数の接続部と、前記接続部同士の間に設けられた絶縁部と、前記絶縁部に設けられ、前記第２端子と接続された導電部とを備える。
本開示の一態様に係る電気接続箱は、上述した回路構造体と、前記回路構造体の前記半導体素子を制御する制御回路基板とを備える。
本開示の一態様によれば、狭小な端子ピッチを有する複数の半導体素子を並設する場合において、精度よい配線が可能な回路構造体及び電気接続箱を提供できる。
本実施形態に係る電気接続箱の外見を示す斜視図である。 本実施形態に係る電気接続箱の分解図である。 本実施形態に係る回路構造体の分解図である。 図３の四角の破線部を拡大した拡大図である。 図４におけるＶ−Ｖ線による縦断面図である。 図４におけるＶＩ−ＶＩ線による縦断面図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。 本実施形態に係る回路構造体の製造方法を説明する説明図である。
［本発明の実施形態の説明］
最初に本開示の実施態様を列挙して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
（１）本開示の一態様に係る回路構造体は、複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数並設された回路構造体において、各半導体素子の前記第１端子と接続する第１導電片と、前記半導体素子の並設方向に並設されており、各半導体素子の前記第１端子に一端が接続され、前記第１端子と前記第１導電片とを接続させる複数の接続部と、前記接続部同士の間に設けられた絶縁部と、前記絶縁部に設けられ、前記第２端子と接続された導電部とを備える。
本態様にあっては、前記第１端子を前記接続部に接続させ、前記接続部同士の間に設けられた前記絶縁部内に設けられた前記導電部に前記第２端子を接続させる。従って、前記第１端子及び前記第２端子間のピッチが狭小な複数の半導体素子を並設する場合においても、精度よく配線ができ、前記第１端子の配線及び前記第２端子の配線間にショート等が発生することを防止できる。
（２）本開示の一態様に係る回路構造体は、各接続部は屈曲した矩形板状であり、前記絶縁部は、各接続部の前記一端と係合する櫛歯状部を有する。
本態様にあっては、前記絶縁部の前記櫛歯状部が各接合部の前記一端と係合するので、前記接続部同士の間に前記絶縁部が存在するようになる。従って、前記第１端子及び前記第２端子間のピッチが狭小な複数の半導体素子を並設する場合においても、精度よく配線ができ、前記第１端子の配線及び前記第２端子の配線間にショート等が発生することを防止できる。
（３）本開示の一態様に係る回路構造体は、前記第１導電片及び前記複数の接続部が一体形成されている。
本態様にあっては、前記第１導電片及び前記複数の接続部が一体形成されてある。従って、前記第１導電片及び前記複数の接続部の間における接続点がなくなり、これらの間の電気抵抗を減らすことができる。
（４）本開示の一態様に係る回路構造体は、各接続部は、前記第１端子と接続された前記一端側の端面が、前記絶縁部において前記導電部が形成された導電面と面一である。
本態様にあっては、前記絶縁部において前記導電部が形成された前記導電面と、前記接続部において前記第１端子と接続された前記一端側の端面とは面一である。従って、一つの半導体素子において、並設された前記第１端子及び前記第２端子の配線が容易にできる。
（５）本開示の一態様に係る回路構造体は、前記絶縁部の前記導電面と面一に設けられ、前記接続部の並設方向と交差する方向に、前記接続部と第１間隔離れて配置された第２導電片を備え、各半導体素子の第３端子が前記第２導電片と接続している。
本態様にあっては、前記第２導電片が前記接続部と第１間隔を離れて配置され、前記第３端子と、前記第１端子及び前記第２端子とが絶縁されている。また、前記第２導電片が前記絶縁部の前記導電面と面一であるので、一つの半導体素子が備える前記第１端子、前記第２端子及び前記第３端子を、同一面上に配線することができる。
（６）本開示の一態様に係る回路構造体は、前記絶縁部は、矩形であり、一辺部の両端を除く部分に前記櫛歯状部が形成されており、前記一辺部の両端側に、前記第１導電片及び前記第２導電片の間の前記第１間隔を維持する間隔維持部が設けられている。
本態様にあっては、前記第１導電片及び前記第２導電片の間の前記第１間隔を維持する前記間隔維持部が、前記櫛歯状部が形成されていない前記一辺部の両端側、即ち、前記一辺部において前記半導体素子が設けられていないところに設けられている。従って、半導体素子の発熱によって前記間隔維持部が膨張することに起因する問題を事前に防止することができる。
（７）本開示の一態様に係る回路構造体は、前記複数の接続部の並設方向と交差する方向において、前記接続部と前記絶縁部の前記櫛歯状部との間には第２間隔が形成されている。
本態様にあっては、前記接続部と前記絶縁部の前記櫛歯状部との間に、前記複数の接続部の並設方向と交差する方向において、前記第２間隔が形成されている。従って、例えば、半導体素子が発熱した場合、前記複数の接続部の並設方向と交差する方向へ前記接続部が変形することが可能であり、応力を緩和できる。
（８）本開示の一態様に係る電気接続箱は、上述した何れか一つの回路構造体と、前記回路構造体の前記半導体素子を制御する制御回路基板とを備える。
本態様にあっては、前記制御回路基板が前記回路構造体の前記半導体素子を制御し、前記回路構造体を適宜動作させる。
[本発明の実施形態の詳細]
本発明をその実施形態を示す図面に基づいて具体的に説明する。本開示の実施形態に係る回路構造体及び電気接続箱を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
以下においては、本実施形態に係る回路構造体及び電気接続箱を、電源からヘッドランプ、ワイパー等の負荷へ電力を分配する電気接続箱に適用した場合を例にあげて説明する。
図１は、本実施形態に係る電気接続箱１００の外見を示す斜視図であり、図２は、本実施形態に係る電気接続箱１００の分解図である。
本実施形態に係る電気接続箱１００は略箱体の形状をなしており、制御回路基板９と、制御回路基板９を収容する回路構造体１０と、回路構造体１０を覆う蓋８０と、回路構造体１０を挟んで蓋８０と反対側に設けられ、回路構造体１０が発する熱を放熱するヒートシンク９０とを備える。ヒートシンク９０は、ネジ７０が回路構造体１０の四隅に形成された貫通孔６０に挿入されてヒートシンク９０の四隅に形成された螺子穴９１と螺合することによって回路構造体１０に取り付けられる。
回路構造体１０には、複数の半導体素子７１〜７７が並設されている。以下、説明の便宜上、半導体素子７１〜７７を単に半導体素子７とも言う。また、半導体素子７１〜７７は同じ構成を有するので、説明の便宜上、半導体素子７１の場合を例に挙げて説明し、半導体素子７２〜７７についての説明を省略する。
図３は、本実施形態に係る回路構造体１０の分解図であり、図４は、図３の四角の破線部を拡大した拡大図である。
各半導体素子７は、例えばＦＥＴ（より具体的には面実装タイプのパワーＭＯＳＦＥＴ）であり、３つのソース端子７１１（第１端子）、ゲート端子７２１（第２端子）及びドレイン端子７３１（図５及び図６参照）を有している。３つのソース端子７１１とゲート端子７２１とは直線状に並設されており、ドレイン端子７３１（第３端子）は半導体素子７の下側に設けられている。
半導体素子７１〜７７は、第１バスバ３ａを備える第１通電体３（一体部材）と、第２バスバ２ａ（第２導電片）を備える第２通電体２とに跨るように実装されている。即ち、半導体素子７１〜７７の並設方向と交差する方向（前後方向）に、第１通電体３と第２通電体２とが所定の間隔５０（第１間隔）隔てて配置されており、各半導体素子７の一端が第１通電体３に接続され、前記一端と対向する他端が第２通電体２に接続されている。半導体素子７１〜７７は第２通電体２に固定されている。
第１通電体３及び第２通電体２は、例えば、略矩形である夫々の上面が面一になるように配置されている。このような状態にて、第１通電体３及び第２通電体２は枠体１１内に収容されている。第１通電体３の第１バスバ３ａ及び第２通電体２の第２バスバ２ａは夫々の長手方向が枠体１１の長手方向と一致するように配置されている。枠体１１は第１通電体３及び第２通電体２の側面を取り囲んで保持している。
枠体１１は、中空矩形であり、上下方向に所定の厚みを有する。制御回路基板９と接続されるコネクタ端子５が、枠体１１の右側側壁を厚み方向に貫通して設けられ、一端が枠体１１の内側に突出され、他端が枠体１１の外側に突出されている。枠体１１の右側側壁の外側には、コネクタ端子５の他端を保護する円筒形のハウジング５１が取り付けられている。
第１通電体３は、第１バスバ３ａ（第１導電片）、絶縁部６及び接続部３１〜３７（接続部）からなる。第１通電体３には、第１バスバ３ａの前側（長辺側）の側面から垂直に立ち上がる端子板３９が設けられている（図８参照）。端子板３９は、電源（バッテリー）又は負荷（ヘッドランプ、ワイパー等）に接続される。端子板３９は、枠体１１の前側の側壁を貫通し、枠体１１の外側に突出している。
第２通電体２には、第２バスバ２ａの後側（長辺側）の側面から垂直に立ち上がる端子板２１が設けられている（図８参照）。端子板２１は、電源（バッテリー）又は負荷（ヘッドランプ、ワイパー等）に接続される。端子板２１は、枠体１１の後側の側壁を貫通し、枠体１１の外側に突出している。
図５は、図４におけるＶ−Ｖ線による縦断面図であり、図６は、図４におけるＶＩ−ＶＩ線による縦断面図である。前後方向において、第１通電体３の後側の端部と第２通電体２の前側の端部とは、間隔５０を挟んで対向している。これによって、第１通電体３及び第２通電体２は絶縁されている。
第１通電体３は、上面において前後方向の後側半部に絶縁部６が設けられている。絶縁部６は、例えばＰＰＳ（ポリフェニレンサルファイド）のような耐熱性の高い熱可塑性樹脂からなる。また、第１通電体３は、前後方向の前側半部に第１バスバ３ａが設けられている。第１バスバ３ａは、例えば純銅又は銅合金からなり、上面にはニッケルメッキが施されている。
絶縁部６は略矩形板上であり、例えば絶縁基板である。絶縁部６において後側の辺縁（一辺部）には、半導体素子７１〜７７のソース端子と接続される接続部３１〜３７が設けられている。接続部３１〜３７は半導体素子７毎に３つのソース端子と夫々接続する。例えば、接続部３１は半導体素子７１の３つのソース端子７１１と接続されている（図４参照）。
より詳しくは、絶縁部６は後側の辺縁において、両端部を除く部分に櫛歯状部６００が形成されている。櫛歯状部６００は、絶縁部６の後側の辺縁における両端部を除く部分であって接続部３１〜３７に対応する部分に、欠落部６０１〜６０７が形成されている。欠落部６０１〜６０７は接続部３１〜３７の一端部に倣う矩形である。
接続部３１〜３７の前記一端部は櫛歯状部６００と係合する。即ち、接続部３１〜３７の夫々の一端部は、欠落部６０１〜６０７の内側に夫々位置する。これによって、接続部３１〜３７同士の間には絶縁部６が存在し、接続部３１〜３７同士間の絶縁が行われる。
接続部３１〜３７は、例えば、Ｃ字状に屈曲した矩形板状をなしており、内側には、空間６１が形成されている。接続部３１〜３７は、半導体素子７１〜７７の並設方向に沿って、即ち、左右方向に等間隔にて並設されている。接続部３１〜３７は、一端が半導体素子７１〜７７のソース端子と接続され、他端が第１バスバ３ａに接続されている。
接続部３１〜３７は一端側の端面３１１〜３１７が矩形であり、端面３１１〜３１７に半導体素子７１〜７７のソース端子が接続される。例えば、接続部３１の端面３１１には半導体素子７１の３つのソース端子７１１が接続されている。
また、上述したように、絶縁部６の櫛歯状部６００が接続部３１〜３７の前記一端部と係合することによって、接続部３１〜３７同士の間には絶縁部６が設けられている。即ち、接続部３１〜３７の端面３１１〜３１７同士の間と、接続部３１〜３７の端面３１１〜３１７及び第１バスバ３ａの間とには絶縁部６が設けられている。接続部３１〜３７は、例えば純銅又は銅合金からなる。
絶縁部６は、例えばダボ（図示せず）、又は枠体１１の内側面に設けた位置決め部（図示せず）を用いて、接続部３１〜３７の内側に配置されている。後述する導電部８が設けられた絶縁部６の上面６８（導電面）と、接続部３１〜３７の前記一端側の端面３１１〜３１７は面一をなしている（図５参照）。
接続部３１〜３７と、絶縁部６の櫛歯状部６００との間には所定の間隔３８（第２間隔）が形成されている。詳しくは、各接続部３１〜３７は、接続部３１〜３７の並設方向と交差する方向、即ち左右方向において、櫛歯状部６００の欠落部６０１〜６０７の縁から第２間隔３８だけ離れている。
なお、接続部３１〜３７及び第１バスバ３ａは一体形成されている。例えば、純銅又は銅合金の板材にニッケルメッキを施した後、切断、切削、プレス加工などにより一体形成される。これによって、本実施形態に係る回路構造体１０では、第１通電体３においていわゆる接続点がなくなり、電気抵抗を減らすことができる。
本実施形態に係る回路構造体１０はこれに限るものでなく、接続部３１〜３７及び第１バスバ３ａを別々に設けて第１通電体３をなしても良い。
絶縁部６の上面６８には、導電部８が線状に設けられている。導電部８は例えば銅箔である。絶縁部６の上面６８において左側の端部には制御回路基板９に接続するピン状の接続端子４が複数突設されている。導電部８は各半導体素子７のゲート端子を各接続端子４に夫々接続させる。
即ち、半導体素子７１〜７７は夫々導電部８１〜８７によって各接続端子４に接続される。例えば、絶縁部６は絶縁基板であり、導電部８１〜８７は絶縁部６の上面６８にプリントされたパターンであっても良い。
本実施形態はこれに限るものでない。例えば、各導電部８１〜８７は、互いに干渉しないように絶縁部６の上面６８に形成された溝部と、斯かる溝部の内側に設けられた導電材からなるようにしても良い。
詳しくは、各溝部が、第２通電体２に固定された各半導体素子７１〜７７のゲート端子に整合する位置から夫々対応する接続端子４まで凹設され、各溝部内に導電材、例えば銅ナノ粒子インクを塗布しても良い。
このようにして、各接続端子４は導電部８１〜８７を介して各半導体素子７１〜７７のゲート端子と接続する。
接続端子４は制御回路基板９に接続されており、制御回路基板９が送信する、半導体素子７１〜７７を制御する制御信号を、導電部８１〜８７を介して各半導体素子７１〜７７のゲート端子に送る。これによって、半導体素子７１〜７７が制御され、第１通電体３から第２通電体２へ、又は第２通電体２から第１通電体３への通電が制御される。
上述したように、接続部３１〜３７（半導体素子７１〜７７）は、絶縁部６において後側の辺縁部（櫛歯状部６００）に並設されており、前記辺縁部において左右方向の両端を除く部分に設けられている。
一方、絶縁部６は、後側の辺縁部における左右方向の両端に、第１バスバ３ａ及び第２バスバ２ａの間の間隔５０を維持する間隔維持部６９を有している。間隔維持部６９は、絶縁部６の前記辺縁部における左右方向の両端部にて、第２バスバ２ａ方向に、換言すれば第２通電体２及び第１通電体３の離隔方向に間隔５０だけ突設されている。また、これに限るものでなく、間隔維持部６９の一部が間隔５０に介在するように構成しても良い。
このように、本実施形態に係る回路構造体１０においては、半導体素子７１〜７７の位置から離れて、絶縁部６の前記辺縁部における左右方向の両端部に間隔維持部６９を設けている。従って、半導体素子７１〜７７が発熱する際に間隔維持部６９が熱膨張することによって生じる問題等を未然に防止出来る。
第２通電体２（第２バスバ２ａ）には半導体素子７１〜７７が固定されている。第２バスバ２ａは矩形の板状であり、上面において、前側の辺縁部に半導体素子７１〜７７が並設されている。半導体素子７１〜７７は下方にドレイン端子を備えているので、ドレイン端子を第２バスバ２ａに例えばはんだ付けさせることにより、半導体素子７１〜７７が第２バスバ２ａに固定される。
例えば、半導体素子７１においては、ドレイン端子７３１が第２バスバ２ａの前側の辺縁部にハンダ付けされている。これによって、半導体素子７１が第２バスバ２ａに接続されると共に、第２バスバ２ａに固定される。
制御回路基板９は、回路パターンが形成されており、マイクロコンピュータ又は制御ＩＣ等の制御素子が実装されている。制御回路基板９は接続端子４及びコネクタ端子５に接続されている。制御回路基板９はコネクタ端子５を介して入力される指示信号に応じて、半導体素子７１〜７７の開閉を制御する制御信号を、接続端子４及び導電部８１〜８７を介して半導体素子７１〜７７に送信する。
以上のような構成を有することから、本実施形態に係る回路構造体１０は、複数の端子を有し、端子間のピッチが狭小な半導体素子７を複数並設する場合においても、半導体素子７の各端子に係る配線を精度よく行うことができる。
具体的には、本実施形態に係る回路構造体１０においては、半導体素子７のソース端子に対しては接続部３１〜３７による配線を行い、ゲート端子に対しては絶縁部６の導電部８１〜８７による配線を行うことにより、配線を精度良く行うことができ、ソース端子の配線とゲート端子の配線間にショートが生じることを防ぐことができる。
更に、導電部８は絶縁部６に設けられており、導電部８をパターン化することによって、多数の配線を集約して設けることができる。
また、本実施形態に係る回路構造体１０は、上述したように、接続部３１〜３７はＣ字状に屈曲しており、内側には空間６１が形成されている。従って、接続部３１〜３７の前記一端部が上下方向に変形することが可能である。
更に、各接続部３１〜３７は、左右方向において、櫛歯状部６００の欠落部６０１〜６０７の縁との間に第２間隔３８が形成されており、第２通電体２の第２バスバ２ａとの間に間隔５０が形成されている。従って、接続部３１〜３７の前記一端部が左右方向に変形することが可能である。
以上のことから、半導体素子７１〜７７が発熱する際、斯かる発熱に応じて変形可能であり、応力を緩和できる。また、半導体素子７１〜７７に発熱による第２バスバ２ａの膨張にも対応できる。
以下、本実施形態に係る回路構造体１０の製造方法について説明する。図７〜図１２は、本実施形態に係る回路構造体１０の製造方法を説明する説明図である。
先ずは、純銅又は銅合金からなり、厚が２〜３ｍｍである板材の表面にニッケルメッキ処理を施し、所定の形状に切断して、第１通電体３及び第２通電体２を成形する。特に、第１通電体３に対しては、櫛型に成形した後、接続部３１〜３７になるべき部分に対して曲げ加工が施される。この際、接続部３１〜３７の端面３１１〜３１７が面一をなすように曲げ加工が行われる。
第１通電体３、第２通電体２及びコネクタ端子５をインサート成型用金型内に配置して、射出成形機にて一体成型する。成形樹脂には、ＰＰＳ（ポリフェニレンサルファイド）のような耐熱性の高い熱可塑性樹脂を使用する。これによって、中空矩形の枠体１１が成形され、第２通電体２の上面と、接続部３１〜３７の端面３１１〜３１７が面一をなすよう配列される。
導電部８（例えば、配線パターン）が印刷された絶縁部６を第１通電体３の上側であって、接続部３１〜３７の内側に装着する。
導電部８の端部にははんだ実装用パッドが備わり、接続部３１〜３７の端面３１１〜３１７の近傍に並列される。なお、絶縁部６には、あらかじめ接続端子４をはんだ付けしておく。
半導体素子７１〜７７を実装する際、ドレイン端子をはんだ接続する第２通電体２、ソース端子をはんだ接続する接続部３１〜３７の端面３１１〜３１７、及び絶縁部６の実装用パッドにはんだペースト４０を塗布する。この後、半導体素子７１〜７７を載置して、リフロー炉にてはんだ付けを行う。
これによって、半導体素子７１〜７７のドレイン端子が第２通電体２と接合され、半導体素子７１〜７７のソース端子が第１通電体３の接続部３１〜３７の前記一端に接合される。また、接続部３１〜３７のゲート端子が絶縁部６の導電部８と接合される。
次いで、制御回路基板９の所定位置に形成されたスルーホール部（図３参照）に、接続端子４及びコネクタ端子５をはんだ付けする。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
２ 第２通電体
２ａ 第２バスバ
３ 第１通電体
３ａ 第１バスバ
４ 接続端子
５ コネクタ端子
６ 絶縁部
７ 半導体素子
８ 導電部
９ 制御回路基板
１０ 回路構造体
１１ 枠体
２１ 端子板
３１〜３７ 接続部
３８ 第２間隔
３９ 端子板
５０ 間隔
５１ ハウジング
６１ 空間
６８ 上面
６９ 間隔維持部
７１〜７７ 半導体素子
８０ 蓋
８１〜８７ 導電部
１００ 電気接続箱
３１１〜３１７ 端面
６００ 櫛歯状部
７１１ ソース端子
７２１ ゲート端子
７３１ ドレイン端子

Claims (8)

  1. 複数の第１端子と、前記第１端子と並設された少なくとも一つの第２端子とを備える半導体素子が複数並設された回路構造体において、
    各半導体素子の前記第１端子と接続する第１導電片と、
    前記半導体素子の並設方向に並設されており、各半導体素子の前記第１端子に一端が接続され、前記第１端子と前記第１導電片とを接続させる複数の接続部と、
    前記接続部同士の間に設けられた絶縁部と、
    前記絶縁部に設けられ、前記第２端子と接続された導電部と
    を備える回路構造体。
  2. 各接続部は屈曲した矩形板状であり、
    前記絶縁部は、各接続部の前記一端と係合する櫛歯状部を有する請求項１に記載の回路構造体。
  3. 前記第１導電片及び前記複数の接続部が一体形成されている請求項２に記載の回路構造体。
  4. 各接続部は、前記第１端子と接続された前記一端側の端面が、前記絶縁部において前記導電部が形成された導電面と面一である請求項２又は３に記載の回路構造体。
  5. 前記絶縁部の前記導電面と面一に設けられ、前記接続部の並設方向と交差する方向に、前記接続部と第１間隔離れて配置された第２導電片を備え、
    各半導体素子の第３端子が前記第２導電片と接続している請求項４に記載の回路構造体。
  6. 前記絶縁部は、
    矩形であり、
    一辺部の両端を除く部分に前記櫛歯状部が形成されており、
    前記一辺部の両端側に、前記第１導電片及び前記第２導電片の間の前記第１間隔を維持する間隔維持部が設けられている請求項５に記載の回路構造体。
  7. 前記複数の接続部の並設方向と交差する方向において、前記接続部と前記絶縁部の前記櫛歯状部との間には第２間隔が形成されている請求項２に記載の回路構造体。
  8. 請求項１から７の何れか一つに記載の回路構造体と、
    前記回路構造体の前記半導体素子を制御する制御回路基板と
    を備える電気接続箱。
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