JP2020031133A - スイッチング素子 - Google Patents

Abstract

【課題】 電界緩和層を有するスイッチング素子において、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現する。【解決手段】 スイッチング素子であって、半導体基板が、ｎ型の基部ドリフト層と、前記基部ドリフト層上に配置されたｐ型の第１ボディ層及び第２ボディ層と、前記第１ボディ層と前記第２ボディ層の間に配置されているｎ型の窓部ドリフト層と、前記窓部ドリフト層に接しているｐ型の電界緩和層を有している。前記窓部ドリフト層が、前記第１チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第１高濃度層と、前記第２チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第２高濃度層と、前記電界緩和層に接している低濃度層を有している。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１には、プレーナ型のスイッチング素子が開示されている。このスイッチング素子は、ｐ型の２つのボディ層と、ｎ型の窓部ドリフト層と、ｎ型の基部ボディ層を有している。２つのボディ層と窓部ドリフト層は、基部ボディ層上に配置されている。窓部ドリフト層は、２つのボディ層の間に配置されている。また、ｎ型のソース層が、ボディ層毎に設けられている。ゲート電極の電位を上昇させると、各ボディ層にチャネルが形成され、チャネルによって各ソース層が窓部ドリフト層に接続される。このため、各ソース層からチャネルと窓部ドリフト層を介して基部ドリフト層へ電子が流れる。

特開２０１１−１４６４２６号公報

窓部ドリフト層の近傍でゲート絶縁膜に印加される電界を緩和するために、窓部ドリフト層に接するｐ型の電界緩和層を設けることができる。電界緩和層は、ゲート電極に接続される。このように電界緩和層を設けると、スイッチング素子がオフするときに、電界緩和層から窓部ドリフト層に空乏層が広がる。窓部ドリフト層に空乏層が広がることで、ゲート絶縁膜に印加される電界が緩和される。

他方、電界緩和層を備えるスイッチング素子では、スイッチング素子がオンしている状態でも、電界緩和層から窓部ドリフト層にわずかに空乏層が広がっている。この空乏層の影響によって、窓部ドリフト層の抵抗が高くなる。その結果、スイッチング素子のオン抵抗が高くなる。窓部ドリフト層のｎ型不純物濃度を高くすれば窓部ドリフト層の抵抗を低くすることができるが、この場合、スイッチング素子がオフしているときに窓部ドリフト層に空乏層が広がり難くなり、ゲート絶縁膜に印加される電界が高くなる。このように、従来は、電界緩和層を有するスイッチング素子において、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現することが困難であった。したがって、本明細書では、電界緩和層を有するスイッチング素子において、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現する技術を提案する。

本明細書が開示するスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極を有している。前記半導体基板が、ｎ型の基部ドリフト層と、前記基部ドリフト層上に配置されたｐ型の第１ボディ層と、前記基部ドリフト層上に配置されているとともに前記第１ボディ層から間隔を空けて配置されているｐ型の第２ボディ層と、前記基部ドリフト層上に配置されているとともに前記第１ボディ層と前記第２ボディ層の間に配置されているｎ型の窓部ドリフト層と、前記窓部ドリフト層に接しているとともに前記第１ボディ層及び前記第２ボディ層から分離されているｐ型の電界緩和層と、前記第１ボディ層に接しているとともに前記第１ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているｎ型の第１ソース層と、前記第２ボディ層に接しているとともに前記第２ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているｎ型の第２ソース層を有している。前記ゲート絶縁膜が、前記第１ボディ層のうちの前記第１ソース層と前記窓部ドリフト層の間の部分である第１チャネル部の表面、前記第２ボディ層のうちの前記第２ソース層と前記窓部ドリフト層の間の部分である第２チャネル部の表面、及び、前記窓部ドリフト層の表面を覆っている。前記ゲート電極が、前記第１チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記第２チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記電界緩和層に電気的に接続されている。前記窓部ドリフト層が、前記第１チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第１高濃度層と、前記第２チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第２高濃度層と、前記第１高濃度層、前記第２高濃度層、及び、前記電界緩和層に接しているとともに前記第１高濃度層及び前記第２高濃度層よりも低いｎ型不純物濃度を有する低濃度層を有している。

このスイッチング素子では、窓部ドリフト層が、第１高濃度層と第２高濃度層を有している。第１高濃度層と第２高濃度層のｎ型不純物濃度が高いので、第１高濃度層と第２高濃度層の抵抗は低い。第１高濃度層は、第１チャネル部と電界緩和層の間の位置でゲート絶縁膜に接している。第１高濃度層が設けられている位置は、第１チャネル部に形成されるチャネルを通過した電子が流れる位置である。このため、スイッチング素子がオンすると、抵抗が低い第１高濃度層に高密度の電流が流れる。同様に、第２高濃度層が設けられている位置は、第２チャネル部に形成されるチャネルを通過した電子が流れる位置である。このため、スイッチング素子がオンすると、抵抗が低い第２高濃度層に高密度の電流が流れる。このように、窓部ドリフト層内で高密度の電流が流れる位置に抵抗が低い第１高濃度層と第２高濃度層が設けられている。特に、ｎ型不純物濃度が高い第１高濃度層と第２高濃度層には空乏層が広がり難いので、空乏層によって第１高濃度層と第２高濃度層内の電流経路が狭められることを抑制することができる。したがって、このスイッチング素子のオン抵抗は低い。また、スイッチング素子がオフすると、電界緩和層から窓部ドリフト層に空乏層が広がる。電界緩和層はｎ型不純物濃度が低い低濃度層に接しているので、スイッチング素子がオフすると、窓部ドリフト層内の低濃度層に素早く空乏層が広がる。低濃度層に広がる空乏層によって、ゲート絶縁膜に印加される電界が緩和される。このように、このスイッチング素子の構造によれば、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現することができる。

実施形態のスイッチング素子の断面図。 変形例のスイッチング素子の断面図。

図１に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＧａＮ（窒化ガリウム）により構成されている。半導体基板１２は、半導体基板１２の上面１２ａから突出する凸部１４を有している。半導体基板１２は、ドレイン層３０、基部ドリフト層３２、窓部ドリフト層３４、第１ボディ層４１、第２ボディ層４２、第１ソース層５１、第２ソース層５２、及び、電界緩和層５４を有している。

ドレイン層３０は、ｎ型層である。ドレイン層３０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。

基部ドリフト層３２は、ドレイン層３０よりもｎ型不純物濃度が低いｎ型層である。基部ドリフト層３２は、約５×１０^１６ｃｍ^−３のｎ型不純物濃度を有している。基部ドリフト層３２は、ドレイン層３０上に配置されている。

第１ボディ層４１は、ｐ型層である。第１ボディ層４１は、基部ドリフト層３２上に配置されている。第１ボディ層４１は、低濃度層４１ａと高濃度層４１ｂを有している。高濃度層４１ｂは、低濃度層４１ａよりも高いｐ型不純物濃度を有している。高濃度層４１ｂは、基部ドリフト層３２上に配置されている。低濃度層４１ａは、高濃度層４１ｂ上に配置されている。低濃度層４１ａは、半導体基板１２の上面１２ａを含む範囲に配置されている。

第２ボディ層４２は、ｐ型層である。第２ボディ層４２は、基部ドリフト層３２上に配置されている。第２ボディ層４２は、第１ボディ層４１から間隔を空けた位置に配置されている。第２ボディ層４２は、低濃度層４２ａと高濃度層４２ｂを有している。高濃度層４２ｂは、低濃度層４２ａよりも高いｐ型不純物濃度を有している。高濃度層４２ｂは、基部ドリフト層３２上に配置されている。低濃度層４２ａは、高濃度層４２ｂ上に配置されている。低濃度層４２ａは、半導体基板１２の上面１２ａを含む範囲に配置されている。

窓部ドリフト層３４は、ｎ型層である。窓部ドリフト層３４は、基部ドリフト層３２上に配置されている。窓部ドリフト層３４は、第１ボディ層４１と第２ボディ層４２の間に配置されている。窓部ドリフト層３４は、第１高濃度層３４ａ、第２高濃度層３４ｂ、及び、低濃度層３４ｃを有している。第１高濃度層３４ａと第２高濃度層３４ｂは、低濃度層３４ｃよりも高いｎ型不純物濃度を有している。第１高濃度層３４ａと第２高濃度層３４ｂは、１×１０^１７ｃｍ^−３以上のｎ型不純物濃度を有している。第１高濃度層３４ａは、第１ボディ層４１の側面の上端で第１ボディ層４１（すなわち、低濃度層４１ａ）に接している。第２高濃度層３４ｂは、第２ボディ層４２の側面の上端で第２ボディ層４２（すなわち、低濃度層４２ａ）に接している。低濃度層３４ｃは、第１高濃度層３４ａと第２高濃度層３４ｂの周囲に配置されている。低濃度層３４ｃによって、第１高濃度層３４ａが第２高濃度層３４ｂから分離されている。低濃度層３４ｃは、第１高濃度層３４ａの下側で第１ボディ層４１（すなわち、低濃度層４１ａと高濃度層４１ｂ）に接しており、第２高濃度層３４ｂの下側で第２ボディ層４２（すなわち、低濃度層４２ａと高濃度層４２ｂ）に接している。低濃度層３４ｃは、基部ドリフト層３２のｎ型不純物濃度（約５×１０^１６ｃｍ^−３）と略同じｎ型不純物濃度を有している。低濃度層３４ｃは、基部ドリフト層３２に上側から接している。すなわち、低濃度層３４ｃと基部ドリフト層３２は、連続するｎ型層である。

第１ソース層５１は、ｎ型層である。第１ソース層５１は、第１ボディ層４１の低濃度層４１ａに囲まれた範囲に配置されている。第１ソース層５１は、半導体基板１２の上面１２ａを含む範囲に配置されている。第１ソース層５１は、第１ボディ層４１によって窓部ドリフト層３４及び基部ドリフト層３２から分離されている。

第２ソース層５２は、ｎ型層である。第２ソース層５２は、第２ボディ層４２の低濃度層４２ａに囲まれた範囲に配置されている。第２ソース層５２は、半導体基板１２の上面１２ａを含む範囲に配置されている。第２ソース層５２は、第２ボディ層４２によって窓部ドリフト層３４及び基部ドリフト層３２から分離されている。

凸部１４は、窓部ドリフト層３４の低濃度層３４ｃの上部に配置されている。凸部１４内に、電界緩和層５４が配置されている。電界緩和層５４は、ｐ型層である。電界緩和層５４は、約１×１０^２０ｃｍ^−３のｐ型不純物濃度を有している。電界緩和層５４は、低濃度層３４ｃに上側から接している。

半導体基板１２の上部には、ゲート絶縁膜２０、ゲート電極２２、層間絶縁膜２４、及び、上部電極２６が配置されている。

ゲート絶縁膜２０は、凸部１４の表面と半導体基板１２の上面１２ａを覆っている。凸部１４上のゲート絶縁膜２０には、コンタクトホール２０ａが設けられている。コンタクトホール２０ａは、電界緩和層５４まで達している。上面１２ａ上のゲート絶縁膜２０には、コンタクトホール２０ｂ、２０ｃが設けられている。各コンタクトホール２０ｂは、第１ソース層５１または第２ソース層５２に達している。各コンタクトホール２０ｃは、半導体基板１２の内部まで伸びており、高濃度層４１ｂまたは４２ｂまで達している。ゲート絶縁膜２０は、第１ソース層５１の表面、低濃度層４１ａの表面、及び、第１高濃度層３４ａの表面に跨る範囲を覆っている。すなわち、ゲート絶縁膜２０は、低濃度層４１ａのうちの第１ソース層５１と第１高濃度層３４ａの間の部分（第１チャネル部４１ｃ）の表面全体を覆っている。したがって、第１高濃度層３４ａは、第１チャネル部４１ｃに隣接する位置でゲート絶縁膜２０に接している。ゲート絶縁膜２０は、第２ソース層５２の表面、低濃度層４２ａの表面、及び、第２高濃度層３４ｂの表面に跨る範囲を覆っている。すなわち、ゲート絶縁膜２０は、低濃度層４２ａのうちの第２ソース層５２と第２高濃度層３４ｂの間の部分（第２チャネル部４２ｃ）の表面全体を覆っている。したがって、第２高濃度層３４ｂは、第２チャネル部４２ｃに隣接する位置でゲート絶縁膜２０に接している。

ゲート電極２２は、ゲート絶縁膜２０上に配置されている。ゲート電極２２は、第１ソース層５１、第１チャネル部４１ｃ、及び、第１高濃度層３４ａの上部に配置されている。したがって、ゲート電極２２は、第１チャネル部４１ｃに対してゲート絶縁膜２０を介して対向している。また、ゲート電極２２は、第２ソース層５２、第２チャネル部４２ｃ、及び、第２高濃度層３４ｂの上部に配置されている。したがって、ゲート電極２２は、第２チャネル部４２ｃに対してゲート絶縁膜２０を介して対向している。また、ゲート電極２２は、電界緩和層５４の上部に配置されている。ゲート電極２２は、コンタクトホール２０ａ内で電界緩和層５４に接している。

層間絶縁膜２４は、ゲート電極２２を覆っている。

上部電極２６は、ソースコンタクト部２６ａ、ボディコンタクト部２６ｂ、及び、表面部２６ｃを有している。各ソースコンタクト部２６ａは、第１ソース層５１または第２ソース層５２の上部に配置されている。各ソースコンタクト部２６ａは、コンタクトホール２０ｂ内で第１ソース層５１または第２ソース層５２に接している。各ボディコンタクト部２６ｂは、第１ボディ層４１または第２ボディ層４２の上部に配置されている。各ボディコンタクト部２６ｂは、コンタクトホール２０ｃ内で高濃度層４１ｂまたは４２ｂに接している。各ボディコンタクト部２６ｂは、隣接するソースコンタクト部２６ａに接している。表面部２６ｃは、層間絶縁膜２４上に配置されている。表面部２６ｃは、各ボディコンタクト部２６ｂに接している。上部電極２６は、層間絶縁膜２４によってゲート電極２２から絶縁されている。

半導体基板１２の下部には、下部電極２８が配置されている。下部電極２８は、半導体基板１２の下面１２ｂに接している。下部電極２８は、ドレイン層３０に接している。

次に、スイッチング素子１０の動作について説明する。下部電極２８には、上部電極２６よりも高い電位が印加される。ゲート電極２２の電位は、ゲート閾値よりも低い電位（例えば、上部電極２６と同程度の電位）と、ゲート閾値以上の高い電位（但し、下部電極２８よりも低い電位）の間で制御される。ゲート電極２２の電位をゲート閾値以上の電位まで上昇させると、第１ボディ層４１の第１チャネル部４１ｃの表層部（ゲート絶縁膜２０近傍の部分）にチャネルが形成される。その結果、図１の矢印１００に示すように、第１ソース層５１から第１チャネル部４１ｃに電子が流れる。また、ゲート電極２２の電位をゲート閾値以上の電位まで上昇させると、第２ボディ層４２の第２チャネル部４２ｃの表層部（ゲート絶縁膜２０の近傍の部分）にもチャネルが形成される。その結果、図１の矢印１０２に示すように、第２ソース層５２から第２チャネル部４２ｃに電子が流れる。矢印１００、１０２に示すように、チャネルを通過した電子は、窓部ドリフト層３４と基部ドリフト層３２を経由してドレイン層３０へ流れる。このように、ゲート電極２２の電位を上昇させることで、スイッチング素子１０がオンする。

矢印１００に示すように、第１チャネル部４１ｃのチャネルの出口には、第１高濃度層３４ａが設けられている。したがって、第１チャネル部４１ｃのチャネルを通過した電子は、第１高濃度層３４ａを通過する。同様に、矢印１０２に示すように、第２チャネル部４２ｃのチャネルを通過した電子は、第２高濃度層３４ｂを通過する。したがって、第１高濃度層３４ａ及び第２高濃度層３４ｂでは、電流密度が高くなる。他方、第１高濃度層３４ａと第２高濃度層３４ｂを通過した電子は、低濃度層３４ｃと基部ドリフト層３２内を広範囲に分散して流れる。したがって、低濃度層３４ｃと基部ドリフト層３２内では、電流密度が低くなる。ｎ型不純物濃度が高い第１高濃度層３４ａ及び第２高濃度層３４ｂの抵抗は、ｎ型不純物濃度が低い低濃度層３４ｃと基部ドリフト層３２の抵抗よりも低い。高い電流密度で電流が流れるチャネルの出口に抵抗が低い第１高濃度層３４ａ及び第２高濃度層３４ｂを設けることで、スイッチング素子１０がオンするときの窓部ドリフト層３４の抵抗を低くすることができる。その結果、スイッチング素子１０のオン抵抗を低減することができる。

また、図１の破線１１０は、スイッチング素子１０がオンしているときに、窓部ドリフト層３４及び基部ドリフト層３２へ広がる空乏層を示している。破線１１０に示すように、スイッチング素子１０がオンしている状態では、第１ボディ層４１、第２ボディ層４２、及び、電界緩和層５４から、窓部ドリフト層３４及び基部ドリフト層３２へ微小幅だけ空乏層が広がる。このとき、窓部ドリフト層３４内では、空乏層は、ｎ型不純物濃度が低い低濃度層３４ｃへは広がるが、ｎ型不純物濃度が高い第１高濃度層３４ａ及び第２高濃度層３４ｂへはほとんど広がらない。このため、スイッチング素子１０がオンしているときに空乏層によって第１高濃度層３４ａ及び第２高濃度層３４ｂの電流経路が狭められることを抑制することができる。これによって、スイッチング素子１０のオン抵抗をより低減することができる。

また、スイッチング素子１０がオンしているときに、電界緩和層５４と低濃度層３４ｃの界面のｐｎ接合に順方向電圧が印加され、電界緩和層５４から低濃度層３４ｃへホールが流入する。その結果、電導度変調現象によって低濃度層３４ｃ及び基部ドリフト層３２の抵抗が低下する。これによって、スイッチング素子１０のオン抵抗をより低減することができる。

ゲート電極２２の電位をゲート閾値未満まで低下させると、チャネルが消失し、電子の流れが停止する。すなわち、スイッチング素子１０がオフする。すると、第１ボディ層４１及び第２ボディ層４２から低濃度層３４ｃと基部ドリフト層３２へ広範囲に空乏層が広がる。このため、低濃度層３４ｃと基部ドリフト層３２の略全域が空乏化される。したがって、低濃度層３４ｃと基部ドリフト層３２でソース‐ドレイン間電圧が保持される。また、また、スイッチング素子１０がオフするときには、電界緩和層５４から低濃度層３４ｃへも広範囲に空乏層が広がる。このため、ゲート絶縁膜２０の近傍で低濃度層３４ｃが素早く空乏化される。したがって、ゲート絶縁膜２０に加わる電界が抑制される。このため、スイッチング素子１０は、高い耐圧を有する。

以上に説明したように、スイッチング素子１０の構造によれば、ゲート絶縁膜２０に印加される電界を緩和できるとともに、窓部ドリフト層３４の抵抗を低減することができる。

なお、上述した実施形態では、第１高濃度層３４ａは第１チャネル部４１ｃに隣接する位置でゲート絶縁膜２０に接していた。しかしながら、第１高濃度層３４ａは、第１チャネル部４１ｃと電界緩和層５４の間の位置であれば、いずれの位置でゲート絶縁膜２０に接していてもよい。同様に、上述した実施形態では、第２高濃度層３４ｂは第２チャネル部４２ｃに隣接する位置でゲート絶縁膜２０に接していた。しかしながら、第２高濃度層３４ｂは、第２チャネル部４２ｃと電界緩和層５４の間の位置であれば、いずれの位置でゲート絶縁膜２０に接していてもよい。例えば、図２に示すように、第１高濃度層３４ａが第１チャネル部４１ｃから離れた位置に設けられていてもよく、第２高濃度層３４ｂが第２チャネル部４２ｃから離れた位置に設けられていてもよい。図２の構成でも、チャネルを通過した電子の多くが第１高濃度層３４ａ、第２高濃度層３４ｂを流れるので、スイッチング素子１０のオン抵抗を低減することができる。また、第１高濃度層３４ａ及び第２高濃度層３４ｂが、電界緩和層５４に接していてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：スイッチング素子
１２ ：半導体基板
２０ ：ゲート絶縁膜
２２ ：ゲート電極
２４ ：層間絶縁膜
２６ ：上部電極
２８ ：下部電極
３０ ：ドレイン層
３２ ：基部ドリフト層
３４ ：窓部ドリフト層
３４ａ ：第１高濃度層
３４ｂ ：第２高濃度層
３４ｃ ：低濃度層
４１ ：第１ボディ層
４１ｃ ：第１チャネル部
４２ ：第２ボディ層
４２ｃ ：第２チャネル部
５１ ：第１ソース層
５２ ：第２ソース層
５４ ：電界緩和層

Claims (1)

1. スイッチング素子であって、
   半導体基板と、
   ゲート絶縁膜と、
   ゲート電極、
   を有しており、
   前記半導体基板が、
   ｎ型の基部ドリフト層と、
   前記基部ドリフト層上に配置されたｐ型の第１ボディ層と、
   前記基部ドリフト層上に配置されており、前記第１ボディ層から間隔を空けて配置されているｐ型の第２ボディ層と、
   前記基部ドリフト層上に配置されており、前記第１ボディ層と前記第２ボディ層の間に配置されているｎ型の窓部ドリフト層と、
   前記窓部ドリフト層に接しており、前記第１ボディ層及び前記第２ボディ層から分離されているｐ型の電界緩和層と、
   前記第１ボディ層に接しており、前記第１ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているｎ型の第１ソース層と、
   前記第２ボディ層に接しており、前記第２ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているｎ型の第２ソース層、
   を有しており、
   前記ゲート絶縁膜が、前記第１ボディ層のうちの前記第１ソース層と前記窓部ドリフト層の間の部分である第１チャネル部の表面、前記第２ボディ層のうちの前記第２ソース層と前記窓部ドリフト層の間の部分である第２チャネル部の表面、及び、前記窓部ドリフト層の表面を覆っており、
   前記ゲート電極が、前記第１チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記第２チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記電界緩和層に電気的に接続されており、
   前記窓部ドリフト層が、前記第１チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第１高濃度層と、前記第２チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第２高濃度層と、前記第１高濃度層、前記第２高濃度層、及び、前記電界緩和層に接しており、前記第１高濃度層及び前記第２高濃度層よりも低いｎ型不純物濃度を有する低濃度層を有している、
   スイッチング素子。

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