JP2023131028A - 半導体装置 - Google Patents

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Abstract

【課題】 オン抵抗を低減しながらスイッチング損失を抑制する技術を提供する。【解決手段】 半導体装置は、素子領域及び周辺領域を有する半導体基板と、半導体基板の上面において第１方向に延びており、第２方向に間隔を空けて配列されている複数のトレンチと、を備えている。素子領域が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型の底部領域と、ｐ型の複数の接続領域を備えている。底部領域は、トレンチの底面から間隔を空けてトレンチの下部に配置されている。接続領域は、ボディ領域と底部領域とを接続しており、第１方向に延びており、第２方向に間隔を空けて配列されている。素子領域が、第２方向における素子領域の両端部に位置する外側部と、外側部の間に配置された中央部を有している。外側部における接続領域の第２方向の間隔が、中央部における接続領域の第２方向の間隔よりも広い。【選択図】図２

Description

本明細書に開示の技術は、半導体装置に関する。
特許文献１には、半導体基板と、半導体基板の上面に設けられた複数のトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極と、を備える半導体装置が開示されている。この半導体装置では、半導体基板が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型の底部領域と、ｐ型の複数の接続領域を有している。ソース領域は、半導体基板の上面に露出しており、ゲート絶縁膜に接している。コンタクト領域は、半導体基板の上面に露出している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接しており、コンタクト領域に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。底部領域は、トレンチの底面から間隔を空けてトレンチの下部に配置されている。各接続領域は、ボディ領域と底部領域とを接続しており、トレンチと平行に延びており、トレンチが延びる方向に対して直交する方向に間隔を空けて配置されている。
特許文献１の半導体装置がオフするときには、底部領域からドリフト領域内に空乏層が伸びる。底部領域からドリフト領域内に伸びる空乏層によって、トレンチの下端における電界集中が抑制される。
特許文献１の半導体装置には、ｐ型のコンタクト領域及びボディ領域と、ｎ型のドリフト領域とにより、寄生的にｐｎダイオード（以下、ボディダイオードという。）が形成されている。半導体装置の動作において、ボディダイオードへ順方向バイアスの電圧が印加されると、ボディダイオードがオンして、コンタクト領域からボディ領域を介してドリフト領域内にホールが流入する。その後、ボディダイオードに印加される電圧が逆方向バイアスに切り替わると、ボディダイオードがオフする過程で、ドリフト領域内に蓄積されていたホールが、ボディ領域を介してコンタクト領域に流れる。すなわち、リカバリ電流が流れる。
特許文献１の半導体装置では、ドリフト領域の内部に、接続領域を介してボディ領域に接続されている底部領域が設けられている。このため、逆方向バイアス時には、ドリフト領域内に蓄積されたホールがドリフト領域から底部領域に流入し易く、大部分のホールが底部領域及び接続領域を介してボディ領域に流れる。
特開２０１９－４６９０８号公報
特許文献１の半導体装置では、半導体装置がオンするときに、接続領域からドリフト領域内に広がっていた空乏層が収縮する。空乏層が完全に収縮するまでの間は、当該空乏層により半導体装置の主電流が流れる経路が制限される。特許文献１の半導体装置では、接続領域が密に配置されているので、半導体装置がオンした直後においてオン抵抗が高い。
オン抵抗を低減するために接続領域を疎に配置すると、ボディダイオードに印加される電圧が逆方向バイアスに切り替わったときに、ドリフト領域内に蓄積されたホールがボディ領域に向かって流れるときに各接続領域で電流密度が高くなる。このため、リカバリ電流が流れる際の電気抵抗が高くなり、半導体装置の温度が上昇する。その結果、スイッチング損失が増大する。
本明細書では、オン抵抗を低減しながらスイッチング損失を低減する技術を提供する。
本明細書が開示する半導体装置（１０、１００、２００、３００）は、素子領域（６２）と前記素子領域の周囲に配置された周辺領域（６４）を有する半導体基板（１２）と、前記半導体基板の上面（１２ａ）に設けられており、それぞれが前記上面において第１方向に延びており、前記上面において前記第１方向に直交する第２方向に間隔を空けて配列されている、複数のトレンチ（２２）と、前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）、を備えている。前記素子領域が、前記半導体基板の上面に露出しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、前記半導体基板の上面に露出しているｐ型のコンタクト領域（３１）と、前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記コンタクト領域に接しているｐ型のボディ領域（３２）と、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、前記トレンチの底面から間隔を空けて前記トレンチの下部に配置されており、周囲が前記ドリフト領域に囲まれているｐ型の底部領域（３６）と、それぞれが前記ボディ領域と前記底部領域とを接続しており、それぞれが前記第１方向に延びており、前記第２方向に間隔を空けて配列されているｐ型の複数の接続領域（３８）と、を備えている。前記素子領域が、前記第２方向における前記素子領域の両端部に位置する外側部（６２ａ）と、前記外側部の間に配置された中央部（６２ｂ）を有している。前記外側部における前記接続領域の前記第２方向の間隔が、前記中央部における前記接続領域の前記第２方向の間隔よりも広い。
この半導体装置では、素子領域が、トレンチ及び接続領域が配列されている方向において、素子領域の両端部に位置する外側部と、外側部の間に配置された中央部を有している。そして、外側部における接続領域の間隔が、中央部における接続領域の間隔よりも広い。外側部では接続領域の間隔が広いので、オン抵抗が低い。このため、素子領域全体としてのオン抵抗を低減することができる。また、外側部は、周辺領域に隣接している。周辺領域では、ボディダイオードに電圧が印加され難いので、順方向バイアス時にドリフト領域内にホールが蓄積し難い。すなわち、外側部には周辺領域からほとんどホールが流入しないので、外側部では、順方向バイアス時にドリフト領域内に蓄積されるホールの密度が低い。したがって、外側部ではリカバリ電流が小さく、外側部における接続領域の間隔を広くても半導体装置の温度が上昇し難い。このため、素子領域全体としてのスイッチング損失は小さい。以上のように、この半導体装置では、オン抵抗を低減しながら、スイッチング損失を低減することができる。
半導体装置の平面図。 実施例１の半導体装置の素子領域と周辺領域との境界を含む拡大平面図。 図２のＩＩＩ－ＩＩＩ線における断面図。 図２のＩＶ－ＩＶ線における断面図。 実施例２の半導体装置の素子領域と周辺領域との境界を含む拡大平面図。 実施例３の半導体装置の素子領域と周辺領域との境界を含む拡大平面図。 図６のＶＩＩ－ＶＩＩ線における断面図。 図６のＶＩＩＩ－ＶＩＩＩ線における断面図。 実施例４の半導体装置の素子領域と周辺領域との境界を含む拡大平面図。 図９のＸ－Ｘ線における断面図。 変形例の半導体装置の図３に対応する断面図。 他の変形例の半導体装置の図３に対応する断面図。
本明細書が開示する一例の半導体装置では、前記外側部における前記接続領域の前記第２方向の間隔が、前記素子領域の前記端部に向かうにつれて広くなっていてもよい。
ボディダイオードへの順方向バイアス時にドリフト領域内に蓄積するホールの量は、素子領域の端部に向かうにつれて少なくなる。上記の構成では、接続領域の間隔を素子領域の端部に向かうにつれて広くすることにより、オン抵抗の低減とスイッチング損失の低減とを、より好適に達成することができる。
本明細書が開示する一例の半導体装置では、前記各底部領域は、前記第２方向に延びており、前記第１方向に間隔を空けて配列されていてもよい。
このような構成では、底部領域が延びる方向と接続領域が延びる方向とが交差する。このため、例えば、底部領域と接続領域とが平行に延びている構成と比較して、底部領域と接続領域とをより確実に繋ぐことができる。
本明細書が開示する一例の半導体装置では、前記外側部が、それぞれが前記ボディ領域と前記底部領域とを接続しており、前記第１方向に間隔を空けて配置されている、ｐ型の複数の接続補助領域をさらに有していてもよい。
このような構成では、外側部において、ボディダイオードへの逆方向バイアス時に、接続領域に加えて、底部領域から接続補助領域を介してボディ領域にホールが流れる。ホールが多くの経路に分岐して流れることができるため、スイッチング損失をより低減することができる。また、接続補助領域は、第１方向に間隔を空けて配置されているので、接続補助領域からドリフト領域内に広がる空乏層の範囲が狭く、半導体装置がオンするときに主電流の経路が制限され難い。このため、オン抵抗が増大することを抑制することができる。
本明細書が開示する一例の半導体装置では、前記外側部における前記トレンチの前記第２方向の間隔が、前記中央部における前記トレンチの前記第２方向の間隔よりも狭くてもよい。
このような構成では、外側部におけるチャネル密度が高くなるため、チャネル抵抗（すなわち、オン抵抗）を低減することができる。
（実施例１）
図１～４は、実施例１の半導体装置１０を示している。半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。図１に示すように、半導体装置１０は、半導体基板１２を有している。半導体基板１２は、素子領域６２と、周辺領域６４を有している。素子領域６２の半導体基板１２内には、ＭＯＳＦＥＴの構造が形成されている。周辺領域６４は、素子領域６２の周囲に配置されている。図示していないが、周辺領域６４の半導体基板１２内には、ガードリング等の周辺耐圧構造が形成されている。半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。ただし、半導体基板１２の材料は特に限定されず、例えば、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等の他の半導体材料であってもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、半導体基板１２に平行で方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
図１に示すように、素子領域６２内には、半導体基板１２の上面１２ａに複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に沿って長く延びている。各トレンチ２２は、互いに平行に延びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。図２は、図１の素子領域６２と周辺領域６４との間のｘ方向の境界を含む拡大図である。なお、図１及び図２では、半導体基板１２の上面１２ａ上の構成（絶縁膜、電極等）の図示を省略している。図２～４に示すように、各トレンチ２２内には、ゲート絶縁膜２４とゲート電極２６が配置されている。ゲート絶縁膜２４は、各トレンチ２２の内面を覆っている。ゲート電極２６は、各トレンチ２２の内部に配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。
図３及び図４に示すように、各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。また、周辺領域６４では、半導体基板１２の上面１２ａの略全域が絶縁膜６５によって覆われている。半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、素子領域６２内において、層間絶縁膜２８が設けられていな部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に接している。
素子領域６２には、複数のソース領域３０、複数のコンタクト領域３１、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６、及び複数の接続領域３８が設けられている。
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に設けられている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の側面においてトレンチ２２内のゲート絶縁膜２４に接している。
各コンタクト領域３１は、ｐ型領域である。各コンタクト領域３１は、半導体基板１２の上面１２ａに露出する位置に設けられている。各コンタクト領域３１は、２つのソース領域３０に挟まれた位置に配置されている。各コンタクト領域３１は、上部電極７０にオーミック接触している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、コンタクト領域３１よりも低いｐ型不純物濃度を有している。ボディ領域３２は、ソース領域３０及びコンタクト領域３１に対して下側から接している。ボディ領域３２は、ソース領域３０の下側で各トレンチ２２内のゲート絶縁膜２４に接している。ボディ領域３２は、素子領域６２から周辺領域６４内に跨って配置されている。
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されている。ドリフト領域３４は、ボディ領域３２に対して下側から接している。ドリフト領域３４は、ボディ領域３２の下側で各トレンチ２２内のゲート絶縁膜２４に接している。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、素子領域６２から周辺領域６４内に跨って配置されている。
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、半導体基板１２の下面１２ｂにおいて下部電極７２にオーミック接触している。ドレイン領域３５は、素子領域６２から周辺領域６４内に跨って配置されている。
各底部領域３６は、ｐ型領域である。各底部領域３６は、トレンチ２２に直交する方向（ｘ方向）に延びている。図２に示すように、各底部領域３６は、ｙ方向に間隔を空けて配列されている。各底部領域３６は、トレンチ２２の下面から間隔を空けてトレンチ２２の下部に配置されている。各底部領域３６は、その周囲がドリフト領域３４に囲まれている。各底部領域３６は、素子領域６２から周辺領域６４内まで延びている。
各接続領域３８は、ｐ型領域である。図２に示すように、各接続領域３８は、各トレンチ２２と平行に（すなわち、ｙ方向に）延びている。各接続領域３８は、各トレンチ２２に直交する方向に間隔を空けて配列されている。各接続領域３８は、上から見たときに、２つのトレンチ２２の間の範囲に配置されている。図３に示すように、各接続領域３８は、ボディ領域３２と底部領域３６とを接続している。接続領域３８は、周辺領域６４内にも配置されている。
上述したように、各底部領域３６は、各接続領域３８を介してボディ領域３２に接続されている。このため、各底部領域３６は、接続領域３８、ボディ領域３２、及びコンタクト領域３１を介して、上部電極７０に接続されている。したがって、各底部領域３６の電位は、上部電極７０の電位と略等しい。
図１に示すように、素子領域６２は、２つの外側部６２ａと中央部６２ｂを有している。外側部６２ａは、ｘ方向における素子領域６２の両端部に位置している。図２～４では、ｘ方向における素子領域６２の一方の端部のみを図示しているが、ｘ方向における素子領域６２の他方の端部にも外側部６２ａが位置している。中央部６２ｂは、２つの外側部６２ａの間に配置されている。
図３に示すように、中央部６２ｂでは、接続領域３８が複数のトレンチ２２の間の範囲のそれぞれに設けられている。すなわち、中央部６２ｂでは、接続領域３８とトレンチ２２が、ｘ方向に沿って交互に配置されている。一方、外側部６２ａでは、２つのトレンチ２２の間の範囲には、接続領域３８が設けられていない。周辺領域６４内には、中央部６２ｂと同じ間隔で接続領域３８が設けられている。したがって、外側部６２ａにおける接続領域３８の間隔ｄ１が、中央部６２ｂにおける接続領域３８の間隔ｄ２よりも広くなっている。図示していないが、他方の外側部６２ａにおいても、同様に接続領域３８の間隔が広くなっている。２つの隣接するトレンチ２２の間隔は、外側部６２ａ及び中央部６２ｂにおいて略等しい。
半導体装置１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、半導体装置１０がオンする。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、半導体装置１０がオフする。
半導体装置１０がオフしている状態では、下部電極７２の電位が上部電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４は、下部電極７２に近い電位を有する。また、上述したように、底部領域３６は、上部電極７０と略等しい電位を有する。このため、ドリフト領域３４と底部領域３６の界面のｐｎ接合に高い逆電圧が印加される。したがって、各底部領域３６からドリフト領域３４内に、空乏層が広範囲に広がる。これにより、トレンチ２２の下端近傍での電界集中が抑制され、半導体装置１０の耐圧が確保される。また、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。このため、接続領域３８からも、ドリフト領域３４内に空乏層が広がる。
半導体装置１０がオンするときには、上部電極７０からコンタクト領域３１、ボディ領域３２、及び接続領域３８を介して、各底部領域３６にホールが供給される。これにより、接続領域３８及び底部領域３６からドリフト領域３４内に広がっていた空乏層が収縮する。ホールが接続領域３８及び底部領域３６に供給されるまでの間は、接続領域３８及び底部領域３６からドリフト領域３４内に空乏層が広がっている。このため、半導体装置１０がオンした直後は、当該空乏層により主電流の経路が制限される。しかしながら、本実施例では、素子領域６２の外側部６２ａにおいて、接続領域３８の間隔ｄ１が広くなっている。このため、外側部６２ａではドリフト領域３４内に空乏化されない範囲が比較的広く存在し、半導体装置１０がオンした直後も、ドリフト領域３４の広範囲（特に、トレンチ２２間に位置するドリフト領域３４）を主電流の経路として利用することができる。このため、本実施例の半導体装置１０では、素子領域６２全体としてのオン抵抗を低減することができる。
ここで、半導体基板１２の内部には、ｐ型のコンタクト領域３１及びボディ領域３２と、ｎ型のドリフト領域３４及びドレイン領域３５によって、寄生的にｐｎダイオード（以下、ボディダイオードという。）が形成されている。半導体装置１０の動作において、上部電極７０に下部電極７２よりも高い電位が印加される場合がある。上部電極７０が下部電極７２よりも高電位（順方向バイアス）になると、ボディダイオードがオンする。すなわち、上部電極７０から、コンタクト領域３１及びボディ領域３２を介して、ドリフト領域３４内にホールが流入する。
その後、下部電極７２が上部電極７０よりも高電位（逆方向バイアス）に切り替わると、ボディダイオードがオフする過程で、ドリフト領域３４内に蓄積されていたホールが、ボディ領域３２及びコンタクト領域３１を介して、上部電極７０に流れる。すなわち、リカバリ電流が流れる。半導体装置１０では、ドリフト領域３４の内部に、接続領域３８を介してボディ領域３２に接続されている複数の底部領域３６が設けられている。このため、逆方向バイアス時には、ドリフト領域３４内に蓄積されたホールがドリフト領域３４から底部領域３６に流入し易く、大部分のホールが底部領域３６及び接続領域３８を介してボディ領域３２に流れる。
本実施例では、素子領域６２の中央部６２ｂにおける接続領域３８の間隔ｄ２が狭い。すなわち、中央部６２ｂでは、接続領域３８が密に配置されている。このため、ホールが底部領域３６からボディ領域３２に流れる経路が多く、ホールが素早く上部電極７０に排出される。したがって、中央部６２ｂで生じるスイッチング損失は小さく、中央部６２ｂの温度上昇が抑制される。一方、素子領域６２の外側部６２ａにおける接続領域３８の間隔ｄ１は広い。このため、ホールが底部領域３６からボディ領域３２に流れる経路が少ない。しかしながら、外側部６２ａは周辺領域６４に隣接している。周辺領域６４にはコンタクト領域３１が存在しないので、順方向バイアス時に周辺領域６４のドリフト領域３４内にホールが蓄積し難い。このため、外側部６２ａでは、中央部６２ｂと比較して、順方向バイアス時にドリフト領域３４内に蓄積されるホールの密度が低い。したがって、外側部６２ａにおけるリカバリ電流は小さく、外側部６２ａにおける接続領域３８の間隔ｄ１が広くても、各接続領域３８に流れるリカバリ電流の密度はそれほど高くならない。このため、外側部６２ａで生じるスイッチング損失は小さく、外側部６２ａの温度上昇が抑制される。このように、本実施例では、リカバリ電流が流れるときに素子領域６２全体における温度上昇が抑制され、スイッチング損失が抑制される。
なお、上述したように、半導体装置１０がオフすると、ボディ領域３２、接続領域３８、及び底部領域３６からドリフト領域３４に空乏層が広がる。これにより、ドリフト領域３４の略全域が空乏化される。半導体素子１０がオフしている状態で下部電極７２に高電圧が印加されると、ドリフト領域３４から底部領域３６、接続領域３８、ボディ領域３２及びコンタクト領域３１を介して上部電極７０へアバランシェ電流が流れる。中央部６２ｂでは、接続領域３８の間隔が狭いので、各接続領域３８に流れるアバランシェ電流の密度が低くなる。これによって、中央部６２ｂの温度上昇が抑制される。また、外側部６２ａでは、接続領域３８の間隔が広いので、各接続領域３８に流れるアバランシェ電流の密度が高くなる。しかしながら、外側部６２ａは外周部６４に隣接しているので、外周部６２ａは高い放熱性を有する。したがって、外側部６２ａの温度上昇が抑制される。このように、アバランシェ電流が流れるときに、中央部６２ｂと外側部６２ａのそれぞれの温度上昇が抑制される。このように、本実施例では、アバランシェ電流が流れるときに素子領域６２全体における温度上昇が抑制される。したがって、半導体装置１０は高いアバランシェ耐量を有する。
また、半導体装置１０の動作時には、半導体基板１２が発熱するが、素子領域６２の外側部６２ａは、中央部６２ｂと比較して熱が逃げ易い。また、外側部６２ａは、主電流が流れない周辺領域６４に隣接している。このため、外側部６２ａは中央部６２ｂと比較して昇温し難く、外側部６２ａの温度は、中央部６２ｂの温度よりも低い。したがって、外側部６２ａにおいて仮に温度が上昇しても、その影響は小さい。以上のように、この半導体装置１０では、オン抵抗を低減しながら、スイッチング損失の増大やアバランシェ耐量の低下を抑制することができる。
また、本実施例では、底部領域３６が延びる方向（ｘ方向）と接続領域３８が延びる方向（ｙ方向）とが交差するため、例えば、底部領域３６と接続領域３８とが平行に延びている構成と比較して、底部領域３６と接続領域３８とをより確実に繋ぐことができる。
（実施例２）
実施例２の半導体装置１００では、実施例１と比較して、接続領域３８の構成が異なっている。実施例２では、外側部６２ａにおける接続領域３８の間隔が、素子領域６２の端部に向かうにつれて広くなっている。図５に示すように、本実施例では、外側部６２ａに９つのトレンチ２２が配置されている。また、外側部６２ａに４つの接続領域３８が配置されている。実施例２では、実施例１よりもｘ方向における外側部６２ａの幅が広い。以下では、便宜的に、最も外側に配置されている（すなわち、最も周辺領域６４に近接している）接続領域３８から中央部６２ｂ側に向かって順に、接続領域３８ａ、３８ｂ、３８ｃ、３８ｄと称して説明する。図５に示すように、接続領域３８ａと接続領域３８ｂの間隔ｄ３は、接続領域３８ｂと接続領域３８ｃの間隔ｄ４よりも広い。間隔ｄ４は、接続領域３８ｃと接続領域３８ｄの間隔ｄ５よりも広い。また、間隔ｄ３、ｄ４、ｄ５は、中央部６２ｂにおける接続領域３８の間隔ｄ６よりも広い。
接続領域３８ａと接続領域３８ｂの間には４つのトレンチ２２が配置されており、接続領域３８ｂと接続領域３８ｃの間には、３つのトレンチ２２が配置されており、接続領域３８ｃと接続領域３８ｄの間には、２つのトレンチ２２が配置されている。２つの隣接するトレンチ２２の間隔は、外側部６２ａ及び中央部６２ｂにおいて略等しい。
ボディダイオードへ順方向バイアスの電圧を印加したときにドリフト領域３４内に蓄積するホールの量は、素子領域６２の端部に向かうにつれて少なくなる。実施例２の半導体装置１００では、外側部６２ａにおいて、中央部６２ｂから周辺領域６４に向かって、段階的に接続領域３８の間隔が広くなっている。実施例２では、実施例１よりも接続領域３８が疎に配置されているため、オン抵抗をより低減することができる。また、ドリフト領域３４内に蓄積するホールの量の分布に応じて接続領域３８の間隔ｄ３～ｄ５が調節されているため、スイッチング損失を効率良く低減することができる。
（実施例３）
実施例３の半導体装置２００では、実施例１と比較して、外側部６２ａにｐ型の複数の接続補助領域３９がさらに設けられている点が異なっている。図６及び図７に示すように、各接続補助領域３９は、外側部６２ａにおいて、２つのトレンチ２２の間の範囲に配置されている。図６に示すように、接続補助領域３９は、ｙ方向に間隔を空けて配置されている。図７に示すように、各接続補助領域３９は、ボディ領域３２と底部領域３６とを接続している。図８に示すように、接続補助領域３９は、底部領域３６が設けられていない断面には配置されていない。
実施例３では、外側部６２ａにおいて、ボディダイオードへ逆方向バイアスの電圧が印加されたときに、接続領域３８に加えて、底部領域３６から接続補助領域３９を介してボディ領域３２にホールが流れる。実施例３では、実施例１よりもホールが多くの経路に分岐して流れることができるため、スイッチング損失をより低減することができる。また、接続補助領域３９は、ｙ方向に間隔を空けて配置されている。具体的には、図８及び図９に示す通り、接続補助領域３９は、底部領域３６の直上の範囲のみに配置されている。このため、半導体装置２００がオフしている状態では、接続補助領域３９からドリフト領域３４に伸びる空乏層は、ドリフト領域３４内の広範囲には広がらない。したがって、接続補助領域３９が存在しても、半導体装置２００がオンするときに主電流の経路が制限され難い。また、接続補助領域３９は、半導体装置２００がオンしたときに、主電流の経路として機能しない底部領域３６の直上の範囲のみに配置されている。したがって、接続補助領域３９が存在しても、オン抵抗はほとんど増大しない。以上のように、実施例３の半導体装置２００では、オン抵抗の増大を抑制しつつ、スイッチング損失をより低減することができる。
（実施例４）
実施例４の半導体装置３００では、実施例１と比較して、外側部６２ａにおけるトレンチ２２の間隔が異なっている。図９に示すように、実施例４では、外側部６２ａにおいて、２つの接続領域３８の間の範囲に３つのトレンチ２２が配置されている。外側部６２ａにおけるトレンチ２２の間隔Ｄ１が、中央部６２ｂにおけるトレンチ２２の間隔Ｄ２よりも狭い。図１０に示すように、外側部６２ａにおける２つの隣接するトレンチ２２の間の半導体領域には、ソース領域３０、コンタクト領域３１、ボディ領域３２、及びドリフト領域３４がそれぞれ設けられている。
実施例４では、外側部６２ａにおけるトレンチ２２の間隔Ｄ１が狭い（すなわち、トレンチ２２が密に配置されている）ので、実施例１よりも外側部６２ａのチャネル密度が高い。したがって、実施例４では、チャネル抵抗（すなわち、オン抵抗）をより低減することができる。なお、本実施例においても、外側部６２ａの接続領域３８の間隔が、中央部６２ｂの接続領域３８の間隔より広いため、外側部６２ａでは主電流の経路が制限され難い。このため、外側部６２ａにおいてトレンチ２２の間隔Ｄ１を狭くしても、接続領域３８の存在に起因するオン抵抗はほとんど増大しない。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。以下に、上述した実施例の変形例を説明する。
（変形例）
上述した各実施例では、接続領域３８が、トレンチ２２の間の範囲に配置されていた。すなわち、接続領域３８が、トレンチ２２から間隔を空けて配置されていた。しかしながら、例えば、図１１に示すように、接続領域３８がトレンチ２２の側面に接する位置に配置されてもよい。接続領域３８は、ボディ領域３２の下側でトレンチ２２内のゲート絶縁膜２４に接してもよい。接続領域３８は、トレンチ２２の側面に沿ってｙ方向に延びていてもよい。また、本変形例では、コンタクト領域３１がトレンチ２２の側面に接する位置に配置されてもよい。コンタクト領域３１は、トレンチ２２の側面においてトレンチ２２内のゲート絶縁膜２４に接してもよい。
また、上述した実施例では、底部領域３６がトレンチ２２に直交する方向に延びていたが、図１２に示すように、底部領域３６は、トレンチ２２に対して平行（ｙ方向）に延びていてもよい。底部領域３６は、トレンチ２２の底面から間隔を空けてトレンチの底面に沿って延びてもよい。底部領域３６は、トレンチ２２に直交する方向（ｘ方向）に間隔を空けて配置されてもよい。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０、１００、２００、３００：半導体装置
１２：半導体基板
１２ａ：上面
１２ｂ：下面
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
３０：ソース領域
３１：コンタクト領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
３９：接続補助領域
６２：素子領域
６２ａ：外側部
６２ｂ：中央部
６４：周辺領域

Claims (5)

  1. 素子領域（６２）と前記素子領域の周囲に配置された周辺領域（６４）を有する半導体基板（１２）と、
    前記半導体基板の上面（１２ａ）に設けられており、それぞれが前記上面において第１方向に延びており、前記上面において前記第１方向に直交する第２方向に間隔を空けて配列されている、複数のトレンチ（２２）と、
    前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、
    前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）、
    を備えており、
    前記素子領域が、
    前記半導体基板の上面に露出しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
    前記半導体基板の上面に露出しているｐ型のコンタクト領域（３１）と、
    前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記コンタクト領域に接しているｐ型のボディ領域（３２）と、
    前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、
    前記トレンチの底面から間隔を空けて前記トレンチの下部に配置されており、周囲が前記ドリフト領域に囲まれているｐ型の底部領域（３６）と、
    それぞれが前記ボディ領域と前記底部領域とを接続しており、それぞれが前記第１方向に延びており、前記第２方向に間隔を空けて配列されているｐ型の複数の接続領域（３８）と、
    を備えており、
    前記素子領域が、前記第２方向における前記素子領域の両端部に位置する外側部（６２ａ）と、前記外側部の間に配置された中央部（６２ｂ）を有し、
    前記外側部における前記接続領域の前記第２方向の間隔が、前記中央部における前記接続領域の前記第２方向の間隔よりも広い、
    半導体装置（１０、１００、２００、３００）。
  2. 前記外側部における前記接続領域の前記第２方向の間隔が、前記素子領域の前記端部に向かうにつれて広くなっている、請求項１に記載の半導体装置。
  3. 前記底部領域は、前記第２方向に延びており、前記第１方向に間隔を空けて配列されている、請求項１または２に記載の半導体装置。
  4. 前記外側部が、それぞれが前記ボディ領域と前記底部領域とを接続しており、前記第１方向に間隔を空けて配置されている、ｐ型の複数の接続補助領域（３９）をさらに有している、請求項３に記載の半導体装置。
  5. 前記外側部における前記トレンチの前記第２方向の間隔が、前記中央部における前記トレンチの前記第２方向の間隔よりも狭い、請求項１～４のいずれか一項に記載の半導体装置。
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