JP2020027950A - クロック周波数監視装置、及びクロック周波数監視方法 - Google Patents
クロック周波数監視装置、及びクロック周波数監視方法 Download PDFInfo
- Publication number
- JP2020027950A JP2020027950A JP2018150005A JP2018150005A JP2020027950A JP 2020027950 A JP2020027950 A JP 2020027950A JP 2018150005 A JP2018150005 A JP 2018150005A JP 2018150005 A JP2018150005 A JP 2018150005A JP 2020027950 A JP2020027950 A JP 2020027950A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency
- phase
- synchronous
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
- G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
- H04J3/0641—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
- H04J3/0658—Clock or time synchronisation among packet nodes
Abstract
Description
図1は、本発明の第1実施形態であるクロック周波数監視装置が使用されるクロック網の構成図である。
イーサネット(登録商標)は非同期方式であるので、送信側と受信側で周波数偏差が発生する。イーサネット上でクロックを伝送するためには,各装置内部の発振周波数をクロック信号に同期させる必要がある。このため、マスタクロック供給装置3と、周波数監視装置としての複数のクロック供給装置4a,4b,5a,5b,5c,5d,1a,1b,1c,1d,1e,1f,1g,1hとは、シンクロナスイーサネット(SyncE)技術を採用している。
クロック周波数監視装置としてのクロック供給装置1aは、複数の周波数受信部(REC(Receiver))21a,21bと、PLL(Phase Looked Loop)発振回路10aと、判定部19と、複数の周波数配信部(DIS(Distribution))22a,22bとを備えて構成される。周波数受信部21a,21bは、物理層を介してクロックを受信する。なお、周波数受信部21aは、選択系クロックパスのクロックを受信し、周波数受信部21bは、予備系クロックパスのクロックを受信する。周波数配信部22a,22bは、PLL発振回路10aが再生した再生クロック20a,20bをクロック供給対象装置2a,2b,2c,2e,2f,2g,2h(図1)に分配する。
ループバック発振器14aは、D/A変換器15と、電圧制御発振器16と、分周器17aとを備えて構成される。
D/A変換器15は、CPU13が出力する制御値18cのデジタル信号をアナログ信号に変換する。電圧制御発振器16は、制御値18cのアナログ信号に対応する周波数のクロック(同期クロック18e)を生成する。なお、電圧制御発振器16は、LC共振回路や水晶に、例えば、可変容量ダイオードを付加して構成される。分周器17aは、同期クロック18eを(1/N(例えば、N=99))に分周して、再生クロック20a,20bを生成する。なお、ループバック発振器14aは、デジタル信号を用いて、周波数可変可能なルビジウム発振器であっても構わない。
前記第1実施形態では、選択系クロックを再生させるときの制御値18cを観測することにより、選択系クロックの正常/異常を判定したが、選択系クロックの同期クロック18eと、予備系クロックとの位相差を低域濾波(LPF)演算した制御値18cの推移を観測することにより、予備系クロックの正常/異常を判定することができる。
クロック周波数監視装置としてのクロック供給装置1bは、前記第1実施形態で説明した複数の周波数受信部21a,21bと、PLL発振回路10aと、複数の周波数配信部22a,22bとに加えて、周波数監視部30を備えている。
クロック周波数監視装置としてのクロック供給装置1bは、自身を特定する制御ID、制御値変動データ37と、制御値異常閾値38とをネットワークオペレーションシステム7に送信する(S11)。ネットワークオペレーションシステム7は、これらのデータを受信し(S12)、制御値変動データ37の制御値37aを温度37bで分類して、制御値37aの分布幅を温度37b毎に決定する(S13)。ネットワークオペレーションシステム7は、決定された制御値37aの分布幅をノイズの影響と見なし、ノイズの影響を除去した制御値を温度37b毎に特定する(S14)。ネットワークオペレーションシステム7は、このノイズの影響を除去した制御値37aの上限値及び下限値を制御値異常閾値38としてクロック供給装置1bに送信する(S15)。クロック供給装置1bは、記憶部34の制御値異常閾値38を更新する(S16)。そして、クロック供給装置1bは、逐次測定した制御値37aが制御値異常閾値38から外れたら、クロック周波数の異常とみなし、警報をネットワークオペレーションシステム7に送信する(S17)。ネットワークオペレーションシステム7は、警報を受信し(S18)、作業者に報知する。
前記第1,2実施形態のクロック供給装置1a,1bと比較する比較例は、GPSやセシウム発振器6を用いて、予備系クロックの周波数を監視するものである。例えば、クロック供給装置1h(図1)は、GPSやセシウム発振器6を設けている。これによれば、周波数を監視する周波数品質管理部は、リファレンス用のGPS信号や周波数安定度の高い高価なセシウム発振器6が必要になる。
クロック供給装置1a,1bは、ループバック発振器14aが生成した同期クロック18eを位相差検出部12に帰還させたが、同期クロック18eを分周させてから位相差検出部12に帰還させることもできる。
クロック周波数監視装置としてのクロック供給装置1cは、第1実施形態のクロック供給装置1a(図2),1b(図6)と同様に、複数の周波数受信部21a,21bと、PLL発振回路10bと、複数の周波数配信部22a,22bとを備えて構成される。PLL発振回路10bは、PLL発振回路10bは、セレクタ11と、位相差検出部12と、CPU(Central Processing Unit)13と、ループバック発振器14bと、分周器17bとを備えて構成される。また、ループバック発振器14bは、分周器17a(図3)を有しておらず、電圧制御発振器16(図3)が生成した同期クロック18eを再生クロック20a,20bとして出力する。
本発明は前記した実施形態に限定されるものではなく、例えば、以下のような種々の変形が可能である。
前記第2実施形態の位相差検出部32(図6)では、同期クロック18eと、位相差補正部35の出力クロックとの位相差を出力した。図9に示すように、位相差補正部35を用いて、同期クロック18eの位相を補正したクロックを生成し、位相差検出部12を用いて、該同期クロック18eの位相を補正したクロックと、予備系パスの入力クロックとの位相差を生成しても構わない。
2a,2b,2c,2h クロック供給対象装置
3 マスタクロック供給装置
4a,4b クロック供給装置(クロック周波数監視装置)
5a,5b,5c,5d クロック供給装置(クロック周波数監視装置)
6 セシウム発振器
7 ネットワークオペレーションシステム
10a,10b PLL発振回路
12 位相差検出部(位相比較器)
13 CPU(低域濾波フィルタ、LPF)
14a,14b ループバック発振器
16 電圧制御発振器
17a,17b 分周器
18a 入力クロック
18b 位相比較信号
18c 制御値(出力信号)
19 判定部
21a,21b 周波数受信部
22a,22b 周波数配信部
30 周波数監視部
33 CPU
37 制御値変動データ
37a 制御値
38 制御値異常閾値
100 クロック網
Claims (6)
- 第1入力クロックに同期した同期クロックを再生すると共に、該第1入力クロックに周波数同期すべき第2入力クロックの周波数を監視するクロック周波数監視装置であって、
前記同期クロック又は該同期クロックを分周した第1分周クロックの位相と前記第1入力クロックの位相とを比較する第1位相比較器と、
前記第1位相比較器の出力信号を低域濾波する第1フィルタと、
前記第1フィルタの出力信号に対応する周波数の前記同期クロックを生成する発振器と、
前記同期クロック又は前記第1分周クロックの位相と前記第2入力クロックの位相とを比較する第2位相比較器と、
前記第2位相比較器の出力信号を低域濾波する第2フィルタと、
前記第2フィルタの出力信号の変動幅が所定範囲以上になったときに、前記第2入力クロックの周波数異常と判定する判定部と、
を備えることを特徴とするクロック周波数監視装置。 - 請求項1に記載のクロック周波数監視装置であって、
前記所定範囲は、自装置の温度によって変化させられる
ことを特徴とするクロック周波数監視装置。 - 入力クロックの周波数を監視するクロック周波数監視装置であって、
前記入力クロックに位相同期した同期クロック又は該同期クロックを分周した第1分周クロックの位相と前記入力クロックの位相とを比較する位相比較器と、
前記位相比較器の出力信号を低域濾波するフィルタと、
前記フィルタの出力信号に対応する周波数の前記同期クロックを生成する発振器と、
前記フィルタの出力信号の変動幅が所定範囲以上になったときに前記入力クロックの周波数異常と判定する判定部と、
を備えることを特徴とするクロック周波数監視装置。 - 請求項1乃至請求項3の何れか一項に記載のクロック周波数監視装置であって、
前記同期クロック又は該同期クロックを分周した第2分周クロックを配信する配信部をさらに備える
ことを特徴とするクロック周波数監視装置。 - 第1入力クロックに同期した同期クロックを再生すると共に、該第1入力クロックに周波数同期すべき第2入力クロックの周波数を監視するクロック周波数監視装置が実行するクロック周波数監視方法であって、
前記同期クロック又は該同期クロックを分周した第1分周クロックの位相と前記第1入力クロックの位相とを比較する第1位相比較ステップと、
前記第1位相比較ステップの出力信号を低域濾波する第1フィルタステップと、
前記第1フィルタステップで演算した第1低域濾波信号に対応する周波数の前記同期クロックを発振器に生成させる発振ステップと、
前記同期クロック又は前記第1分周クロックの位相と前記第2入力クロックの位相とを比較する第2位相比較ステップと、
前記第2位相比較ステップの出力信号を低域濾波演算する第2フィルタステップと、
前記第2フィルタステップで演算した第2低域濾波信号の変動幅が所定範囲以上になったときに、前記第2入力クロックの周波数異常と判定する判定ステップと、
を備えることを特徴とするクロック周波数監視方法。 - 入力クロックの周波数を監視するクロック周波数監視装置が実行するクロック周波数監視方法であって、
前記入力クロックに位相同期した同期クロック又は該同期クロックを分周した第1分周クロックの位相と前記入力クロックの位相とを比較する位相比較ステップと、
前記位相比較ステップの出力信号を低域濾波するフィルタステップと、
前記フィルタステップで演算した低域濾波信号に対応する周波数の前記同期クロックを発振器に生成させる発振ステップと、
前記低域濾波信号の変動幅が所定範囲以上になったときに前記入力クロックの周波数異常と判定する判定ステップと、
を備えることを特徴とするクロック周波数監視方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018150005A JP7155733B2 (ja) | 2018-08-09 | 2018-08-09 | クロック周波数監視装置、及びクロック周波数監視方法 |
US17/267,161 US11815552B2 (en) | 2018-08-09 | 2019-07-16 | Clock frequency monitoring device and clock frequency monitoring method |
PCT/JP2019/027839 WO2020031623A1 (ja) | 2018-08-09 | 2019-07-16 | クロック周波数監視装置、及びクロック周波数監視方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018150005A JP7155733B2 (ja) | 2018-08-09 | 2018-08-09 | クロック周波数監視装置、及びクロック周波数監視方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020027950A true JP2020027950A (ja) | 2020-02-20 |
JP7155733B2 JP7155733B2 (ja) | 2022-10-19 |
Family
ID=69413448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018150005A Active JP7155733B2 (ja) | 2018-08-09 | 2018-08-09 | クロック周波数監視装置、及びクロック周波数監視方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11815552B2 (ja) |
JP (1) | JP7155733B2 (ja) |
WO (1) | WO2020031623A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022123675A1 (ja) * | 2020-12-09 | 2022-06-16 | 日本電信電話株式会社 | 光周波数品質測定装置及び光周波数品質測定方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023275977A1 (ja) * | 2021-06-29 | 2023-01-05 | 日本電信電話株式会社 | 位相処理装置、クロック供給システム、位相処理方法、および、位相処理プログラム |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0211022A (ja) * | 1988-06-29 | 1990-01-16 | Toshiba Corp | Pll回路 |
JPH06104882A (ja) * | 1992-09-22 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 網同期クロック供給装置 |
JPH10163863A (ja) * | 1996-12-02 | 1998-06-19 | Fujitsu Ltd | 位相同期ループ回路の監視回路 |
JPH1132384A (ja) * | 1997-07-11 | 1999-02-02 | Nippon Telegr & Teleph Corp <Ntt> | クロック供給装置 |
JP2008153910A (ja) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | システムクロック供給装置及び基準発振器の周波数ずれ判定方法 |
JP2010288261A (ja) * | 2009-05-15 | 2010-12-24 | Nec Saitama Ltd | クロック供給システム |
JP2015144348A (ja) * | 2014-01-31 | 2015-08-06 | 富士通テレコムネットワークス株式会社 | クロック供給装置 |
JP2016019046A (ja) * | 2014-07-04 | 2016-02-01 | 日本電気通信システム株式会社 | 網同期装置、網同期システム、網同期方法、及び、プログラム |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5940694U (ja) | 1982-09-09 | 1984-03-15 | 松下電器産業株式会社 | 分離形空気調和機の接続配管装置 |
WO2008001811A1 (en) * | 2006-06-29 | 2008-01-03 | Nippon Telegraph And Telephone Corporation | Cdr circuit |
JP5940694B1 (ja) | 2015-02-16 | 2016-06-29 | 日本電信電話株式会社 | 周波数同期方法および周波数同期装置 |
-
2018
- 2018-08-09 JP JP2018150005A patent/JP7155733B2/ja active Active
-
2019
- 2019-07-16 US US17/267,161 patent/US11815552B2/en active Active
- 2019-07-16 WO PCT/JP2019/027839 patent/WO2020031623A1/ja active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0211022A (ja) * | 1988-06-29 | 1990-01-16 | Toshiba Corp | Pll回路 |
JPH06104882A (ja) * | 1992-09-22 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 網同期クロック供給装置 |
JPH10163863A (ja) * | 1996-12-02 | 1998-06-19 | Fujitsu Ltd | 位相同期ループ回路の監視回路 |
JPH1132384A (ja) * | 1997-07-11 | 1999-02-02 | Nippon Telegr & Teleph Corp <Ntt> | クロック供給装置 |
JP2008153910A (ja) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | システムクロック供給装置及び基準発振器の周波数ずれ判定方法 |
JP2010288261A (ja) * | 2009-05-15 | 2010-12-24 | Nec Saitama Ltd | クロック供給システム |
JP2015144348A (ja) * | 2014-01-31 | 2015-08-06 | 富士通テレコムネットワークス株式会社 | クロック供給装置 |
JP2016019046A (ja) * | 2014-07-04 | 2016-02-01 | 日本電気通信システム株式会社 | 網同期装置、網同期システム、網同期方法、及び、プログラム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022123675A1 (ja) * | 2020-12-09 | 2022-06-16 | 日本電信電話株式会社 | 光周波数品質測定装置及び光周波数品質測定方法 |
Also Published As
Publication number | Publication date |
---|---|
JP7155733B2 (ja) | 2022-10-19 |
US11815552B2 (en) | 2023-11-14 |
US20210302499A1 (en) | 2021-09-30 |
WO2020031623A1 (ja) | 2020-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20070009390A (ko) | 타임 스탬프를 이용한 타임 동기 방법 및 장치 | |
JPH0267033A (ja) | 網同期システム | |
EP2528255B1 (en) | A method and a device for controlling frequency synchronization | |
WO2020031623A1 (ja) | クロック周波数監視装置、及びクロック周波数監視方法 | |
JP5688905B2 (ja) | 基準周波数発生装置 | |
US7242740B2 (en) | Digital phase-locked loop with master-slave modes | |
US9021291B2 (en) | Synchronous network | |
JP6133986B2 (ja) | システム・クロックを発生させるためのシステム、および温度勾配検出システム | |
WO2013023538A1 (zh) | 同步网络时钟的维护方法及装置 | |
JP5650072B2 (ja) | 周波数・時刻同期方法および周波数・時刻同期装置 | |
EP2509251B1 (en) | A method and a device for controlling frequency synchronization | |
CN106656392A (zh) | 一种时钟参考无缝切换的方法及装置 | |
JP5272210B2 (ja) | クロック供給装置 | |
JP2008035111A (ja) | 二重システム型基準周波数信号発生器 | |
JP6929995B1 (ja) | データ転送回路及び通信装置 | |
JP5270524B2 (ja) | クロック位相同期回路 | |
JP4036013B2 (ja) | 周波数監視回路、クロック供給装置、および周波数監視方法 | |
JP3034388B2 (ja) | 位相同期発振器 | |
US6081550A (en) | Method of testing clock paths and network elements for carrying out the method | |
JP2008252824A (ja) | ディジタルネットワークの網同期装置及びディジタルネットワークの局に設けられる網同期装置 | |
JP7345351B2 (ja) | 無線通信システム | |
JP2005252355A (ja) | クロック整形装置 | |
JP2004201119A (ja) | 中継伝送装置及び中継伝送方法及び中継伝送プログラム | |
JPH06327072A (ja) | ディジタル網同期方式 | |
JP2001345789A (ja) | 網同期装置用周波数監視回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220419 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220906 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220919 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7155733 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |