WO2013023538A1 - 同步网络时钟的维护方法及装置 - Google Patents

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WO2013023538A1
WO2013023538A1 PCT/CN2012/079739 CN2012079739W WO2013023538A1 WO 2013023538 A1 WO2013023538 A1 WO 2013023538A1 CN 2012079739 W CN2012079739 W CN 2012079739W WO 2013023538 A1 WO2013023538 A1 WO 2013023538A1
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clock
network
clock unit
unit
operating state
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PCT/CN2012/079739
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Inventor
温泰传
彭祥吉
Original Assignee
中兴通讯股份有限公司
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0647—Synchronisation among TDM nodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/14—Monitoring arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/10—Active monitoring, e.g. heartbeat, ping or trace-route

Definitions

  • the present invention relates to the field of communications, and in particular to a method and apparatus for maintaining a synchronous network clock.
  • BACKGROUND In a network that needs to be synchronized, such as: Synchronous Digital Hierarchy (referred to as
  • CN1838586 A method and device for realizing clock master/slave switching without error code, and describing a method for realizing switching of two clock units to reduce the influence on an output clock and a public number CN101183928, a clock switching method, a clock switching unit, a clock device and a system A processing method of switching by the switching of the first and second clock units is also described.
  • Publication No. CN101145800 a method and apparatus for improving reliable switching of a clock board, wherein the ready state of the clock unit is used to indicate whether the clock is normal.
  • the ready state cannot identify whether the clock unit is in an asymptotically degraded state.
  • the clock unit is mainly composed of a phase locked loop.
  • 1 is a schematic diagram showing the structure of an analog phase locked loop according to the related art.
  • the phase-locked loop is composed of a phase detector (PD), a loop filter (Loop Filters, LF for short), and a Voltage-Controlled Oscillators (VC0).
  • 2 is a schematic diagram showing the structure of a digital phase locked loop according to the related art.
  • the phase-locked loop is composed of PD, LF, and digitally controlled oscillator DC0. The operation principle of the phase locked loop will be described below by taking FIG. 1 as an example.
  • the details are as follows: Calculate the difference between the input clock signal and the output clock signal of VC0, adjust the control voltage of VC0 through filtering, and make the output clock signal track the input clock signal.
  • the whole process is an automatic control process with negative feedback.
  • the voltage-controlled oscillator of the clock unit is not continuously stable, and it itself will be based on its physical characteristics (such as temperature, time of use, etc.). Degraded, when the running time is long enough or the working environment changes (such as the power supply voltage), the phase-locked loop will not be able to track the input clock signal, causing service damage to the device using the clock unit to output the clock signal.
  • the present invention provides a method and apparatus for maintaining a synchronous network clock to at least solve the problem in the related art that when a phase-locked loop of a clock unit has a problem, it cannot be confirmed whether it is caused by an input clock signal or caused by a clock unit. problem.
  • a method of maintaining a synchronous network clock is provided.
  • the method for maintaining a synchronous network clock includes: periodically transmitting a query request to a clock unit of all devices in the network; receiving operational state data from each clock unit; and sequentially determining whether the clock unit is abnormal according to the received operational state data.
  • the operating state data includes: a current operating state of the phase locked loop of the clock unit and a continuous running time of the current operating state; an overall operating state of the clock unit; a clock reference source source information; and a clock unit clock performance Evaluation results.
  • Determining whether the clock unit has an abnormality according to the received operating state data includes: establishing a network clock tracking relationship according to the pre-stored physical connection topology relationship of the device and the clock reference source source information; In the clock tracking relationship, it is sequentially determined whether an abnormality occurs in the clock unit according to the flow direction of the clock signal. After determining whether the clock unit has an abnormality in sequence, the method further includes: when determining that there is a clock unit in the network where the abnormality occurs, stopping the abnormality determination and issuing an alarm. After sequentially determining whether the clock unit has an abnormality, the method further includes: outputting a determination result. According to another aspect of the present invention, a maintenance apparatus for synchronizing a network clock is provided.
  • the maintenance device for a synchronous network clock includes: a transmitting module configured to periodically send a query request to a clock unit of all devices in the network; and a receiving module configured to operate from each of the clock units The status data; the determining module is configured to sequentially determine whether the clock unit is abnormal according to the received operating state data.
  • the operating state data includes: a current operating state of the phase locked loop of the clock unit and a continuous running time of the current operating state; an overall operating state of the clock unit; a clock reference source source information; and a clock unit clock performance Evaluation results.
  • the determining module includes: an establishing unit, configured to establish a network clock tracking relationship according to the pre-stored physical connection topology relationship and the clock reference source source information; and the determining unit is configured to be in accordance with the flow direction of the clock signal in the network clock tracking relationship It is sequentially determined whether an abnormality has occurred in the clock unit.
  • the device further includes: an alarm module, configured to stop the abnormality determination and issue an alarm when determining that there is a clock unit in the network where an abnormality occurs.
  • the above apparatus further includes: an output module configured to output a judgment result.
  • the timing request is sent to the clock unit of all devices in the network; the operating state data from each clock unit is received; the clock unit is sequentially determined according to the received running state data, and the clock is solved in the related art.
  • an abnormality occurs in the phase-locked loop of the unit, it is impossible to confirm whether it is caused by the input clock signal or the problem caused by the clock unit, thereby achieving the ability to effectively monitor the clock performance of the clock unit of all devices in the network, and degrade it.
  • the network maintenance personnel can be notified to process; at the same time, the invention is simple to implement, and only uses the existing input clock signal to detect the clock performance of the clock unit without adding additional devices, effectively enhancing the synchronous network. Clock maintenance effect.
  • FIG. 1 is a schematic structural diagram of an analog phase locked loop according to the related art
  • FIG. 2 is a schematic diagram of a digital phase locked loop structure according to the related art
  • FIG. 3 is a flowchart of a method for maintaining a synchronous network clock according to an embodiment of the present invention
  • 4 is a schematic diagram of a network physical link topology relationship according to an embodiment of the present invention
  • FIG. 5 is a schematic diagram of a network clock tracking relationship according to an embodiment of the present invention
  • 6 is a maintenance device for synchronizing a network clock according to an embodiment of the present invention
  • FIG. 7 is a maintenance device for synchronizing a network clock according to a preferred embodiment of the present invention
  • FIG. 8 is a maintenance device for synchronizing a network clock according to a preferred embodiment of the present invention.
  • Step S302 Timing to send a query request to a clock unit of all devices in the network
  • Step S304 Receive running status data from each clock unit
  • Step S306 According to the received running status The data sequentially determines whether an abnormality has occurred in the clock unit.
  • Step S306 According to the received running status The data sequentially determines whether an abnormality has occurred in the clock unit.
  • timing is used to send a query request to clock units of all devices in the network; receiving operating state data from each clock unit; and sequentially determining whether the clock unit is based on the received operating state data
  • the operating state data in step S304 and step S306 may include, but is not limited to: (1) a current operating state of a phase locked loop of the clock unit: a self-oscillation state, a locked state, a hold state, Capture state, etc., which indicates the phase locked loop operating state of the current clock unit, indicating the relationship between the local clock and the input clock; (2) Continuous running time of the current running state: In the capturing state, if the time continues to be too long, it indicates that there may be a problem with the local clock;
  • Clock reference source source information indicates from which clock interface the input clock enters the device, Through the physical link of the interface, it can be determined that the input clock of the device is from another specific device;
  • the reference clock generally uses the Building Integration Timing System (BITS) source, and its performance satisfies at least the slave clock timing requirement for the synchronous network node clock (ITU-T G. 812), while the clock unit clock, whose performance meets the applicable slave clock timing characteristics (ITU-T G.813) for synchronous digital system equipment operation, is one level lower than the reference clock.
  • the reference clock input to the network is always trusted and normal.
  • the phase-locked loop changes its output frequency through a voltage-controlled voltage-controlled oscillator (ie, an oscillator), and its output-frequency-voltage control curve of the voltage-controlled oscillator , can be measured before it is degraded.
  • the clock unit phase-locked loop When the input clock signal is normal, the clock unit phase-locked loop is locked, and the range of the oscillator's control voltage can be pre-calculated based on the output frequency-voltage control graph. When the oscillator degrades, the output frequency-voltage control graph will vary greatly, and under the same normal input clock signal, its control voltage will be abnormal. This information can be used to assess the degree of degradation of the oscillator. For the digital phase-locked loop, see Figure 2 above, the phase-locked loop is controlled by the numerically controlled oscillator.
  • DC0 Digital-controlled oscillators, abbreviated as DC0
  • a reference clock is required, typically from an oscillator on the clock unit.
  • the oscillator is degraded as the operating environment and time change. Therefore, the relative frequency offset of the reference clock supplied to DC0 is measured by the field programmable gate array FPGA with reference to the input clock, which can be used to evaluate the degree of deterioration of the oscillator.
  • Step 1 According to the pre-stored physical connection topology relationship of the device and the source of the clock reference source Information establishes a network clock tracking relationship; for example, it can be a tree structure relationship.
  • Step 2 In the network clock tracking relationship, whether the clock unit is abnormal according to the flow direction of the clock signal is sequentially determined (that is, whether the clock unit is abnormally analyzed from the root to the leaf in the tree structure).
  • FIG. 5 is a schematic diagram of a network clock tracking relationship according to an embodiment of the present invention. As shown in FIG. 5, the network device on the network management side establishes a network clock tracking relationship according to the physical connection topology relationship of the pre-stored device and the clock reference source source information.
  • the network clock tracking relationship diagram in terms of shape, is a tree structure, from the root to the leaf, in the network clock tracking relationship, according to the flow direction of the clock signal, it is sequentially determined whether the clock unit is abnormal.
  • BITS is a network reference reference clock providing device, and the arrow relationship in the figure indicates the flow direction of the clock signal, such as the arrow relationship of device #2 and device #0 indicating the input clock of the clock unit of device #2 Provided by device #0.
  • step S306 After determining whether the clock unit has an abnormality in step S306, the following processing may be further included: when it is determined that there is a clock unit in which abnormality occurs in the network, the abnormality determination is stopped, and the device that cannot synchronize with the network is alarmed. Prompt maintenance personnel, such as device #Q, cannot synchronize with the network.
  • the judgment result of analyzing each device in turn from the root to the leaf according to the above method is output to the maintenance personnel.
  • the judgment result of analyzing each device in turn from the root to the leaf is output to the maintenance personnel.
  • the maintenance device for the synchronous network clock of the present invention includes: a sending module 10, configured to periodically send a query request to a clock unit of all devices in the network; and the receiving module 20 is set to be operated from each clock unit.
  • the data determining unit 30 is configured to sequentially determine whether the clock unit is abnormal according to the received operating state data.
  • a sending module 10 configured to periodically send a query request to a clock unit of all devices in the network
  • the receiving module 20 is set to be operated from each clock unit.
  • the data determining unit 30 is configured to sequentially determine whether the clock unit is abnormal according to the received operating state data.
  • the sending module 10 periodically sends a query request to the clock units of all devices in the network; the receiving module 20 receives the operating state data from the respective clock units; and the determining module 30 receives the The running state data sequentially determines whether an abnormality occurs in the clock unit, and solves the problem in the related art that when the phase-locked loop of the clock unit is abnormal, it cannot be confirmed by the input clock signal or the problem caused by the clock unit, thereby achieving the Effectively monitor the clock performance status of the clock units of all devices in the network, and notify the network maintenance personnel to process before it deteriorates to the damaged service; meanwhile, the present invention is simple to implement, and only uses the existing input clock signal to detect the clock unit. The clock performance, without the need to add additional devices, effectively enhances the maintenance of the synchronized network clock.
  • the operating status data received by the receiving module 20 includes but is not limited to:
  • the current operating state of the phase-locked loop of the clock unit that is, the self-oscillation state, the lock state, the hold state, the capture state, etc., which indicates the phase-locked loop operating state of the current clock unit, indicating between the local clock and the input clock. Relationship; (2) Continuous running time of the current running state: In the capturing state, if the time continues to be too long, it indicates that there may be a problem with the local clock;
  • Clock reference source source information Indicates from which clock interface the input clock enters the device. Through the physical link of the interface, it can be determined that the input clock of the device is from another specific device;
  • the determining module 30 in the foregoing apparatus may further include: an establishing unit 300, configured to establish a network clock tracking relationship according to the pre-stored physical connection topology relationship and the clock reference source source information; the determining unit 302 is configured to In the network clock tracking relationship, it is sequentially determined whether an abnormality occurs in the clock unit according to the flow direction of the clock signal.
  • 8 is a maintenance apparatus for synchronizing a network clock in accordance with a preferred embodiment of the present invention. As shown in FIG. 8, the device further includes: an alarm module 40, connected to the determining module 30, configured to stop abnormality determination and issue an alarm when determining that there is a clock unit in the network where an abnormality occurs; as shown in FIG.
  • the device further includes: an output module 50, connected to the determination module 30, configured to output the determination result to the network maintenance personnel.
  • the computing device may be implemented by program code executable by the computing device, such that they may be stored in the storage device by the computing device and, in some cases, may be different from the order herein.
  • the steps shown or described are performed, or they are separately fabricated into individual integrated circuit modules, or a plurality of modules or steps are fabricated as a single integrated circuit module.
  • the invention is not limited to any specific combination of hardware and software.
  • the above is only the preferred embodiment of the present invention, and is not intended to limit the present invention, and various modifications and changes can be made to the present invention. Any modifications, equivalent substitutions, improvements, etc. made within the spirit and scope of the present invention are intended to be included within the scope of the present invention.

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Abstract

本发明公开了一种同步网络时钟的维护方法及装置，在上述方法中，定时向网络中所有设备的时钟单元发送查询请求；接收来自于各个时钟单元的运行状态数据；根据接收的运行状态数据依次判断时钟单元是否发生异常。通过本发明，实现了如下技术效果：能够有效的监控网络中所有设备的时钟单元的时钟性能状况，在其劣化到损伤业务前，即可通知网络维护人员处理；同时，本发明实现简单，仅使用现有的输入时钟信号来检测时钟单元的时钟性能，而不需要增加额外的器件，有效地增强了同步网络时钟的维护性。

Description

同步网络时钟的维护方法及装置 技术领域 本发明涉及通信领域， 具体而言， 涉及一种同步网络时钟的维护方法及装置。 背景技术 在需要同步的网络中， 如： 同步数字体系（Synchronous Digital Hierarchy, 简称为
SDH) 领域和需要网络同步的领域， 当网络时钟存在异常或者不可用的情况下， 会引 发业务损伤， 严重时甚至会发生业务阻断。 所以， 需要对网络时钟进行保护。 目前， 最通用的做法是使用多个时钟单元， 如果当前使用的时钟单元发生异常， 则切换到备 用的时钟单元。 通过专利检索发现， 目前， 关于多个时钟单元切换的方法非常多。 公开号
CN1838586, 实现时钟主备倒换无误码的方法及装置， 描述了实现两个时钟单元进行 倒换的方法， 以减少对输出时钟的影响以及公开号 CN101183928, 时钟倒换方法、 时 钟倒换单元、 时钟装置及系统， 也描述了通过第一和第二时钟单元的倒换以实现倒换 的处理方法。 但是， 关于如何判断时钟单元是否已经劣化到其输出时钟不可用， 则没有更好的 方法。 公开号 CN101145800, —种提高时钟板可靠切换的方法和装置， 其中描述了使 用时钟单元的就绪状态来指示时钟是否正常。 然而， 就绪状态无法标识时钟单元是否 处于渐近劣化状态。 时钟单元主要由一个锁相环路组成。 图 1是根据相关技术的模拟锁相环结构示意 图。如图 1所示， 锁相环路由鉴相器（Phase detector, 简称为 PD)、环路滤波器（Loop Filters, 简称为 LF)、 压控振荡器（Voltage-Controlled Oscillators, 简称为 VC0)组成； 图 2是根据相关技术的数字锁相环结构示意图。 如图 2所示， 锁相环路由 PD、 LF、 数控振荡器 DC0组成。 下面以图 1为例， 描述锁相环的工作原理。 具体如下： 计算输入时钟信号和 VC0 的输出时钟信号的差值， 通过滤波调整 VC0 的控制电压， 使输出时钟信号跟踪上输 入时钟信号。 整个过程是一个负反馈的自动控制流程。 而在实际使用时， 时钟单元的 压控振荡器并不是持续稳定的， 它自身会按其物理特性 （如温度、 使用时间等） 进行 劣化， 当运行时间够长或者工作环境变化 （比如供电电压） 时， 锁相环路将无法跟踪 上输入时钟信号， 导致使用时钟单元输出时钟信号的设备发生业务损伤。 因此， 在时钟单元的锁相环路出现问题时， 无法确认是由输入时钟信号引起的， 还是由时钟单元引起的。 如果额外给时钟单元提供一个性能更好的时钟信号， 又会大 大增加网络设备的成本。 发明内容 本发明提供一种同步网络时钟的维护方法及装置， 以至少解决相关技术中在时钟 单元的锁相环路出现问题时， 无法确认是由输入时钟信号引起的， 还是由时钟单元引 起的问题。 根据本发明的一个方面， 提供了一种同步网络时钟的维护方法。 根据本发明的同步网络时钟的维护方法包括： 定时向网络中所有设备的时钟单元 发送查询请求； 接收来自于各个时钟单元的运行状态数据； 根据接收的运行状态数据 依次判断时钟单元是否发生异常。 上述运行状态数据包括： 所述时钟单元的锁相环路的当前运行状态以及所述当前 运行状态的持续运行时间； 所述时钟单元整体运行状态； 时钟参考源来源信息； 所述 时钟单元时钟性能的评估结果。 在根据接收的所述运行状态数据依次判断所述时钟单元是否发生异常包括： 根据 预先存储的所述设备的物理连接拓扑关系以及所述时钟参考源来源信息建立网络时钟 跟踪关系； 在所述网络时钟跟踪关系中根据时钟信号的流向依次判断所述时钟单元是 否发生异常。 在依次判断所述时钟单元是否发生异常之后， 还包括： 在确定网络中存在发生异 常的时钟单元时， 停止异常判断并发出告警。 在依次判断所述时钟单元是否发生异常之后， 还包括： 输出判断结果。 根据本发明的另一方面， 提供了一种同步网络时钟的维护装置。 根据本发明的同步网络时钟的维护装置包括： 发送模块， 设置为定时向网络中所 有设备的时钟单元发送查询请求； 接收模块， 设置为来自于各个所述时钟单元的运行 状态数据； 判断模块， 设置为根据接收的所述运行状态数据依次判断所述时钟单元是 否发生异常。 上述运行状态数据包括： 所述时钟单元的锁相环路的当前运行状态以及所述当前 运行状态的持续运行时间； 所述时钟单元整体运行状态； 时钟参考源来源信息； 所述 时钟单元时钟性能的评估结果。 上述判断模块包括： 建立单元， 设置为根据预先存储的物理连接拓扑关系以及所 述时钟参考源来源信息建立网络时钟跟踪关系； 判断单元， 设置为在所述网络时钟跟 踪关系中根据时钟信号的流向依次判断所述时钟单元是否发生异常。 上述装置还包括： 告警模块， 设置为在确定网络中存在发生异常的时钟单元时， 停止异常判断并发出告警。 上述装置还包括： 输出模块， 设置为输出判断结果。 通过本发明， 采用定时向网络中所有设备的时钟单元发送查询请求； 接收来自于 各个时钟单元的运行状态数据； 根据接收的运行状态数据依次判断时钟单元是否发生 异常， 解决了相关技术中在时钟单元的锁相环路发生异常时， 无法确认是由输入时钟 信号引起的， 还是由时钟单元引起的问题， 进而达到了能够有效的监控网络中所有设 备的时钟单元的时钟性能状况，在其劣化到损伤业务前， 即可通知网络维护人员处理; 同时， 本发明实现简单， 仅使用现有的输入时钟信号来检测时钟单元的时钟性能， 而 不需要增加额外的器件， 有效地增强了同步网络时钟维护性的效果。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部分， 本发 明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的不当限定。 在附图 中： 图 1是根据相关技术的模拟锁相环结构示意图； 图 2是根据相关技术的数字锁相环结构示意图； 图 3是根据本发明实施例的同步网络时钟的维护方法流程图； 图 4是根据本发明实施例的网络物理链接拓扑关系示意图； 图 5是根据本发明实施例的网络时钟跟踪关系示意图; 图 6是根据本发明实施例的同步网络时钟的维护装置; 图 7是根据本发明优选实施例的同步网络时钟的维护装置； 以及 图 8是根据本发明优选实施例的同步网络时钟的维护装置。 具体实施方式 下文中将参考附图并结合实施例来详细说明本发明。 需要说明的是， 在不冲突的 情况下， 本申请中的实施例及实施例中的特征可以相互组合。 图 3是根据本发明实施例的同步网络时钟的维护方法流程图。 如图 3所示， 该方 法包括以下处理： 步骤 S302: 定时向网络中所有设备的时钟单元发送查询请求； 步骤 S304: 接收来自于各个时钟单元的运行状态数据； 步骤 S306: 根据接收的运行状态数据依次判断时钟单元是否发生异常。 相关技术中， 在时钟单元的锁相环路发生异常时， 无法确认是由输入时钟信号引 起的， 还是由时钟单元引起的问题。 在图 3所示的同步网络时钟的维护方法中， 采用 定时向网络中所有设备的时钟单元发送查询请求； 接收来自于各个时钟单元的运行状 态数据； 根据接收的运行状态数据依次判断时钟单元是否发生异常， 解决了相关技术 中在时钟单元的锁相环路发生异常时， 无法确认是由输入时钟信号引起的， 还是由时 钟单元引起的问题， 进而达到了能够有效的监控网络中所有设备的时钟单元的时钟性 能状况， 在其劣化到损伤业务前， 即可通知网络维护人员处理； 同时， 本发明实现简 单， 仅使用现有的输入时钟信号来检测时钟单元的时钟性能， 而不需要增加额外的器 件， 有效地增强了同步网络时钟维护性的效果。 需要说明的是， 上述方法中各个步骤的具体操作可以由网络管理侧的任一网络设 备执行。 在具体的实施过程中， 上述步骤 S304和步骤 S306中的运行状态数据可以包括但 不限于： ( 1 ) 时钟单元的锁相环路的当前运行状态： 即自振状态、 锁定状态、 保持状态、 捕捉状态等， 该状态指示当前时钟单元的锁相环工作状态， 表示本地时钟与输入时钟 间的关系； (2) 当前运行状态的持续运行时间： 在捕捉状态下， 如果时间持续过长， 则表示 本地时钟可能存在问题；
(3 )时钟单元整体运行状态： δΡ， 时钟单元的非锁相环相关的状态， 通常以正常 或异常表示； (4)时钟参考源来源信息： 表示输入时钟从哪一个时钟接口进入到设备， 通过该 接口的物理链接， 就可以确定设备的输入时钟是来自其他具体的某个设备；
( 5 )时钟单元时钟性能的评估结果： 当时钟单元处于自振或保持状态下， 可能不 存在输入时钟信号， 此时的性能评估结果无效； 当时钟单元处于捕捉或锁定状态下， 存在输入时钟信号， 此时， 对不同实现方法的锁相环路， 以输入时钟为参考信号， 通 过现场可编程门阵列 （Field Programmable Gata Array, 简称为 FPGA) 来计算时钟性 能。 下面根据不同实现方法的锁相环路 （即数字锁相环路和模拟锁相环路） 对上述时 钟单元时钟性能的评估结果作进一步地描述： 在同步网络应用中，基准时钟性能比时钟单元的时钟性能高一个等级， 如 SDH网 络中， 基准时钟一般采用大楼综合定时系统 BITS (Building Integrate Timing System) 源， 其性能至少满足适用于同步网节点时钟的从时钟定时要求 （ITU-T G.812), 而时 钟单元时钟，其性能满足同步数字体系设备运行适用的从时钟定时特性（ITU-T G.813), 比基准时钟低一个等级。 这样， 输入到网络的基准时钟始终是可信和正常的。 针对模拟锁相环路而言，参见前述图 1所示，锁相环通过电压控制压控振荡器（即 振荡器）， 改变其输出频率， 其压控振荡器的输出频率 -电压控制曲线图， 在其未劣化 前是可以测量出来的。 当输入时钟信号正常， 时钟单元锁相环锁定， 振荡器的控制电 压的范围可以根据输出频率 -电压控制曲线图预先计算出来。 当振荡器劣化时， 则输出 频率-电压控制曲线图将会产生很大变化， 那么在相同的正常输入时钟信号下， 其控制 电压将是异常。 该信息可以用于评估振荡器的劣化程度。 针对数字锁相环路而言， 参见前述图 2 所示， 其锁相环通过控制数控振荡器
(Digital-controlled oscillators ， 简称为 DC0)来使其输出时钟跟踪上输入时钟。 对数 控振荡器， 需要一个参考时钟， 一般来自时钟单元上的振荡器， 随着工作环境和时间 的变化， 振荡器一直在劣化。 所以通过现场可编程门阵列 FPGA, 以输入时钟为参考， 测量提供给 DC0 的参考时钟的相对频率偏移， 该数据可以用于评估振荡器的劣化程 度。 优选地， 在上述方法中， 在根据接收的运行状态数据依次判断时钟单元是否发生 异常， 进一步包括以下处理： 步骤 1 : 根据预先存储的所述设备的物理连接拓扑关系以及所述时钟参考源来源 信息建立网络时钟跟踪关系； 例如， 可以为树形结构关系。 步骤 2: 在所述网络时钟跟踪关系中根据时钟信号的流向依次判断所述时钟单元 是否发生异常 （即树形结构中由树根至树叶依次分析所述时钟单元是否发生异常）。 以下结合图 4和图 5的示例进一步描述上述优选实施方式。 图 4是根据本发明实施例的网络物理链接拓扑关系示意图。 如图 4所示， 网络管 理侧的网络设备会根据现有网络中网络用户侧的所有网络设备的链接情况， 形成网络 物理链接拓扑关系， 然后存储在网络管理侧的网络设备当中。 当然， 网络物理链接拓 扑关系的存储方式不局限于采用图的形式， 还可以采用其他的方式进行存储 （如， 表 格)。 图 5是根据本发明实施例的网络时钟跟踪关系示意图。 如图 5所示， 网络管理侧 的网络设备根据预先存储的设备的物理连接拓扑关系以及时钟参考源来源信息建立网 络时钟跟踪关系。 该网络时钟跟踪关系图， 在形状上看， 是一个树形结构， 从树根到 树叶， 在网络时钟跟踪关系中根据时钟信号的流向依次判断时钟单元是否发生异常。 通过从树根到树叶的顺序操作， BITS是网络基准参考时钟提供设备， 图中箭头关系表 示时钟信号的流向， 如设备 #2和设备 #0的箭头关系表示设备 #2的时钟单元的输入时 钟由设备 #0提供。 先分析图中的设备 #0， 按预定的方法评估其数据， 如果正常， 则表 示其输出时钟信号没有出现问题， 即发送到设备 #1， #2的时钟信号也正常； 如果有异 常情况发生， 则需停止继续对由设备 #0提供时钟信号的后续设备进行分析。 优选地，在步骤 S306中依次判断时钟单元是否发生异常之后，还可以包括以下处 理： 在确定网络中存在发生异常的时钟单元时， 停止异常判断， 对无法与网络同步的 设备， 以告警的方式提示维护人员， 如设备 #Q， 无法与网络同步。 优选地，在步骤 S306中依次判断时钟单元是否发生异常之后，还可以包括以下处 理： 将按照上述方法从树根到树叶依次分析每个设备的判断结果输出给维护人员。 通过由树根到树叶的方式 （即时钟信号流向） 分析， 可以保证如果树根提供给树 叶的时钟信号是正常的， 那么树叶设备的时钟单元用该输入时钟信号评估的时钟性能 就是可信的， 这样就避免了锁相环路出现问题时， 无法确认是因为输入时钟的问题还 是因为时钟单元自身环路器件的问题导致的混淆。 图 6是根据本发明实施例的同步网络时钟的维护装置。 如图 6所示， 本发明的同 步网络时钟的维护装置包括： 发送模块 10， 设置为定时向网络中所有设备的时钟单元 发送查询请求； 接收模块 20， 设置为来自于各个时钟单元的运行状态数据； 判断模块 30， 设置为根据接收的运行状态数据依次判断时钟单元是否发生异常。 相关技术中， 在时钟单元的锁相环路发生异常时， 无法确认是由输入时钟信号引 起的， 还是由时钟单元引起的问题。 在图 6所示的同步网络时钟的维护装置中， 发送 模块 10定时向网络中所有设备的时钟单元发送查询请求； 接收模块 20接收来自于各 个时钟单元的运行状态数据；判断模块 30根据接收的运行状态数据依次判断时钟单元 是否发生异常， 解决了相关技术中在时钟单元的锁相环路发生异常时， 无法确认是由 输入时钟信号引起的， 还是由时钟单元引起的问题， 进而达到了能够有效的监控网络 中所有设备的时钟单元的时钟性能状况， 在其劣化到损伤业务前， 即可通知网络维护 人员处理； 同时， 本发明实现简单， 仅使用现有的输入时钟信号来检测时钟单元的时 钟性能， 而不需要增加额外的器件， 有效地增强了同步网络时钟维护性的效果。 在具体的实施过程中， 接收模块 20接收的运行状态数据包括但不限于：
( 1 ) 时钟单元的锁相环路的当前运行状态： 即自振状态、 锁定状态、 保持状态、 捕捉状态等， 该状态指示当前时钟单元的锁相环工作状态， 表示本地时钟与输入时钟 间的关系； ( 2 ) 当前运行状态的持续运行时间： 在捕捉状态下， 如果时间持续过长， 则表示 本地时钟可能存在问题；
( 3 )时钟单元整体运行状态： δΡ， 时钟单元的非锁相环相关的状态， 通常以正常 或异常表示；
( 4 )时钟参考源来源信息： 表示输入时钟从哪一个时钟接口进入到设备， 通过该 接口的物理链接， 就可以确定设备的输入时钟是来自其他具体的某个设备；
( 5 )时钟单元时钟性能的评估结果： 当时钟单元处于自振或保持状态下， 可能不 存在输入时钟信号， 此时的性能评估结果无效； 当时钟单元处于捕捉或锁定状态下， 存在输入时钟信号， 此时， 对不同实现方法的锁相环路， 以输入时钟为参考信号， 通 过现场可编程门阵列 （Field Programmable Gata Array, 简称为 FPGA) 来计算时钟性 能。 图 7是根据本发明优选实施例的同步网络时钟的维护装置。 如图 7所示， 在上述 装置中的判断模块 30可以进一步包括： 建立单元 300， 设置为根据预先存储的物理连 接拓扑关系以及时钟参考源来源信息建立网络时钟跟踪关系； 判断单元 302， 设置为 在网络时钟跟踪关系中根据时钟信号的流向依次判断时钟单元是否发生异常。 图 8是根据本发明优选实施例的同步网络时钟的维护装置。 如图 8所示， 上述装 置还包括： 告警模块 40， 与判断模块 30相连接， 设置为在确定网络中存在发生异常 的时钟单元时， 停止异常判断并发出告警； 如图 8所示， 上述装置还包括： 输出模块 50， 与判断模块 30相连接， 设置为将 判断结果输出给网络维护人员。 从以上的描述中， 可以看出， 本发明实现了如下技术效果： 能够有效的监控网络 中所有设备的时钟单元的时钟性能状况， 在其劣化到损伤业务前， 即可通知网络维护 人员处理； 同时， 本发明实现简单， 仅使用现有的输入时钟信号来检测时钟单元的时 钟性能， 而不需要增加额外的器件， 有效地增强了同步网络时钟的维护性。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可以用通用 的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布在多个计算装置所 组成的网络上， 可选地， 它们可以用计算装置可执行的程序代码来实现， 从而， 可以 将它们存储在存储装置中由计算装置来执行， 并且在某些情况下， 可以以不同于此处 的顺序执行所示出或描述的步骤， 或者将它们分别制作成各个集成电路模块， 或者将 它们中的多个模块或步骤制作成单个集成电路模块来实现。 这样， 本发明不限制于任 何特定的硬件和软件结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本领域的技 术人员来说， 本发明可以有各种更改和变化。 凡在本发明的精神和原则之内， 所作的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1. 一种同步网络时钟的维护方法， 包括：
定时向网络中所有设备的时钟单元发送查询请求； 接收来自于各个所述时钟单元的运行状态数据；
根据接收的所述运行状态数据依次判断所述时钟单元是否发生异常。
2. 根据权利要求 1所述的方法， 其中， 所述运行状态数据包括：
所述时钟单元的锁相环路的当前运行状态以及所述当前运行状态的持续运 行时间；
所述时钟单元整体运行状态；
时钟参考源来源信息；
所述时钟单元时钟性能的评估结果。
3. 根据权利要求 2所述的方法， 其中， 在根据接收的所述运行状态数据依次判断 所述时钟单元是否发生异常包括：
根据预先存储的所述设备的物理连接拓扑关系以及所述时钟参考源来源信 息建立网络时钟跟踪关系；
在所述网络时钟跟踪关系中根据时钟信号的流向依次判断所述时钟单元是 否发生异常。
4. 根据权利要求 1至 3中任一项所述的方法， 其中， 在依次判断所述时钟单元是 否发生异常之后， 还包括：
在确定网络中存在发生异常的时钟单元时， 停止异常判断并发出告警。
5. 根据权利要求 1至 3中任一项所述的方法， 其中， 在依次判断所述时钟单元是 否发生异常之后， 还包括： 输出判断结果。
6. 一种同步网络时钟的维护装置， 包括：
发送模块， 设置为定时向网络中所有设备的时钟单元发送查询请求； 接收模块， 设置为来自于各个所述时钟单元的运行状态数据； 判断模块， 设置为根据接收的所述运行状态数据依次判断所述时钟单元是 否发生异常。
7. 根据权利要求 6所述的装置， 其中， 所述运行状态数据包括：
所述时钟单元的锁相环路的当前运行状态以及所述当前运行状态的持续运 行时间；
所述时钟单元整体运行状态；
时钟参考源来源信息；
所述时钟单元时钟性能的评估结果。
8. 根据权利要求 7所述的装置， 其中， 所述判断模块包括： 建立单元， 设置为根据预先存储的物理连接拓扑关系以及所述时钟参考源 来源信息建立网络时钟跟踪关系；
判断单元， 设置为在所述网络时钟跟踪关系中根据时钟信号的流向依次判 断所述时钟单元是否发生异常。
9. 根据权利要求 6至 8中任一项所述的装置， 其中， 所述装置还包括：
告警模块， 设置为在确定网络中存在发生异常的时钟单元时， 停止异常判 断并发出告警。
10. 根据权利要求 6至 8中任一项所述的装置， 其中， 所述装置还包括： 输出模块， 设置为输出判断结果。
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