JP2019531596A - 高速低電力スピン軌道トルク（ｓｏｔ）支援スピントランスファートルク磁気ランダムアクセスメモリ（ｓｔｔ−ｍｒａｍ）ビットセルアレイ - Google Patents

高速低電力スピン軌道トルク（ｓｏｔ）支援スピントランスファートルク磁気ランダムアクセスメモリ（ｓｔｔ−ｍｒａｍ）ビットセルアレイ Download PDF

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Abstract

いくつかのビットセルを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイについて、記載する。ビットセルの各々は、参照層、参照層を支持するバリア層、およびバリア層を支持するフリー層を含む垂直磁気トンネル接合（ｐＭＴＪ）を含み得る。スピンホール導電性材料層が、フリー層を支持し得る。ドライバが、スピンホール導電性材料層からの増大スピントランスファートルク（ＳＴＴ）電流およびスピンホール効果を使って、ビットセルのうちの少なくとも１つの、状態をセットするように動作可能であり得る。増大ＳＴＴ電流は、参照層およびスピンホール導電性材料層からスピン電流が生成されるように、スピンホール導電性材料層およびｐＭＴＪを通して駆動され得る。

Description

本開示のいくつかの態様は概して、磁気トンネリング接合（ＭＴＪ）デバイスに関し、より詳細には、プロセスフレンドリーな高速低電力スピン軌道トルク（ＳＯＴ）支援スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイに関する。
従来のランダムアクセスメモリ（ＲＡＭ）チップ技術と異なり、磁気ＲＡＭ（ＭＲＡＭ）では、データは記憶要素の磁化によって記憶される。記憶要素の基本構造は、薄いトンネリング障壁によって分離された金属強磁性層からなる。強磁性層のうちの１つ（たとえば、障壁の下の強磁性層）が、特定の方向に固定されている磁化を有し、一般に、ピンド層と呼ばれる。他の強磁性層（たとえば、トンネリング障壁の上の強磁性層）は、「１」または「０」のいずれかを表すように変えられ得る磁化方向を有し、一般に、フリー層と呼ばれる。
たとえば、フリー層の磁化が固定層の磁化と反平行であるとき、「１」が表され得る。さらに、フリー層の磁化が固定層の磁化と平行であるとき、「０」が表され得、またはその逆も同様である。固定層、トンネリング層、およびフリー層を有する１つのそのようなデバイスが、磁気トンネル接合（ＭＴＪ）である。ＭＴＪの電気抵抗は、フリー層の磁化および固定層の磁化が、互いに平行であるのか、それとも反平行であるのかに依存する。ＭＲＡＭなどのメモリデバイスは、個別にアドレス可能なＭＴＪのアレイから構築される。
従来のＭＲＡＭにデータを書き込むために、臨界スイッチング電流を超える書込み電流がＭＴＪを通って印加される。臨界スイッチング電流を超える書込み電流を印加することが、フリー層の磁化の方向を変化させる。書込み電流が第１の方向に流れるとき、ＭＴＪは、第１の状態に置かれるか、または第１の状態にとどまることができ、第１の状態では、そのフリー層の磁化方向および固定層の磁化方向が、平行な向きに揃う。書込み電流が第１の方向と反対の第２の方向に流れるとき、ＭＴＪは、第２の状態に置かれるか、または第２の状態にとどまることができ、第２の状態では、そのフリー層の磁化および固定層の磁化が、反平行の向きにある。
従来のＭＲＡＭにおいてデータを読み取るために、ＭＴＪにデータを書き込むために使用される同じ電流経路を介して、読取り電流がＭＴＪを通って流れ得る。ＭＴＪのフリー層および固定層の磁化が互いに平行に向いている場合、ＭＴＪは平行の抵抗値を示す。平行の抵抗値は、フリー層および固定層の磁化が反平行の向きにあればＭＴＪが示すことになる（反平行の）抵抗値と異なる。従来のＭＲＡＭでは、２つの異なる状態は、ＭＲＡＭのビットセルの中のＭＴＪの２つの異なる抵抗値によって定義される。２つの異なる抵抗値は、ＭＴＪによって論理「０」の値が記憶されているのか、それとも論理「１」の値が記憶されているのかを示す。
スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、不揮発性という利点を有する新興の不揮発性メモリである。詳細には、論理回路を埋め込まれたＳＴＴ−ＭＲＡＭは、オフチップのダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同等か、またはそれよりも高速に動作する。さらに、ＳＴＴ−ＭＲＡＭは、埋込みスタティックランダムアクセスメモリ（ｅＳＲＡＭ）よりもチップサイズが小さく、ＦＬＡＳＨと比較して読取り／書込みの耐久性にはほぼ制限がなく、アレイ漏れ電流が小さい。
具体的には、スピントランスファートルク（ＳＴＴ）効率および保持は、埋込みＳＴＴ−ＭＲＡＭ用のＭＴＪの設計における指定されたパラメータである。その結果、垂直ＳＴＴ−ＭＲＡＭは、次世代埋込み不揮発性メモリを提供するための主要候補になっている。ＳＴＴ−ＭＲＡＭは、低電力ＭＣＵ（メモリ制御ユニット）またはＩｏＴ（モノのインターネット）アプリケーション用のユニファイドメモリとして使用するための有望な候補であるが、ＳＴＴ−ＭＲＡＭは依然として、キャッシュ置換えメモリ（たとえば、低レベルキャッシュ（ＬＬＣ）またはそれ以外）として働くのに十分に高速／低電力ではない。具体的には、ＳＴＴ−ＭＲＡＭの書込み速度および電力は、サブナノ秒範囲内の書込み時間を呈する従来のスタティックＲＡＭ（ＳＲＡＭ）と置き換わるには不十分である。
いくつかのビットセルを含み得る磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイについて、記載する。ビットセルの各々は、参照層、参照層を支持するバリア層、およびバリア層を支持するフリー層を含む垂直磁気トンネル接合（ｐＭＴＪ）を含み得る。スピンホール導電性材料層が、フリー層を支持し得る。ドライバが、スピンホール導電性材料層からの増大スピントランスファートルク（ＳＴＴ）電流およびスピンホール効果を使って、ビットセルのうちの少なくとも１つの、状態をセットするように動作可能であり得る。増大ＳＴＴ電流は、参照層およびスピンホール導電性材料層からスピン電流が生成されるように、スピンホール導電性材料層およびｐＭＴＪを通して駆動され得る。
磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイ中にメモリを格納する方法は、スピンホール導電性材料および垂直磁気トンネル接合（ｐＭＴＪ）を通して、増大スピントランスファートルク（ＳＴＴ）電流を駆動するステップを含み得る。これは、ｐＭＴＪの参照層およびスピンホール導電性材料からスピン電流を生成することができる。この方法は、スピンホール導電性材料からの増大ＳＴＴ電流およびスピンホール効果を使って、ビットセルの状態をセットするステップをさらに含み得る。
磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイは、いくつかのビットセルを含み得る。ビットセルの各々は、参照層、参照層を支持するバリア層、およびバリア層を支持するフリー層を含む垂直磁気トンネル接合（ｐＭＴＪ）を含み得る。スピンホール導電性材料層が、フリー層を支持し得る。ＭＲＡＭアレイは、スピンホール導電性材料層からの増大スピントランスファートルク（ＳＴＴ）電流およびスピンホール効果を使って、ビットセルのうちの少なくとも１つの、状態をセットするための手段も含み得る。増大ＳＴＴ電流は、参照層およびスピンホール導電性材料層からスピン電流が生成され得るように、スピンホール導電性材料層およびｐＭＴＪを通して駆動され得る。
上記では、後続の詳細な説明をより良く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点について以下において説明する。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者には諒解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々は、例示および説明のみの目的で提供されたものであり、本開示の限度を定めるものではないことを明確に理解されたい。
本開示のより完全な理解が得られるように、ここで、添付の図面と併せて以下の説明が参照される。
アクセストランジスタに接続された磁気トンネル接合（ＭＴＪ）デバイスの図である。 ＭＴＪを含む従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルの概念図である。 従来の垂直磁気トンネル接合（ｐＭＴＪ）スタック構造を示す断面図である。 本開示の態様によるスピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルを示す図である。 本開示の態様によるスピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイを示す図である。 本開示の態様によるスピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルを示す図である。 本開示の態様によるスピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイを示す図である。 本開示の態様による、スピン軌道トルク（ＳＯＴ）支援スピントランスファートルク（ＳＴＴ）磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを実装するための半導体デバイスの断面図である。 本開示の態様による、スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイを使ってメモリを格納する方法を示すプロセスフロー図である。 本開示の構成が有利に利用され得る例示的なワイヤレス通信システムを示すブロック図である。 本開示の一態様による半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。
添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成の説明として意図され、記載される概念が実践され得る唯一の構成を表すことは意図されない。詳細な説明は、様々な概念を完全に理解できるようにすることを目的とした具体的な詳細を含む。しかしながら、これらの概念は、これらの特定の詳細なしに実践され得ることが当業者には明らかであろう。いくつかの事例では、よく知られている構造および構成要素は、そのような概念を不明瞭にすることを避けるためにブロック図の形で示される。本明細書において説明されるときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。
スピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、不揮発性という利点を有する新興の不揮発性メモリである。詳細には、論理回路を埋め込まれたＳＴＴ−ＭＲＡＭは、オフチップのダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同等か、またはそれよりも高速に動作する。さらに、ＳＴＴ−ＭＲＡＭは、埋込みスタティックランダムアクセスメモリ（ｅＳＲＡＭ）よりもチップサイズが小さく、ＦＬＡＳＨと比較して読取り／書込みの耐久性にはほぼ制限がなく、アレイ漏れ電流が小さい。具体的には、ＳＴＴ−ＭＲＡＭは、抵抗性ＲＡＭ（ＲＲＡＭ（登録商標））、強誘電体ＲＡＭ（ＦＲＡＭ（登録商標））、ｅＦｌａｓｈなどのような、他の不揮発性メモリ選択肢に対して、高速であり、不揮発性である。
スピントランスファートルク（ＳＴＴ）効率および保持は、垂直ＭＴＪ（ｐＭＴＪ）がメモリセルとして使われるときに向上される、埋込みＳＴＴ−ＭＲＡＭ用の設計パラメータである。その結果、垂直ＳＴＴ−ＭＲＡＭは、次世代埋込み不揮発性メモリを提供するための主要候補になっている。垂直ＳＴＴ−ＭＲＡＭは、低電力ＭＣＵ（メモリ制御ユニット）またはＩｏＴ（モノのインターネット）アプリケーション用のユニファイドメモリとして使用するための有望な候補であるが、垂直ＳＴＴ−ＭＲＡＭは依然として、キャッシュ置換えメモリ（たとえば、低レベルキャッシュ（ＬＬＣ）またはそれ以外）として働くのに十分に高速／低電力ではない。具体的には、垂直ＳＴＴ−ＭＲＡＭの書込み速度は依然として、サブナノ秒範囲内の書込み時間を呈する従来のスタティックＲＡＭ（ＳＲＡＭ）と置き換わるには不十分である。したがって、読取り性能、耐久性、または保持など、他のプロパティを低下することなく、ｐＭＴＪの切替え／書込みを改善する必要がある。
本開示の様々な態様は、スピン軌道トルク（ＳＯＴ）支援垂直ＳＴＴ−ＭＲＡＭのための技法を提供する。ＭＴＪにアクセスするためのプロセスフローは、基板工程（ＦＥＯＬ）プロセス、中間工程（ＭＯＬ）プロセス、および配線工程（ＢＥＯＬ）プロセスを含み得る。「層」という用語は、膜を含み、別段述べられていない限り、垂直厚または水平厚を示すものと解釈されるべきではないことが理解されよう。本明細書において説明されるように、「基板」という用語は、ダイシングされたウエハの基板を指す場合があるか、または、ダイシングされていないウエハの基板を指す場合がある。同様に、ウエハおよびダイという用語は、入れ換えることによって信頼性が失われない限り、互換的に使用することができる。
説明するように、配線工程相互接続層は、集積回路の基板工程能動デバイスに電気的に結合するための導電相互接続層（たとえば、金属１（Ｍ１）、金属２（Ｍ２）、金属３（Ｍ３）など）を指すことがある。配線工程相互接続層は、たとえば、集積回路の酸化物拡散（ＯＤ）層にＭ１を接続するために中間工程相互接続層に電気的に結合してよい。配線工程第１ビア（Ｖ２）は、配線工程相互接続層のＭ３または他の金属にＭ２を接続してよい。基板工程プロセスは、トランジスタ、キャパシタ、ダイオードなどの能動デバイスを形成するプロセスステップのセットを含み得る。基板工程プロセスは、イオン注入、アニール、酸化、ＣＶＤ（化学気層堆積）またはＡＬＤ（原子層堆積）、エッチング、ＣＭＰ（化学機械研磨）、エピタキシーを含む。
中間工程プロセスは、配線工程相互接続部（たとえば、Ｍ１．．．Ｍ８）へのトランジスタの接続を可能にするプロセスステップのセットを含み得る。これらのステップは、シリサイド化およびコンタクト形成ならびに応力導入を含む。配線工程プロセスは、独立トランジスタを結びつける相互接続部を形成し、回路を形成するプロセスステップのセットを含み得る。現在、銅およびアルミニウムが、相互接続部を形成するのに使われているが、技術のさらなる開発とともに、他の導電性材料を使うことができる。
本開示の態様は、読取り性能、耐久性、または保持など、他のプロパティを低下することなく、ＭＴＪの切替え／書込みを改善することを対象とする。本開示の一態様は、切替えエネルギーを削減すると同時に、スイッチ速度および耐久性を増すためのスピン軌道トルク（ＳＯＴ）支援ＭＲＡＭ切替えを対象とする。本開示の本態様では、スピントランスファートルク（ＳＴＴ）電流（ＩＳＴＴ）が、ＳＯＴ支援ＭＲＡＭの状態を選択するために依拠される。
ビットセルアレイはビットセルを含むことができ、各ビットセルは磁気トンネル接合（ＭＴＪ）を含む。ＭＴＪは、参照層、参照層を支持するバリア層、およびバリア層を支持するフリー層を含み得る。さらに、メモリセルは、ＭＴＪのフリー層を支持するスピンホール導電性材料層を含み得る。ＭＲＡＭアレイは、スピントランスファートルク（ＳＴＴ）電流（ＩＳＴＴ）を使って、ビットセルのうちの少なくとも１つの、状態をセットするように動作可能なドライバも含み得る。本開示の態様では、ＭＴＪ抵抗（ＲＭＴＪ）およびスピンホール効果抵抗（ＲＳＨＥ）は、書込み値をセットするように、ＭＴＪを通るようにＳＴＴ電流（ＩＳＴＴ）を方向付けるように調整される。これは、ＳＴＴ電流ＩＳＴＴに従ってＭＴＪ抵抗を調整することによって（たとえば、抵抗アレイ積（ＲＡ）またはサイズを使って）実施され得る。
図１は、アクセストランジスタ１０２に結合された磁気トンネル接合（ＭＴＪ）１４０を含むメモリデバイスのメモリセル１００を示す。メモリデバイスは、個別にアドレス可能なＭＴＪのアレイから構築される磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスであってよい。ＭＴＪスタックは、フリー層、固定層、およびそれらの間のトンネルバリア層、ならびに１つまたは複数の強磁性（または反強磁性）層を含んでよい。典型的に、ＭＴＪ１４０のフリー層１３０は、ビット線１３２に結合される。アクセストランジスタ１０２は、ＭＴＪ１４０の固定層１１０と固定電位ノード１０８との間に結合される。トンネルバリア層１２０は、固定層１１０とフリー層１３０との間に結合される。アクセストランジスタ１０２は、ワード線１０６に結合されたゲート１０４を含む。
合成反強磁性材料が、固定層１１０およびフリー層１３０を形成し得る。たとえば、固定層１１０は、コバルト鉄ホウ素（ＣｏＦｅＢ）層、ルテニウム（Ｒｕ）層、およびコバルト鉄（ＣｏＦｅ）層を含む複数の材料層を含み得る。さらに、フリー層１３０も、コバルト鉄ホウ素（ＣｏＦｅＢ）層、ルテニウム（Ｒｕ）層、およびコバルト鉄（ＣｏＦｅ）層を含む複数の材料層を含み得る。さらに、トンネルバリア層１２０は、酸化マグネシウム（ＭｇＯ）であってよい。
図２は、従来のＳＴＴ−ＭＲＡＭビットセル２００を示す。ＳＴＴ−ＭＲＡＭビットセル２００は、磁気トンネル接合（ＭＴＪ）記憶素子２４０、トランジスタ２０２、ビット線２３２、およびワード線２０６を含む。たとえば、ＭＴＪ記憶素子２４０は、その各々が磁場または磁気偏極を保持することができる、少なくとも２つの反強磁性層（ピンド層およびフリー層）から形成され、薄い非磁性の絶縁層（トンネリング障壁）によって隔てられている。２つの強磁性層からの電子は、強磁性層に印加されるバイアス電圧のもとでのトンネル効果により、トンネリング障壁を透過することができる。フリー層の磁気偏極は、ピンド層およびフリー層の極性が、実質的に揃うか、または反対になるかのいずれかとなるように反転され得る。ＭＴＪを通る電気経路の抵抗値は、ピンド層およびフリー層の偏極の整合に応じて変化する。抵抗値のこの変化は、ビットセル２００をプログラムするとともにビットセル２００を読み取ることができる。ＳＴＴ−ＭＲＡＭビットセル２００および周辺回路はまた、ソース線２０４、センス増幅器２３６、読取り／書込み回路２３８、およびビット線基準２３４を含む。
磁気ランダムアクセスメモリ
ＭＲＡＭの磁気トンネル接合（ＭＴＪ）を形成する材料は、一般に、高いトンネル磁気抵抗（ＴＭＲ）、高い垂直磁気異方性（ＰＭＡ）、および良好なデータ保持を示す。ＭＴＪ構造体は、垂直な方位に作られてよく、垂直磁気トンネル接合（ｐＭＴＪ）デバイスと呼ばれる。誘電体バリア層（たとえば、酸化マグネシウム（ＭｇＯ））を含む材料（たとえば、コバルト鉄ボロン（ＣｏＦｅＢ）材料）のスタックが、ｐＭＴＪ構造体中で利用され得る。材料（たとえば、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ）のスタックを含むｐＭＴＪ構造体が、ＭＲＡＭ構造体のために検討されてきた。
図３は、従来の垂直磁気トンネル接合（ｐＭＴＪ）構造の断面図を示す。典型的には、図３のｐＭＴＪ構造体３４０として示されるＭＴＪ構造体３００が、基板３０２上に形成される。ＭＴＪ構造体３００は、シリコン基板などの半導体基板、または任意の他の代替の適切な基板材料上に形成され得る。ＭＴＪ構造体３００は、第１の電極層３０４、シード層３０６、および固定層３１０を含み得る。固定層３１０は、第１の合成反強磁性（ＳＡＦ）層３１２、ＳＡＦ結合層３１４、および第２のＳＡＦ層３１６を含む。ＭＴＪ構造体３００は、バリア層３２０、フリー層３３０、キャップ層３５０（キャッピング層としても知られている）、および第２の電極３０８も含む。ＭＴＪ構造体３００は、半導体メモリデバイス（たとえば、ＭＲＡＭ）などの様々なタイプのデバイスの一部であってよい。
この構成では、第１の電極３０４および第２の電極３０８は、導電性材料（たとえば、タンタル（Ｔａ））を含む。他の構成では、第１の電極３０４および／または第２の電極３０８は、限定はしないが、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、または他の同様の導電性材料を含む、他の適切な材料を含み得る。第１の電極３０４および第２の電極３０８は、ＭＴＪ構造体３００内で様々な材料を利用し得る。
シード層３０６は、第１の電極３０４上に形成される。シード層３０６は、第１のＳＡＦ層３１２に機械的結晶性基板を提供し得る。シード層３０６は、シード層３０６に、限定はしないが、ニッケルクロム（ＮｉＣｒ）、ニッケル鉄（ＮｉＦｅ）、ＮｉＦｅＣｒ、または他の適切な材料を含む複合材料であり得る。シード層３０６が成長するか、またはさもなければ第１の電極３０４に結合されるとき、滑らかで高密度の結晶構造体がシード層３０６をもたらす。この構成では、シード層３０６は、特定の結晶方位に従ってＭＴＪ構造体３００内に後で形成される層の成長を促進させる。シード層３０６の結晶構造体は、ミラー指数表記方法内の任意の結晶方位になるように選択され得るが、（１１１）結晶方位にあるように選択されることが多い。
第１のＳＡＦ層３１２は、シード層３０６上に形成される。第１のＳＡＦ層３１２は、本明細書では第１の反平行ピンド層（ＡＰ１）と呼ばれる場合がある、シード層３０６上に形成された材料の多層スタックを含む。第１のＳＡＦ層３１２中の材料多層スタックは、第１のＳＡＦ層３１２内に反強磁性モーメントを生成するための反強磁性材料または材料の組合せであり得る。第１のＳＡＦ層３１２を形成する材料多層スタックは、限定はしないが、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、もしくはパラジウム（Ｐｄ）などの他の材料と組み合わせたコバルト、または他の同様の強磁性材料を含む。
ＳＡＦ結合層３１４は、第１のＳＡＦ層３１２上に形成され、第１のＳＡＦ層３１２と第２のＳＡＦ層３１６との間の磁気結合を促進する。第２のＳＡＦ層３１６は、第１のＳＡＦ層３１２と反平行の磁気方位を有する。ＳＡＦ結合層３１４は、限定はしないが、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、ガドリニウム（Ｇｄ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、ニオブ（Ｎｂ）、テルビウム（Ｔｂ）、または他の同様の材料を含む、この結合に役立つ材料を含む。ＳＡＦ結合層３１４は、第１のＳＡＦ層３１２および第２のＳＡＦ層３１６に機械的なおよび／または結晶性の構造的支持を提供するための材料を含む場合もある。
第２のＳＡＦ層３１６は、ＳＡＦ結合層３１４上に形成される。第２のＳＡＦ層３１６は、第１のＳＡＦ層３１２と同様の材料を有し得るが、他の材料を含み得る。第１のＳＡＦ層３１２と、ＳＡＦ結合層３１４と、第２のＳＡＦ層３１６との組合せは、ＭＴＪ構造体３００内の「ピンド層」としばしば呼ばれるＳＡＦ参照層を含む固定層３１０を形成する。固定層３１０は、反強磁性結合を介してＳＡＦ参照層（たとえば、３１２、３１４、３１６）の磁化方向を固定するか、またはピン留めする。本明細書において記載するように、第２のＳＡＦ層３１６は、第２の反平行ピンド層（ＡＰ２）と呼ばれ得る。この配置では、第１のＳＡＦ層３１２は、固定層３１０を形成するように、ＳＡＦ結合層３１４によって第２の反平行ピンド層（ＡＰ２）から分離される第１の反平行ピンド層（ＡＰ１）と呼ばれ得る。固定層３１０は、コバルト鉄ボロン（ＣｏＦｅＢ）膜を含み得る。固定層３１０は、ＣｏＦｅＴａ、ＮｉＦｅ、Ｃｏ、ＣｏＦｅ、ＣｏＰｔ、ＣｏＰｄ、ＦｅＰｔ、またはＮｉ、Ｃｏ、およびＦｅの任意の合金などの他の強磁性材料層または多層を含む場合もある。
バリア層３２０に当接する、固定層３１０のＴＭＲ拡張層が、バリア層３２０向けの結晶方位を提供する、ＣｏＦｅＢなどの材料で形成され得る。シード層３０６と同様に、固定層３１０中の材料は、特定の結晶方位に成長するように後続の層にテンプレートを提供する。この方位は、ミラー指数システム内の任意の方向にあり得るが、（１００）（または（００１））結晶方位にあることが多い。
バリア層３２０（トンネルバリア層とも呼ばれる）は、固定層３１０上に形成される。バリア層３２０は、固定層３１０とフリー層３３０との間を進む電子にトンネル障壁を提供する。酸化マグネシウム（ＭｇＯ）を含み得るバリア層３２０は、固定層３１０上に形成され、結晶構造体を有し得る。バリア層３２０の結晶構造体は、（１００）方向にあり得る。バリア層３２０は、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）、アルミニウムオキシナイトライド（ＡｌＯＮ）、または他の非磁性もしくは誘電性の材料など、他の要素または他の材料を含み得る。バリア層３２０の厚さは、ＭＴＪ構造体３００にバイアス電圧が印加されるとき、電子が固定層３１０からバリア層３２０を通ってフリー層３３０までトンネリングすることができるように選択される。
コバルト鉄ボロン（ＣｏＦｅＢ）であり得るフリー層３３０は、バリア層３２０上に形成される。フリー層３３０は、バリア層３２０上に最初に堆積されるときは、アモルファス構造体である。すなわち、フリー層３３０は、バリア層３２０上に最初に堆積されるときは、結晶構造体を有しない。フリー層３３０は、固定層３１０と同様の反強磁性材料を含み得る反強磁性層もしくは多層材料であってよく、または様々な材料を含み得る。
この構成では、フリー層３３０は、特定の磁気方位に固定もピン留めもされない反強磁性材料を含む。フリー層３３０の磁化方位は、固定層３１０のピン留めされた磁化に対して平行な方向または反平行な方向になるように回転することができる。トンネル電流が、固定層３１０およびフリー層３３０の相対磁化方向に応じてバリア層３２０を通して垂直に流れる。
キャップ層３５０は、フリー層３３０上に形成される。キャップ層３５０は、誘電体層、または他の絶縁層であってよい。キャップ層３５０は、ＭＴＪ構造体３００を一方の方位（たとえば、平行）から他方（たとえば、反平行）に切り替え、垂直磁気異方性を向上する切替え電流密度を低減するのを助ける。キャッピング層とも呼ばれ得るキャップ層３５０は、たとえば、アモルファス酸化アルミニウム（ＡｌＯｘ）またはアモルファス酸化ハフニウム（ＨｆＯｘ）などの酸化物であり得る。キャップ層３５０は、本開示の範囲から逸脱することなく、酸化マグネシウム（ＭｇＯ）または他の誘電体材料などの他の材料である場合もある。
第２の電極３０８は、キャップ層３５０上に形成される。一構成では、第２の電極３０８は、タンタルを含む。代替的には、第２の電極３０８は、ＭＴＪ構造体３００を他のデバイスまたは回路の一部分に電気接続するために任意の他の適切な導電性材料を含む。キャップ層３５０上の第２の電極３０８の形成により、ＭＴＪ構造体３００が完成する。
本開示の態様は、読取り性能、耐久性、または保持など、他のプロパティを低下することなく、ＭＴＪの切替え／書込みを改善することを対象とする。本開示の一態様は、切替えエネルギーを削減すると同時に、スイッチ速度および耐久性を増すためのスピン軌道トルク（ＳＯＴ）支援ＭＲＡＭ切替えを対象とする。本開示の本態様では、スピントランスファートルク（ＳＴＴ）電流（たとえば、ＩＳＴＴ）が、ＳＯＴ支援ＭＲＡＭの状態を選択するために依拠される。さらに、上部ピンドＭＴＪが、図３で上述された下部ピンドＭＴＪの代わりに使われる。上部ピンドＭＴＪ中で、フリー層は、上部ではなく下部にあり、これは、図３のＭＴＪスタックを反転することによって遂行され得る。
スピンホール効果（ＳＨＥ）は、従来のホール効果に類似したスピントロニックである。たとえば、スピンホール効果に起因するスピン軌道トルク（ＳＯＴ）は、電荷の結合、およびスピン軌道相互作用によるスピン電流から発生し得る。スピンホール効果により、スピンホール金属（ＳＨＭ）を流れる電荷電流が、スピン軌道相互作用による、界面におけるスピン蓄積（たとえば、空間分離）を生じる。この現象は、電子がそれらのスピン標識に従って分離される電子散乱機構による。
スピン軌道トルクは、面内ＭＴＪの状態を切り替えるためのスピントルクとして使われ得るスピン偏光電流を生成するための効率的な手段を提供し得る。ただし、面内ＭＴＪは、実質的に、垂直ＭＴＪ（ｐＭＴＪ）よりも悪い保持、温度コーナー性能、およびスケーラビリティを呈する。残念ながら、スピン軌道トルクは、ｐＭＴＪ用に状態（たとえば、平行／反平行）を安全に切り替えることができない。つまり、ｐＭＴＪの状態の反転は、スピン軌道トルクを使って実施されるとき、非決定性であり、というのは、ｐＭＴＪの平行／反平行状態は、面内スピン軌道トルクによって決定的には影響されないからである。
本開示の態様によると、スピン軌道トルク支援ＳＴＴ−ＭＲＡＭ設計は、状態（たとえば、平行／反平行）を選択するのに垂直ＳＴＴに依拠しながら、スピン軌道トルクの高速反転速度を利用する。この設計は、外部場に対する優れた保持および耐性のためのｐＭＴＪ（たとえば、上部ピンドｐＭＴＪ）を含む。さらに、この技法は、改善した耐久性（たとえば、Ｖｂａｒｒｉｅｒの５〜１０倍の低減）のために、バリア層（たとえば、酸化マグネシウム（ＭｇＯ））にわたるより低い電圧を伴う。さらに、この技法は、大規模バイアス読取り（たとえば、ＶｒｅａｄがＶｗｒｉｔｅよりも大きくてよい）を可能にすることによって、読取り速度を向上する。
図４は、本開示の態様による１トランジスタ２ダイオード（１Ｔ２Ｄ）スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセル４００を示す。ビットセル４００（たとえば、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセル）は、磁気トンネル接合（ＭＴＪ）４１０（たとえば、垂直ＭＴＪ（ｐＭＴＪ））を含み得る。ＭＴＪ４１０は、参照層４１２（たとえば、固定層）、参照層４１２を支持するバリア層４１４、およびバリア層４１４を支持するフリー層４１６を含み得る。さらに、ビットセル４００は、ＭＴＪ４１０のフリー層４１６を支持するスピンホール導電性材料（ＳＨＭ）層４２０を含み得る。ＳＨＭ層４２０は、白金（Ｐｔ）、タンタル（Ｔａ）、タングステン（Ｗ）、または他の知られているスピンホール金属であってよい。さらに、バリア層４１４は、酸化マグネシウム（ＭｇＯ）、または他の知られているバリア層材料であってよい。
本開示の態様では、ビットセル４００は、ＳＨＭ層４２０に結合された第１のダイオード４３０および第２のダイオード４３２を含む。第１のダイオード４３０はビット線（ＢＬ）に結合されてよく、第２のダイオード４３２はビット線バー（ＢＬＢ）に結合されてよい。参照層４１２もＢＬＢに結合されてよい。第１のダイオード４３０および第２のダイオード４３２は、他のビットセルの間のクロス結合を防止するための逆バイアスを提供し得る。ＳＨＭ層４２０はさらに、トランジスタ４４０（たとえば、ＮＭＯＳまたは絶縁トランジスタ）に結合され得る。トランジスタ４４０のゲートは、読取りワード線（ＲＷＬ）に結合されてよい。トランジスタ４４０は、ソース線（ＳＬ）にさらに結合されてよい。
トランジスタ４４０のバイアスは、より多くの、またはより少ない電流がＳＨＭ層４２０にわたって、および／またはＭＴＪ４１０にわたって流れるのを誘導するように変えられてよい。たとえば、ＭＴＪ抵抗（ＲＭＴＪ）およびスピンホール効果抵抗（ＲＳＨＥ）が、書込み値をセットするように、ＭＴＪ４１０を通してＳＴＴ電流（ＩＳＴＴ）を方向付けるように調整され得る。これは、ＳＴＴ電流ＩＳＴＴに従ってＲＭＴＪの抵抗面積積（ｒｅｓｉｓｔａｎｃｅ ａｒｅａ ｐｒｏｄｕｃｔ）（ＲＡ）を調整することによって実施され得る。ＲＭＴＪはまた、ＭＴＪ４１０の寸法を変えることによって調整され得る。さらに、ＲＳＨＥは、ＳＨＭ層４２０の材料およびＳＨＭ層４２０の寸法を変えることによって調整され得る。たとえば、ＳＨＭ層４２０の幅を増大すると、ＲＳＨＥを下げることになる。代替として、バリア層４１４にわたる抵抗は、同じ効果をもたらすように変えられてよい。
参照層４１２は、バリア層４１４の面に対して垂直な方位をもつ磁気状態を含み得る。たとえば、磁気状態は、バリア層４１４の方を指している（たとえば、反平行）か、またはバリア層４１４から逸れて指している（たとえば、平行）かのどちらかであってよい。参照層４１２の磁気状態は、平行または反平行のいずれかで固定であってよい。さらに、フリー層４１６は、参照層４１２の磁気状態に対して平行または反平行のいずれかである磁気状態を含み得る。いくつかの態様では、フリー層４１６の磁気状態が、参照層の磁気状態に対して平行それとも反平行であるかによって、ビットセルが「１」それとも「０」を表すかが決定し得る。フリー層４１６の磁気状態は、参照層４１２の磁気状態に対して平行から反平行に、またはその反対に変更され得る。
本開示の本態様は、スピントランスファートルク（ＳＴＴ）電流ＩＳＴＴを使ってビットセル４００の状態をセットするように動作可能なドライバ４５０を含む。参照層４１２に対して平行または反平行のいずれかになるような、フリー層４１６の切替えは、ＳＨＭ層４２０に電流を印加することによって達成され得る。ＳＨＭ層４２０は、スピンホール効果（ＳＨＥ）によりスピン軌道トルク（ＳＯＴ）を生成し得る。たとえば、ＳＴＴ電流（ＩＳＴＴ）は、ＭＴＪ４１０の磁気状態を攪拌し、または不安定にするように、フリー層４１６の面に対して平行なＳＨＭ層４２０を通して印加され得る。ＳＯＴは、フリー層４１６の磁気状態に対して垂直なスピン電流を生成することができ、これにより、フリー層４１６の磁気状態は、フリー層４１６の面に対して平行になる。同時に、弱電流が、ＭＴＪ４１０の状態をセットするために、参照層４１２に対して平行または反平行のいずれかの方向で、ＭＴＪ４１０にわたって印加される。弱電流が、参照層４１２に対して平行であるか、それとも反平行であるかに依存して、フリー層４１６の磁気モーメントは、弱電流の方位に従うように上または下回転する。
図５は、本開示の態様による２トランジスタ（２Ｔ）スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイ５００を示す。ビットセルアレイ５００は、図４に記載したビットセル４００が、ビットセル５０２Ａ〜５０２Ｉのアレイにおいてどのように実装され得るかを示す。ビットセルアレイ５００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイであってよい。
ビットセル５０２Ａ〜５０２Ｉの各々は、磁気トンネル接合（ＭＴＪ）５１０（たとえば、垂直ＭＴＪ（ｐＭＴＪ））を含み得る。ＭＴＪ５１０は、参照層５１２（たとえば、固定層）、参照層５１２を支持するバリア層５１４、およびバリア層５１４を支持するフリー層５１６を含み得る。さらに、ビットセルアレイ５００は、ＭＴＪ５１０のフリー層５１６を支持するスピンホール導電性材料（ＳＨＭ）層５２０を含み得る。関連バージョンでは、ＳＨＭ層５２０は、Ｐｔ、Ｔａ、Ｗ、または他の知られているスピンホール金属であり得る。関連バージョンでは、バリア層５１４は、ＭｇＯ、または他の知られているバリア層材料であり得る。
本開示の態様では、ビットセルアレイ５００は、ＳＨＭ層５２０に結合された第１のダイオード５３０および第２のダイオード５３２を含む。第１のダイオード５３０はビット線（ＢＬ）に結合されてよく、第２のダイオード５３２はビット線バー（ＢＬＢ）に結合されてよい。参照層５１２もＢＬＢに結合されてよい。第１のダイオード５３０および第２のダイオード５３２は、ビットセル５０２Ａ〜５０２Ｉの間のクロス結合を防止するための逆バイアスを提供し得る。ＳＨＭ層５２０はさらに、トランジスタ５４０（たとえば、ＮＭＯＳ）に結合され得る。トランジスタ５４０のゲートは、ワード線（ＷＬ）に結合されてよい。トランジスタ５４０は、ソース線（ＳＬ）にさらに結合されてよい。
同じ行に並べられたビットセル５０２Ａ〜５０２Ｉは、共通ＢＬＢおよびＷＬを共有し得る。たとえば、ビットセル５０２Ａ〜５０２Ｃは、ＢＬＢ＜０＞およびＷＬ＜０＞を共有し得る。同じ列に並べられたビットセル５０２Ａ〜５０２Ｉは、共通ＢＬおよびＳＬを共有し得る。たとえば、ビットセル５０２Ａ、５０２Ｄ、および５０２Ｇは、ＢＬ＜０＞およびＳＬ＜０＞を共有し得る。３×３ビットセルアレイ５００は例示にすぎず、変動寸法のより大きいアレイが認められることが理解されよう。
関連態様では、トランジスタ５４０のバイアスは、より多くの、またはより少ない電流がＳＨＭ層５２０にわたって、および／またはＭＴＪ５１０にわたって流れるのを誘導するように変えられる。たとえば、ＭＴＪ抵抗（ＲＭＴＪ）およびスピンホール効果抵抗（ＲＳＨＥ）が、書込み値をセットするように、ＭＴＪ５１０を通してＳＴＴ電流（ＩＳＴＴ）を方向付けるように調整され得る。これは、ＳＴＴ電流ＩＳＴＴに従ってＲＭＴＪの抵抗面積積（ＲＡ）を調整することによって実施され得る。ＲＭＴＪはまた、ＭＴＪ５１０の寸法を変えることによって調整され得る。さらに、ＲＳＨＥは、ＳＨＭ層５２０の材料およびＳＨＭ層５２０の寸法を変えることによって調整され得る。たとえば、ＳＨＭ層５２０の幅を増大すると、ＲＳＨＥを下げることになる。代替として、バリア層５１４にわたる抵抗は、同じ効果をもたらすように変えられてよい。
参照層５１２は、バリア層５１４の面に対して垂直な方位をもつ磁気状態を含み得る。たとえば、磁気状態は、バリア層５１４の方を指している（たとえば、反平行）か、またはバリア層５１４から逸れて指している（たとえば、平行）かのどちらかであってよい。参照層５１２の磁気状態は、平行または反平行のいずれかで固定であってよい。さらに、フリー層５１６は、参照層５１２の磁気状態に対して平行または反平行のいずれかである磁気状態を含み得る。いくつかの態様では、フリー層５１６の磁気状態が、参照層の磁気状態に対して平行それとも反平行であるかによって、ビットセルが「１」それとも「０」を表すかが決定し得る。フリー層５１６の磁気状態は、参照層５１２の磁気状態に対して平行から反平行に、またはその反対に変更され得る。
参照層５１２に対して平行または反平行のいずれかになるような、フリー層５１６の切替えは、ＳＨＭ層５２０に電流を印加することによって達成され得る。ＳＨＭ層５２０は、スピンホール効果（ＳＨＥ）によりスピン軌道トルク（ＳＯＴ）を生成し得る。たとえば、フリー層５１６の面に対して平行なＳＨＭ層５２０を通して、電流が印加され得る。ＳＯＴは、フリー層５１６の磁気状態に対して垂直なスピントルクを生成することができ、これにより、フリー層５１６の磁気モーメントは、フリー層５１６の面に対して平行になる。同時に、弱電流が、参照層５１２に対して平行または反平行のいずれかの方向で、ＭＴＪ５１０にわたって印加される。弱電流が、参照層５１２に対して平行であるか、それとも反平行であるかに依存して、フリー層５１６の磁気モーメントは、弱電流の方位に従うように上または下回転する。
動作において、ビット線（ＢＬ）＜１＞にわたってＶｗｒｉｔｅ信号を印加することによって、ビットセル５０２Ｂ中に「１」が書き込まれ得る。ビット線バー（ＢＬＢ）＜０＞およびソース線（ＳＬ）＜１＞は接地されてよく、トランジスタ５４０をオンに切り替えるように、ワード線（ＷＬ）＜１＞に電流が印加され得る。Ｖｗｒｉｔｅ信号は、ＳＨＭ層５２０およびＭＴＪ５１０を通して上方向に移動してよく、破線矢印によって見られるように、フリー層５１６の磁気モーメントを、「１」を表すように平行方位（たとえば、参照層５１２に対して平行）に回転させる。トランジスタ５４０のバイアスおよび／または金属の抵抗率により、ＭＴＪ５１０を通してよりも多くの電流が、ＳＨＭ層５２０を通して流れることになる。ＢＬ、ＢＬＢ、ＳＬ、およびＷＬの選択を変えることによって、他のビットセルが書込みを受け得ることが理解されよう。
動作において、ＢＬＢ＜１＞にわたってＶｗｒｉｔｅ信号を印加することによって、中心ビットセル５０２Ｅ中に「０」が書き込まれ得る。ＢＬ＜１＞はオフにセットされてよく、ＳＬ＜１＞は接地されてよく、ＷＬ＜１＞は、トランジスタ５４０をオンに切り替えるためにオンにセットされてよい。Ｖｗｒｉｔｅ信号は、ＭＴＪ５１０を通して下方向に、およびＳＨＭ層５２０を通して移動することができ、破線矢印によって見られるように、フリー層５１６の磁気モーメントを、「０」を表すように、反平行方位（たとえば、参照層５１２に対して反平行）へ回転させる。トランジスタ５４０のバイアスおよび／または金属の抵抗率により、ＭＴＪ５１０を通してよりも多くの電流が、ＳＨＭ層５２０を通して流れることになる。ＢＬ、ＢＬＢ、ＳＬ、およびＷＬの選択を変えることによって、他のビットセルが書込みを受け得ることが理解されよう。
動作において、ビットセル５０２Ｈを読み取ることは、ＢＬ＜１＞にわたってＶｒｅａｄ信号を印加し、ＢＬＢ＜２＞を接地し、ＳＬ＜１＞およびＷＬ＜２＞をオフにすることによって達成され得る。Ｖｒｅａｄ信号は、参照層５１２およびフリー層５１６の磁気モーメントに対して平行または反平行のいずれかで、ＭＴＪ５１０を通して移動して、磁気モーメントが「１」それとも「０」であるかを読み取る。破線矢印は、電流フローを示す。Ｖｒｅａｄ信号は、フリー層５１６の磁気状態に対して大きな力を加えないので、Ｖｒｅａｄ信号は、Ｖｗｒｉｔｅ信号と等しいか、またはそれよりも大きくてもよい。ＢＬ、ＢＬＢ、ＳＬ、およびＷＬの選択を変えることによって、他のビットセルが読取りを受け得ることが理解されよう。さらに、ビットセルアレイ５００は、スピントランスファートルク（ＳＴＴ）電流ＩＳＴＴを使って、ビットセルのうちの少なくとも１つの、状態をセットするように動作可能な、図４に示すドライバ４５０も含み得る。
図６は、本開示の態様によるスピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセル６００を示す。ビットセル６００（たとえば、磁気ランダムアクセスメモリ（ＭＲＡＭ）メモリセル）は、磁気トンネル接合（ＭＴＪ）６１０（たとえば、垂直ＭＴＪ（ｐＭＴＪ））を含み得る。ＭＴＪ６１０は、参照層６１２、参照層６１２（たとえば、固定層）を支持するバリア層６１４、およびバリア層６１４を支持するフリー層６１６を含み得る。さらに、ビットセル６００は、ＭＴＪ６１０のフリー層６１６を支持するスピンホール導電性材料（ＳＨＭ）層６２０を含み得る。関連バージョンでは、ＳＨＭ層６２０は、Ｐｔ、Ｔａ、Ｗ、または他の知られているスピンホール金属であり得る。関連バージョンでは、バリア層６１４は、ＭｇＯ、または他の知られているバリア層材料であり得る。
本開示の態様では、ビットセル６００は、ＳＨＭ層６２０に結合された第１のトランジスタ６３０（たとえば、ＮＭＯＳ）を含む。第１のトランジスタ６３０のゲートは、書込みワード線（ＷＷＬ）に結合されてよい。第１のトランジスタ６３０は、ビット線（ＢＬ）にさらに結合されてよい。ＳＨＭ層６２０はさらに、第２のトランジスタ６４０（たとえば、ＮＭＯＳ）に結合され得る。第２のトランジスタ６４０のゲートは、読取りワード線（ＲＷＬ）に結合されてよい。第２のトランジスタ６４０は、ビット線バー（ＢＬＢ）にさらに結合されてよい。参照層６１２もＢＬＢに結合されてよい。第２のトランジスタ６４０は、他のビットセルの間のクロス結合を防止するための逆バイアスを提供し得る。
関連態様では、第２のトランジスタ６４０のバイアスは、より多くの、またはより少ない電流がＳＨＭ層６２０にわたって、および／またはＭＴＪ６１０にわたって流れるのを誘導するように変えられる。たとえば、ＭＴＪ抵抗（ＲＭＴＪ）およびスピンホール効果抵抗（ＲＳＨＥ）が、書込み値をセットするように、ＭＴＪ６１０を通してＳＴＴ電流（ＩＳＴＴ）を方向付けるように調整され得る。これは、ＳＴＴ電流（ＩＳＴＴ）に従ってＲＭＴＪの抵抗面積積（ＲＡ）を調整することによって実施され得る。ＲＭＴＪはまた、ＭＴＪ６１０の寸法を変えることによって調整され得る。さらに、ＲＳＨＥは、ＳＨＭ層６２０の材料およびＳＨＭ層６２０の寸法を変えることによって調整され得る。たとえば、ＳＨＭ層６２０の幅を増大すると、ＲＳＨＥを下げることになる。代替として、バリア層６１４にわたる抵抗は、同じ効果をもたらすように変えられてよい。
参照層６１２は、バリア層６１４の面に対して垂直な方位をもつ磁気状態を含み得る。たとえば、磁気状態は、バリア層６１４の方を指している（たとえば、反平行）か、またはバリア層６１４から逸れて指している（たとえば、平行）かのどちらかであってよい。参照層６１２の磁気状態も、平行または反平行に固定されてよい。さらに、フリー層６１６も、参照層６１２の磁気状態に対して平行または反平行のいずれかである磁気状態を含む。いくつかの態様では、フリー層６１６の磁気状態が、参照層の磁気状態に対して平行それとも反平行であるかによって、ビットセルが「１」それとも「０」を表すかが決定し得る。フリー層６１６の磁気状態は、参照層６１２の磁気状態に対して平行から反平行に、またはその反対に変更され得る。
本開示の本態様は、スピントランスファートルク（ＳＴＴ）電流（ＩＳＴＴ）を使ってビットセル６００の状態をセットするように動作可能なドライバ６５０も含む。参照層６１２に対して平行または反平行のいずれかになるような、フリー層６１６の切替えは、ＳＨＭ層６２０に電流を印加することによって達成され得る。ＳＨＭ層６２０は、スピンホール効果（ＳＨＥ）によりスピン軌道トルク（ＳＯＴ）を生成し得る。たとえば、フリー層６１６の面に対して平行なＳＨＭ層６２０を通して、ＳＴＴ電流（ＩＳＴＴ）も印加され得る。ＳＯＴは、フリー層６１６の磁気状態に対して垂直なスピン電流を生成することができ、これにより、フリー層６１６の磁気状態は、フリー層６１６の面に対して平行になる。同時に、弱電流が、参照層６１２に対して平行または反平行のいずれかの方向で、ＭＴＪ６１０にわたって印加される。弱電流が、参照層６１２に対して平行であるか、それとも反平行であるかに依存して、フリー層６１６の磁気モーメントは、弱電流の方位に従うように上または下回転する。
図７は、本開示の態様によるスピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイ７００を示す。ビットセルアレイ７００は、図６に記載したビットセル６００が、ビットセル７０２Ａ〜７０２Ｉのアレイにおいてどのように実装され得るかを示す。ビットセルアレイ７００は、磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイであってよい。
ビットセル７０２Ａ〜７０２Ｉの各々は、磁気トンネル接合（ＭＴＪ）７１０（たとえば、ｐＭＴＪ）を含み得る。ＭＴＪ７１０は、参照層７１２、参照層７１２（たとえば、固定層）を支持するバリア層７１４、およびフリー層７１６を含み得る。さらに、メモリセルは、ＭＴＪ７１０のフリー層７１６を支持するスピンホール導電性材料（ＳＨＭ）層７２０を含み得る。関連バージョンでは、ＳＨＭ層７２０は、Ｐｔ、Ｔａ、Ｗ、または他の知られているスピンホール金属であり得る。関連バージョンでは、バリア層７１４は、ＭｇＯ、または他の知られているバリア層材料であり得る。
本開示の態様では、ビットセルアレイ７００は、ＳＨＭ層７２０に結合された第１のトランジスタ７３０（たとえば、ＮＭＯＳ）を含む。第１のトランジスタ７３０のゲートは、書込みワード線（ＷＷＬ）に結合されてよい。第１のトランジスタ７３０は、ビット線（ＢＬ）にさらに結合されてよい。ＳＨＭ層７２０はさらに、第２のトランジスタ７４０（たとえば、ＮＭＯＳ）に結合され得る。第２のトランジスタ７４０のゲートは、読取りワード線（ＲＷＬ）に結合されてよい。第２のトランジスタ７４０は、ビット線バー（ＢＬＢ）にさらに結合されてよい。参照層７１２もＢＬＢに結合されてよい。第２のトランジスタ７４０は、ビットセル７０２Ａ〜７０２Ｉの間のクロス結合を防止するための逆バイアスを提供し得る。
同じ行に並べられたビットセル７０２Ａ〜７０２Ｉは、共通ＲＷＢおよびＷＷＬを共有し得る。たとえば、ビットセル７０２Ａ〜７０２Ｃは、ＲＷＬ＜０＞およびＷＷＬ＜０＞を共有し得る。同じ列に並べられたビットセル７０２Ａ〜７０２Ｉは、共通ＢＬおよびＢＬＢを共有し得る。たとえば、ビットセル７０２Ａ、７０２Ｄ、および７０２Ｇは、ＢＬ＜０＞およびＢＬＢ＜０＞を共有し得る。３×３ビットセルアレイ７００は例示にすぎず、変動寸法のより大きいアレイが認められることが理解されよう。
関連態様では、第２のトランジスタ７４０のバイアスは、より多くの、またはより少ない電流がＳＨＭ層７２０にわたって、および／またはＭＴＪ７１０にわたって流れるのを誘導するように変えられる。たとえば、ＭＴＪ抵抗（ＲＭＴＪ）およびスピンホール効果抵抗（ＲＳＨＥ）が、書込み値をセットするように、ＭＴＪ７１０を通してＳＴＴ電流（ＩＳＴＴ）を方向付けるように調整され得る。これは、ＳＴＴ電流（ＩＳＴＴ）に従ってＲＭＴＪの抵抗面積積（ＲＡ）を調整することによって実施され得る。ＲＭＴＪはまた、ＭＴＪ７１０の寸法を変えることによって調整され得る。さらに、ＲＳＨＥは、ＳＨＭ層７２０の材料およびＳＨＭ層７２０の寸法を変えることによって調整され得る。たとえば、ＳＨＭ層７２０の幅を増大すると、ＲＳＨＥを下げることになる。代替として、バリア層７１４にわたる抵抗は、同じ効果をもたらすように変えられてよい。
参照層７１２は、バリア層７１４の面に対して垂直な方位をもつ磁気状態を含み得る。たとえば、磁気状態は、バリア層７１４の方を指している（たとえば、反平行）か、またはバリア層７１４から逸れて指している（たとえば、平行）かのどちらかであってよい。参照層７１２の磁気状態も、平行または反平行に固定されてよい。さらに、フリー層７１６も、参照層７１２の磁気状態に対して平行または反平行のいずれかである磁気状態を含み得る。いくつかの態様では、フリー層７１６の磁気状態が、参照層の磁気状態に対して平行それとも反平行であるかによって、ビットセルが「１」それとも「０」を表すかが決定し得る。フリー層７１６の磁気状態は、参照層７１２の磁気状態に対して平行から反平行に、またはその反対に変更され得る。
参照層７１２に対して平行または反平行のいずれかになるような、フリー層７１６の切替えは、ＳＨＭ層７２０に電流を印加することによって達成され得る。ＳＨＭ層７２０は、スピンホール効果（ＳＨＥ）によりスピン軌道トルク（ＳＯＴ）を生成し得る。たとえば、フリー層７１６の面に対して平行なＳＨＭ層７２０を通して、電流（たとえば、ＳＴＴ電流）が印加され得る。ＳＯＴは、フリー層７１６の磁気状態に対して垂直なスピン電流を生成することができ、これにより、フリー層７１６の磁気状態は、フリー層７１６の面に対して平行になる。同時に、弱電流が、参照層７１２に対して平行または反平行のいずれかの方向で、ＭＴＪ７１０にわたって印加される。弱電流が、参照層７１２に対して平行であるか、それとも反平行であるかに依存して、フリー層７１６の磁気モーメントは、弱電流の方位に従うように上または下回転する。
動作において、ビット線（ＢＬ）＜１＞にわたってＶｗｒｉｔｅ信号を印加することによって、ビットセル７０２Ｂ中に「１」が書き込まれ得る。ビット線バー（ＢＬＢ）＜１＞は接地されてよく、書込みワード線（ＷＷＬ）＜０＞および読取りワード線（ＲＷＬ）＜０＞は、第１のトランジスタ７３０および第２のトランジスタ７４０をオンに切り替えるようにオンにされてよい。Ｖｗｒｉｔｅ信号は、ＳＨＭ層７２０およびＭＴＪ７１０を通して上方向に移動してよく、破線矢印によって見られるように、フリー層７１６の磁気モーメントを、「１」を表すように平行方位に回転させる。第２のトランジスタ７４０のバイアスおよび／または金属の抵抗率により、ＭＴＪ７１０を通してよりも多くの電流が、ＳＨＭ層７２０を通して流れることになる。ＢＬ、ＢＬＢ、ＷＷＬ、およびＲＷＬの選択を変えることによって、他のビットセルが書込みを受け得ることが理解されよう。
動作において、ＢＬＢ＜１＞にわたってＶｗｒｉｔｅ信号を印加することによって、中心ビットセル７０２Ｅ中に「０」が書き込まれ得る。ＢＬ＜１＞は接地されてよく、ＷＷＬ＜１＞およびＲＷＬ＜１＞は、第１のトランジスタ７３０および第２のトランジスタ７４０をオンに切り替えるようにオンにされてよい。Ｖｗｒｉｔｅ信号は、ＭＴＪ７１０を通して下方向に、およびＳＨＭ層７２０を通して移動することができ、破線矢印によって見られるように、フリー層７１６の磁気モーメントを、「０」を表すように、反平行方位へ回転させる。第２のトランジスタ７４０のバイアスおよび／または金属の抵抗率により、ＭＴＪ７１０を通してよりも多くの電流が、ＳＨＭ層７２０を通して流れることになる。ＢＬ、ＢＬＢ、ＷＷＬ、およびＲＷＬの選択を変えることによって、他のビットセルが書込みを受け得ることが理解されよう。
動作において、ビットセル７０２Ｈを読み取ることは、ＢＬ＜１＞にわたってＶｒｅａｄ信号を印加し、ＢＬＢ＜１＞を接地し、ＷＷＬ＜２＞をオフにし、ＲＷＬ＜２＞をオンにすることによって達成され得る。Ｖｒｅａｄ信号は、参照層７１２およびフリー層７１６の磁気モーメントに対して平行または反平行のいずれかで、ＭＴＪ７１０を通して移動して、磁気モーメントが「１」それとも「０」であるかを読み取る。破線矢印は、電流フローを示す。Ｖｒｅａｄ信号は、フリー層７１６の磁気状態に対して大きな力を加えないので、Ｖｒｅａｄ信号は、Ｖｗｒｉｔｅ信号と等しいか、またはそれよりも大きくてもよい。ＢＬ、ＢＬＢ、ＷＷＬ、およびＲＷＬの選択を変えることによって、他のビットセルが読取りを受け得ることが理解されよう。ＭＲＡＭアレイは、スピントランスファートルク（ＳＴＴ）電流ＩＳＴＴを使って、ビットセルのうちの少なくとも１つの、状態をセットするように動作可能な、図６に示すドライバ６５０も含み得る。
利点は、より小さいビットセルサイズ、ＳＨＭ層からのスピントランスファートルク生成に関するより高い効率、および低減された電流による、増大したバリア層耐久性を含む。さらに、決定性切替えは、外部磁界も、複雑な製作ステップ（たとえば、異方性／酸化傾斜）を使うこともなしに遂行され得る。この設計は、外部場に対する優れた保持および耐性のためにｐＭＴＪを使う。さらに、この技法は、改善した耐久性（たとえば、Ｖｂａｒｒｉｅｒの５〜１０倍の低減）のために、バリア層（たとえば、酸化マグネシウム（ＭｇＯ））にわたるより低い電圧を伴う。さらに、この技法は、大規模バイアス読取り（たとえば、ＶｒｅａｄがＶｗｒｉｔｅよりも大きくてよい）を可能にすることによって、読取り速度を向上する。
図８は、本開示の態様による、スピン軌道トルク（ＳＯＴ）支援スピントランスファートルク（ＳＴＴ）磁気ランダムアクセスメモリ（ＭＲＡＭ）ビットセルを実装するための半導体デバイス８００の断面図を示す。半導体デバイス８００は、エピタキシャルに並べられるとともにコンタクト層８１０によって支持される、第１〜第４のビアＶ１〜Ｖ４および第１〜第５の金属層（たとえば、導電性相互接続部）Ｍ１〜Ｍ５のいくつかの層を含み得る。コンタクト層８１０は、基板層８１２（たとえば、シリコン）によって支持することができる。第１〜第４のビアＶ１〜Ｖ４および第１〜第５の金属層Ｍ１〜Ｍ５は、配線工程（ＢＥＯＬ）プロセスに従って製作され得る。
磁気トンネル接合（ＭＴＪ）８３０（たとえば、ｐＭＴＪ）が、第４の金属層Ｍ４と第５の金属層Ｍ５との間に結合されるように、第５のビアＶ５と同じ層（たとえば、ビット線バー（ＢＬＢ）ＳＴＴ線）の上に製作され得る。ビット線は、第２の金属層Ｍ２においてアクセスされ得る。関連態様では、ＭＴＪ８３０は、配線工程（ＢＥＯＬ）プロセスに従って製作され得る。たとえば、ＭＴＪ８３０は、本開示の範囲から逸脱することなく、第１〜第４のビアＶ１〜Ｖ４のうちのいずれにも対応するどのレベルで製作されてもよい。これらは、例としてのみ与えられるのであって、非限定的である。たとえば、ＭＴＪ８３０は、Ｍ１またはＭ２など、より低い金属レベルで製作されてもよい。
ＭＴＪ８３０は、第４の金属層Ｍ４と結合するための、スピンホール金属（ＳＨＭ）層および下部電極（ＢＥ）８４０によって支持されるフリー層８３２を含み得る。バリア層８３４は、フリー層８３２によって支持することができる。参照層８３６（たとえば、固定層）は、バリア層８３４によって支持することができる。ビット線コンタクト（たとえば、ＭＴＪ上部電極（ＴＥ）層）８５０が、第５の金属層Ｍ５と結合するために参照層８３６上にあってよい。関連バージョンでは、ＳＨＭ層８４０は、言及したスピンホール金属のうちの１つである。さらに、バリア層８３４は、言及したバリア層材料のうちの１つである。
第１のトランジスタ８２０および第２のトランジスタ８２２が、基板工程（ＦＥＯＬ）プロセスに従って、基板層８１２上に製作され得る。第１のトランジスタ８２０および第２のトランジスタ８２２は、それぞれ、第１および第２のゲート８５０、８５２を含み得る。第１のトランジスタ８２０および第２のトランジスタ８２２は、コンタクト層８１０（たとえば、タングステン）上に配置されているビット線コンタクト（たとえば、ソース／ドレインコンタクト）８５４、８５６、８５８、および８６０をさらに含み得る。ビット線コンタクト８５４、８５６、８５８、および８６０は、第１のトランジスタ８２０および第２のトランジスタ８２２を、ＭＴＪ８３０、ＢＬ、およびＢＬＢに結合し得る。図８は、縮尺通りには描かれていないことに留意されたい。たとえば、構成要素は、基板層８１２から第５の金属層Ｍ５に向かって規模が増大してよい。さらに、ＭＴＪ８３０は、他の構成要素に対して非常に小さい場合がある。
図９は、本開示の態様による、スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイを使ってメモリを格納する方法を示すプロセスフロー図である。方法９００は、ブロック９０２において、スピンホール導電性材料および垂直磁気トンネル接合（ｐＭＴＪ）を通して増大スピントランスファートルク（ＳＴＴ）電流を駆動して、ｐＭＴＪの参照層およびスピンホール導電性材料からスピン電流を生成するステップを含む。たとえば、参照層５１２、７１２に対して平行または反平行のいずれかとなるような、フリー層５１６、７１６の切替えは、スピンホール金属（ＳＨＭ）層５２０、７２０に電流を印加することによって達成され得る。ＳＨＭ層５２０、７２０は、スピンホール効果（ＳＨＥ）によりスピン軌道トルク（ＳＯＴ）を生成し得る。
たとえば、フリー層５１６、７１６の面に対して平行なＳＨＭ層５２０、７２０を通して、電流が印加され得る。ＳＯＴは、フリー層５１６、７１６の磁気状態に対して垂直なスピン電流を生成することができ、これにより、フリー層５１６、７１６の磁気状態は、フリー層５１６、７１６の面に対して平行になる。同時に、弱電流が、参照層５１２、７１２に対して平行または反平行のいずれかの方向で、ＭＴＪ５１０、７１０にわたって印加される。弱電流が、参照層５１２、７１２に対して平行であるか、それとも反平行であるかに依存して、フリー層５１６、７１６の磁気モーメントは、弱電流の方位に従うように上または下回転する。
方法９００は、ブロック９０４において、スピンホール導電性材料からの増大ＳＴＴ電流およびスピンホール効果を使って、ビットセルのうちの少なくとも１つの、状態をセットするステップをさらに含み得る。たとえば、フリー層５１６、７１６の磁気状態が平行であるとき、「１」がセットされてよい。フリー層５１６、７１６の磁気状態が反平行であるとき、「０」がセットされてよい。
方法９００は、参照層上のビット線に接触するステップをさらに含み得る。たとえば、ビット線は、ビットセルアレイ５００、７００に対して、読取りおよび／または書込み動作において使われ得る。スピンホール導電性材料は、ソース線コンタクトのペアであってよい。たとえば、ソース線コンタクトは、ソース線コンタクトのペアの間に電流を流すことによって、ビットセルアレイ５００、７００に対して、読取りおよび／または書込み動作において使われ得る。さらに、ビットセルは、１トランジスタ、２ダイオード、および１接合メモリセルであってよい（図４および図５参照）。代替として、ビットセルは、２トランジスタおよび１接合メモリセルであってよい（図６および図７参照）。
関連態様では、方法９００は、書込み値をセットするために、増大ＳＴＴ電流を、ＭＴＪを通して方向付けるように、ＭＴＪ抵抗およびスピンホール効果抵抗を調整するステップをさらに含む。たとえば、書込み動作中、トランジスタ５４０または第２のトランジスタ７４０のバイアスは、より多くの、またはより少ない電流を、ＳＨＭ層５２０、７２０にわたって、および／またはＭＴＪ５１０、７１０にわたって流れることから誘導するように変えられてよい。たとえば、ＭＴＪ抵抗（ＲＭＴＪ）およびスピンホール効果抵抗（ＲＳＨＥ）が、書込み値をセットするように、ＭＴＪ５１０、７１０を通してＳＴＴ電流（ＩＳＴＴ）を方向付けるように調整され得る。ＲＭＴＪはまた、ＭＴＪ５１０、７１０の寸法を変えることによって調整され得る。さらに、ＲＳＨＥは、ＳＨＭ層５２０、７２０の材料およびＳＨＭ層５２０、７２０の寸法を変えることによって調整され得る。
関連態様では、方法９００は、増大ＳＴＴ電流に従って抵抗面積積を調整するステップをさらに含む。たとえば、バリア層５１４、７１４にわたる抵抗は、より多くの、またはより少ない電流が、ＳＨＭ層５２０、７２０にわたって、および／またはＭＴＪ５１０、７１０にわたって流れるのを誘導するように変えられてよい。ＲＭＴＪはまた、ＭＴＪ５１０、７１０の寸法を変えることによって調整され得る。さらに、ＲＳＨＥは、ＳＨＭ層５２０、７２０の材料およびＳＨＭ層５２０、７２０の寸法を変えることによって調整され得る。たとえば、ＳＨＭ層５２０、７２０の幅を増大すると、ＲＳＨＥを下げることになる。代替として、バリア層５１４、７１４にわたる抵抗は、同じ効果をもたらすように変えられてよい。
本開示の態様によると、ＭＲＡＭアレイはビットセルを含んでよく、各ビットセルはｐＭＴＪを含む。ｐＭＴＪは、参照層、参照層を支持するバリア層、およびバリア層を支持するフリー層を含む。スピンホール導電性材料層が、フリー層を支持し得る。ＭＲＡＭアレイは、スピンホール導電性材料からの増大スピントランスファートルク（ＳＴＴ）電流およびスピンホール効果を使って、ビットセルのうちの少なくとも１つの、状態をセットするための手段も含む。状態は、参照層およびスピンホール導電性材料からスピン電流が生成されるように、スピンホール導電性材料およびｐＭＴＪを通して増大ＳＴＴ電流を駆動することによってセットされる。駆動手段は、図４および図６に示したようなドライブ４５０、６５０であり得る。別の態様では、前述の手段は、前述の手段によって記載される機能を実施するように構成された任意のモジュールまたは任意の装置もしくは材料であってよい。
スピンホール効果（ＳＨＥ）は、従来のホール効果に類似したスピントロニックである。たとえば、スピンホール効果に起因するスピン軌道トルク（ＳＯＴ）は、電荷の結合、およびスピン軌道相互作用によるスピン電流から発生し得る。スピンホール効果により、スピンホール金属（ＳＨＭ）を流れる電荷電流が、スピン軌道相互作用による、界面におけるスピン蓄積（たとえば、空間分離）を生じる。この現象は、電子がそれらのスピン標識に従って分離される電子散乱機構による。
本開示の態様は、読取り性能、耐久性、または保持など、他のプロパティを低下することなく、ＭＴＪの切替え／書込みを改善することを対象とする。本開示の一態様は、切替えエネルギーを削減すると同時に、スイッチ速度および耐久性を増すためのスピン軌道トルク（ＳＯＴ）支援ＭＲＡＭ切替えを対象とする。本開示の本態様では、ＳＴＴ電流（たとえば、ＩＳＴＴ）が、ＳＯＴ支援ＭＲＡＭの状態を選択するために依拠される。スピン軌道トルク支援ＳＴＴ−ＭＲＡＭ設計は、状態（たとえば、平行／反平行）を選択するのに垂直ＳＴＴに依拠しながら、スピン軌道トルクの高速反転速度を利用する。
図１０は、本開示の態様が有利に利用され得る例示的ワイヤレス通信システム１０００を示すブロック図である。説明のために、図１０は、３つのリモートユニット１０２０、１０３０、および１０５０、ならびに２つの基地局１０４０を示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを理解されよう。リモートユニット１０２０、１０３０および１０５０は、開示されたｐＭＴＪデバイスを含むＩＣデバイス１０２５Ａ、１０２５Ｃ、および１０２５Ｂを含む。他のデバイスも、基地局、スイッチングデバイス、およびネットワーク機器などの、開示されたｐＭＴＪデバイスを含み得ることが認識されよう。図１０は、基地局１０４０からリモートユニット１０２０、１０３０、および１０５０への順方向リンク信号１０８０と、リモートユニット１０２０、１０３０、および１０５０から基地局１０４０への逆方向リンク信号１０９０とを示す。
図１０では、リモートユニット１０２０はモバイル電話として示され、リモートユニット１０３０はポータブルコンピュータとして示され、リモートユニット１０５０はワイヤレスローカルループシステム内の固定ロケーションリモートユニットとして示される。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末（ＰＤＡ）などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶するかもしくは取り出す通信デバイス、あるいはそれらの組合せであってよい。図１０は本開示の態様によるリモートユニットを示すが、本開示はこれらの例示的に示されるユニットに限定されない。本開示の態様は、開示されたｐＭＴＪデバイスを含む多くのデバイスにおいて適切に採用され得る。
図１１は、上記で開示した垂直磁気トンネル接合（ｐＭＴＪ）構造体などの、半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される設計用ワークステーションを示すブロック図である。設計用ワークステーション１１００は、オペレーティングシステムソフトウェアと、サポートファイルと、ＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアとを収容するハードディスク１１０１を含む。設計用ワークステーション１１００はまた、本開示の一態様による垂直磁気トンネル接合構造体などの回路１１１０または半導体構成要素１１１２の設計を容易にするために、ディスプレイ１１０２を含む。記憶媒体１１０４が、回路１１１０または半導体構成要素１１１２の設計を有形に記憶するために設けられる。回路１１１０または半導体構成要素１１１２の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットにおいて記憶媒体１１０４上に記憶することができる。記憶媒体１１０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション１１００は、記憶媒体１１０４から入力を受け取るか、または記憶媒体１１０４に出力を書き込むためのドライブ装置１１０３を含む。
記憶媒体１１０４上に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含み得る。記憶媒体１１０４上にデータを与えることは、半導体ウエハを設計するためのプロセス数を削減することによって、回路１１１０または半導体構成要素１１１２の設計を容易にする。
ファームウェアおよび／またはソフトウェアの実装形態の場合、この方法は、本明細書で説明した機能を実施するモジュール（たとえば、プロシージャ、関数など）を用いて実装され得る。本明細書で説明される手順を実装する際に、命令を有形に具現する機械可読媒体を使用することができる。たとえば、ソフトウェアコードがメモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装されてよい。本明細書において使用される「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。
ファームウェアおよび／またはソフトウェアにおいて実装される場合に、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして記憶され得る。例には、データ構造を用いて符号化されたコンピュータ可読媒体、およびコンピュータプログラムを用いて符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用することができるとともに、コンピュータによってアクセスすることができる他の媒体を含むことができ、本明細書において使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はレーザーを用いてデータを光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲に含まれるべきである。
コンピュータ可読媒体上のストレージに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。たとえば、通信装置は、命令およびデータを表す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲において概説される機能を実装させるように構成される。
本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書において様々な変更、置換、および改変を施すことができることを理解されたい。たとえば、「上」および「下」などの関係語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転される場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指すことがある。その上、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。当業者は本開示から容易に理解するであろうが、本明細書に記載の対応する構成とほぼ同じ機能を実施し、またはほぼ同じ結果を達成する、現存し、または後に開発されるプロセス、機械、製造、組成物、手段、方法、およびステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。
さらに、本明細書の開示に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は理解されよう。ハードウェアとソフトウェアとのこの互換性について明確に例示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記で概してそれらの機能性に関して説明した。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課される設計の制約によって決まる。当業者は説明された機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきでない。
本開示に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、本明細書で説明する機能を実施するように設計された、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実施され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）としても実装され得る。
本開示に関して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその２つの組合せにおいて直接的に実施され得る。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に存在することができる。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体はプロセッサに一体化されてよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在してよい。ＡＳＩＣはユーザ端末の中に存在してよい。代替として、プロセッサおよび記憶媒体は、個別の構成要素としてユーザ端末の中に存在してよい。
１つまたは複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、または任意のそれらの組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶され得るか、またはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムのある場所から別の場所への転送を容易にする任意の媒体を含む通信媒体の両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスされ得る任意の利用可能な媒体であってよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で規定されたプログラムコード手段を搬送または格納するために使用することができ、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスできる任意の他の媒体を含むことができる。また、任意の接続も厳密にはコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は媒体の定義に含まれる。本明細書で使用するディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザーを用いてデータを光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲に含まれるべきである。
上記の説明は、いかなる当業者も本明細書で説明する様々な態様を実践できるようにするために与えられる。これらの態様への様々な修正は当業者に容易に明らかになり、本明細書で定義する一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書で示された態様に限定されるようには意図されておらず、特許請求の範囲の文言と矛盾しないすべての範囲に一致すべきであり、ここで、単数形の要素への参照は、特にそのように述べられていない限り、「唯一無二の」を意味するのではなく、「１つまたは複数の」を意味するように意図されている。その他の形で特に述べられない限り、「いくつかの」という用語は、１つまたは複数を指す。項目のリスト「のうちの少なくとも１つ」を指す句は、単一の部材を含む、これらの項目の任意の組合せを指す。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａおよびｂ、ａおよびｃ、ｂおよびｃ、ならびにａ、ｂおよびｃを含むことが意図される。当業者に知られている、または後に知られるようになる、本開示全体にわたって説明する様々な態様の要素の構造的および機能的な均等物のすべては、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるように意図されている。その上、本明細書で開示したものはいずれも、そのような開示が特許請求の範囲において明示的に記載されているかどうかにかかわらず、公に捧げられることを意図するものではない。いかなるクレーム要素も、要素が「のための手段」という句を使用して明確に記載されていない限り、または、方法クレームの場合、要素が「のためのステップ」という句を使用して記載されていない限り、米国特許法第１１２条第６項の規定に基づいて解釈されるべきではない。
４００ １トランジスタ２ダイオード（１Ｔ２Ｄ）スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセル、ビットセル
４１０ 磁気トンネル接合（ＭＴＪ）
４１２ 参照層
４１４ バリア層
４１６ フリー層
４２０ スピンホール導電性材料（ＳＨＭ）層
４３０ 第１のダイオード
４３２ 第２のダイオード
４５０ ドライバ
５００ ２トランジスタ（２Ｔ）スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイ、ビットセルアレイ
５０２ ビットセル
５１０ 磁気トンネル接合（ＭＴＪ）
５１２ 参照層
５１４ バリア層
５１６ フリー層
５２０ スピンホール導電性材料（ＳＨＭ）層
５３０ 第１のダイオード
５３２ 第２のダイオード
５４０ トランジスタ
６００ スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセル、ビットセル
６１０ 磁気トンネル接合（ＭＴＪ）
６１２ 参照層
６１４ バリア層
６１６ フリー層
６２０ スピンホール導電性材料（ＳＨＭ）層
６３０ 第１のトランジスタ
６４０ 第２のトランジスタ
６５０ ドライバ
７００ スピン軌道トルク（ＳＯＴ）およびスピントランスファートルク（ＳＴＴ）ビットセルアレイ、ビットセルアレイ
７１０ 磁気トンネル接合（ＭＴＪ）
７１２ 参照層
７１４ バリア層
７１６ フリー層
７２０ スピンホール導電性材料（ＳＨＭ）層
７３０ 第１のトランジスタ
８００ 半導体デバイス
８１０ コンタクト層
８１２ 基板層
８２０ 第１のトランジスタ
８２２ 第２のトランジスタ
８３０ 磁気トンネル接合（ＭＴＪ）
８３２ フリー層
８３４ バリア層
８３６ 参照層
８４０ スピンホール金属（ＳＨＭ）層および下部電極（ＢＥ）、ＳＨＭ層
８５０ ビット線コンタクト、第１のゲート
８５２ 第２のゲート
８５４ ビット線コンタクト
８５６ ビット線コンタクト
８５８ ビット線コンタクト
８６０ ビット線コンタクト
１０００ ワイヤレス通信システム
１０２０ リモートユニット
１０２５ ＩＣデバイス
１０３０ リモートユニット
１０４０ 基地局
１０５０ リモートユニット
１１００ ワークステーション
１１０１ ハードディスク
１１０２ ディスプレイ
１１０３ ドライブ装置
１１０４ 記憶媒体
１１１０ 回路
１１１２ 半導体構成要素

Claims (20)

  1. 磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイであって、
    複数のビットセルであって、前記複数のビットセルの各々は、
    参照層、前記参照層を支持するバリア層、および前記バリア層を支持するフリー層を含む垂直磁気トンネル接合（ｐＭＴＪ）と、
    前記フリー層を支持するスピンホール導電性材料層とを備える、複数のビットセルと、
    前記参照層および前記スピンホール導電性材料層からスピン電流が生成されるように、前記スピンホール導電性材料層および前記ｐＭＴＪを通して増大スピントランスファートルク（ＳＴＴ）電流を駆動することによって、前記スピンホール導電性材料層からの前記増大ＳＴＴ電流およびスピンホール効果を使って、前記複数のビットセルのうちの少なくとも１つの、状態をセットするように動作可能なドライバとを備えるＭＲＡＭアレイ。
  2. 前記参照層上にビット線コンタクトをさらに備える、請求項１に記載のＭＲＡＭアレイ。
  3. 前記スピンホール導電性材料層上にソース線コンタクトのペアをさらに備える、請求項１に記載のＭＲＡＭアレイ。
  4. ソース線コンタクトの前記ペアの間を電流が流れる、請求項３に記載のＭＲＡＭアレイ。
  5. 前記複数のビットセルの各々は、１トランジスタ、２ダイオード、および１接合メモリセルを備える、請求項１に記載のＭＲＡＭアレイ。
  6. 前記複数のビットセルの各々は、２トランジスタおよび１接合メモリセルを備える、請求項１に記載のＭＲＡＭアレイ。
  7. 音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、モバイルフォン、およびポータブルコンピュータのうちの少なくとも１つに一体化される、請求項１に記載のＭＲＡＭアレイ。
  8. 磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイ中にメモリを格納する方法であって、
    スピンホール導電性材料および垂直磁気トンネル接合（ｐＭＴＪ）を通して増大スピントランスファートルク（ＳＴＴ）電流を駆動して、前記ｐＭＴＪの参照層および前記スピンホール導電性材料からスピン電流を生成するステップと、
    前記スピンホール導電性材料からの前記増大ＳＴＴ電流およびスピンホール効果を使って、複数のビットセルのうちの少なくとも１つの、状態をセットするステップとを含む方法。
  9. 前記参照層上でビット線を接触させるステップをさらに含む、請求項８に記載の方法。
  10. 前記スピンホール導電性材料は、ソース線コンタクトのペアを備える、請求項８に記載の方法。
  11. ソース線コンタクトの前記ペアの間に電流を流すステップをさらに含む、請求項１０に記載の方法。
  12. 書込み値をセットするために、前記増大ＳＴＴ電流を、前記ｐＭＴＪを通して方向付けるように、ＭＴＪ抵抗およびスピンホール効果抵抗を調整するステップをさらに含む、請求項８に記載の方法。
  13. 前記増大ＳＴＴ電流に従って抵抗面積積を調整するステップをさらに含む、請求項８に記載の方法。
  14. 音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、モバイルフォン、およびポータブルコンピュータのうちの少なくとも１つに前記ＭＲＡＭアレイを組み込むステップをさらに含む、請求項８に記載の方法。
  15. 磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイであって、
    複数のビットセルであって、前記複数のビットセルの各々は、
    参照層、前記参照層を支持するバリア層、および前記バリア層を支持するフリー層を含む垂直磁気トンネル接合（ｐＭＴＪ）と、
    前記フリー層を支持するスピンホール導電性材料層とを備える、複数のビットセルと、
    前記参照層および前記スピンホール導電性材料層からスピン電流が生成されるように、前記スピンホール導電性材料層および前記ｐＭＴＪを通して増大スピントランスファートルク（ＳＴＴ）電流を駆動することによって、前記スピンホール導電性材料層からの前記増大ＳＴＴ電流およびスピンホール効果を使って、前記複数のビットセルのうちの少なくとも１つの、状態をセットするための手段とを備えるＭＲＡＭアレイ。
  16. 前記参照層上にビット線コンタクトをさらに備える、請求項１５に記載のＭＲＡＭアレイ。
  17. 前記スピンホール導電性材料層上にソース線コンタクトのペアをさらに備える、請求項１５に記載のＭＲＡＭアレイ。
  18. 前記複数のビットセルのうちの少なくとも１つは、１トランジスタ、２ダイオード、および１接合メモリセルを備える、請求項１５に記載のＭＲＡＭアレイ。
  19. 前記複数のビットセルのうちの前記少なくとも１つは、２トランジスタおよび１接合メモリセルを備える、請求項１５に記載のＭＲＡＭアレイ。
  20. 音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、モバイルフォン、およびポータブルコンピュータのうちの少なくとも１つに一体化される、請求項１５に記載のＭＲＡＭアレイ。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3382768B1 (en) * 2015-11-27 2020-12-30 TDK Corporation Spin current magnetization reversal element, magnetoresistance effect element, and magnetic memory
US10431734B2 (en) 2017-01-24 2019-10-01 Qualcomm Incorporated Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory
CN108666339B (zh) * 2017-03-28 2020-11-13 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其存储单元的制造方法
US10229722B2 (en) * 2017-08-01 2019-03-12 International Business Machines Corporation Three terminal spin hall MRAM
WO2019031226A1 (ja) 2017-08-07 2019-02-14 Tdk株式会社 スピン流磁気抵抗効果素子及び磁気メモリ
US10739186B2 (en) * 2017-11-20 2020-08-11 Samsung Electronics Co., Ltd. Bi-directional weight cell
US10971229B2 (en) * 2018-04-23 2021-04-06 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US11165012B2 (en) * 2018-10-29 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
US11069853B2 (en) * 2018-11-19 2021-07-20 Applied Materials, Inc. Methods for forming structures for MRAM applications
US10726892B2 (en) 2018-12-06 2020-07-28 Sandisk Technologies Llc Metallic magnetic memory devices for cryogenic operation and methods of operating the same
EP3671749B1 (en) * 2018-12-20 2021-08-11 IMEC vzw Stt-assisted sot-mram bit cell
US10971677B2 (en) * 2018-12-27 2021-04-06 Academia Sinica Electrically controlled nanomagnet and spin orbit torque magnetic random access memory including the same
WO2020150451A1 (en) * 2019-01-18 2020-07-23 Everspin Technologies, Inc. Magnetoresistive stack/structure and methods therefor
KR102518015B1 (ko) * 2019-01-31 2023-04-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
CN111640769B (zh) * 2019-03-01 2023-04-18 中电海康集团有限公司 自旋轨道矩磁性存储器单元及磁性存储器
US10762942B1 (en) 2019-03-29 2020-09-01 Honeywell International Inc. Magneto-resistive random access memory cell with spin-dependent diffusion and state transfer
US11469267B2 (en) 2019-05-17 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. SOT MRAM having dielectric interfacial layer and method forming same
US10916282B2 (en) 2019-06-20 2021-02-09 International Business Machines Corporation Control of switching trajectory in spin orbit torque devices by micromagnetic configuration
CN112186098B (zh) * 2019-07-02 2023-04-07 中电海康集团有限公司 基于自旋轨道矩的磁性存储器件及sot-mram存储单元
KR102657361B1 (ko) 2019-07-05 2024-04-17 삼성전자주식회사 자기 메모리 장치
KR102657583B1 (ko) 2019-07-19 2024-04-15 삼성전자주식회사 가변 저항 메모리 소자
US11289538B2 (en) * 2019-07-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and semiconductor die, and method of fabricating memory device
CN112542190A (zh) * 2019-09-23 2021-03-23 中电海康集团有限公司 存储器、存储器的写入方法和读取方法
US11289143B2 (en) * 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector
EP3848933A1 (en) * 2020-01-07 2021-07-14 Antaios Sot mram cell and array comprising a plurality of sot mram cells
US10964367B1 (en) 2020-01-31 2021-03-30 Globalfoundries U.S. Inc. MRAM device comprising random access memory (RAM) and embedded read only memory (ROM)
US11251362B2 (en) 2020-02-18 2022-02-15 International Business Machines Corporation Stacked spin-orbit-torque magnetoresistive random-access memory
CN111489777B (zh) * 2020-04-15 2023-11-10 上海新微技术研发中心有限公司 磁性存储器结构、阵列、读写控制方法及制备方法
US11145347B1 (en) * 2020-05-21 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and memory circuit
US11145676B1 (en) * 2020-05-22 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element
US11545201B2 (en) * 2020-06-23 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with unipolar selector
US11283008B1 (en) * 2020-08-31 2022-03-22 Western Digital Technologies, Inc. Apparatus and methods for magnetic memory devices with magnetic assist layer
US11393516B2 (en) 2020-10-19 2022-07-19 Western Digital Technologies, Inc. SOT-based spin torque oscillators for oscillatory neural networks
WO2022094107A1 (en) * 2020-10-29 2022-05-05 The Regents Of The University Of California Spin-orbit rectifier for weak radio frequency energy harvesting
US11342015B1 (en) * 2020-11-24 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and memory circuit
CN112701216B (zh) * 2020-12-28 2024-01-23 西安交通大学 一种磁多层结构及sot-mram
CN112701214B (zh) * 2020-12-28 2023-09-01 西安交通大学 铁电调控人工反铁磁自由层的自旋轨道矩磁随机存储器
WO2022160226A1 (zh) * 2021-01-29 2022-08-04 北京航空航天大学 一种存储阵列、存储器、制备方法及写入方法
US11961544B2 (en) 2021-05-27 2024-04-16 International Business Machines Corporation Spin-orbit torque (SOT) magnetoresistive random-access memory (MRAM) with low resistivity spin hall effect (SHE) write line
US11844284B2 (en) 2021-06-29 2023-12-12 International Business Machines Corporation On-chip integration of a high-efficiency and a high-retention inverted wide-base double magnetic tunnel junction device
WO2023279345A1 (zh) * 2021-07-08 2023-01-12 华为技术有限公司 磁性随机存储器及其数据写入和读取方法、电子设备
US12020736B2 (en) * 2021-08-13 2024-06-25 International Business Machines Corporation Spin-orbit-torque magnetoresistive random-access memory array
US11915734B2 (en) 2021-08-13 2024-02-27 International Business Machines Corporation Spin-orbit-torque magnetoresistive random-access memory with integrated diode
US11793001B2 (en) 2021-08-13 2023-10-17 International Business Machines Corporation Spin-orbit-torque magnetoresistive random-access memory
US12016251B2 (en) 2021-08-25 2024-06-18 International Business Machines Corporation Spin-orbit torque and spin-transfer torque magnetoresistive random-access memory stack
CN113782078B (zh) * 2021-09-18 2023-10-10 北京航空航天大学 一种基于磁隧道结的数据处理方法及装置
US11869561B2 (en) 2021-09-23 2024-01-09 International Business Machines Corporation Spin orbit-torque magnetic random-access memory (SOT-MRAM) with cross-point spin hall effect (SHE) write lines and remote sensing read magnetic tunnel-junction (MTJ)
CN114184833B (zh) * 2021-10-27 2024-08-20 中国科学院微电子研究所 自旋霍尔器件、霍尔电压的获取方法及最大池化的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090185410A1 (en) * 2008-01-22 2009-07-23 Grandis, Inc. Method and system for providing spin transfer tunneling magnetic memories utilizing unidirectional polarity selection devices
US20100097852A1 (en) * 2008-10-20 2010-04-22 Seagate Technology Llc Mram diode array and access method
JP2014045196A (ja) * 2012-08-26 2014-03-13 Samsung Electronics Co Ltd スイッチングに基づいたスピン軌道相互作用を使用する磁気トンネルリング接合と、磁気トンネルリング接合を利用するメモリを提供するための方法及びシステム
US20150213865A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated High density low power gshe-stt mram
US9300295B1 (en) * 2014-10-30 2016-03-29 Qualcomm Incorporated Elimination of undesirable current paths in GSHE-MTJ based circuits

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252439A1 (en) * 2013-03-08 2014-09-11 T3Memory, Inc. Mram having spin hall effect writing and method of making the same
US8963222B2 (en) 2013-04-17 2015-02-24 Yimin Guo Spin hall effect magnetic-RAM
CN105229741B (zh) * 2013-06-21 2018-03-30 英特尔公司 Mtj自旋霍尔mram位单元以及阵列
WO2015102739A2 (en) * 2013-10-18 2015-07-09 Cornell University Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers
US9343658B2 (en) 2013-10-30 2016-05-17 The Regents Of The University Of California Magnetic memory bits with perpendicular magnetization switched by current-induced spin-orbit torques
US10008248B2 (en) 2014-07-17 2018-06-26 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
US9634241B2 (en) 2014-08-06 2017-04-25 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions including Heusler multilayers
US9218864B1 (en) 2014-10-04 2015-12-22 Ge Yi Magnetoresistive random access memory cell and 3D memory cell array
CN105161613A (zh) * 2015-08-18 2015-12-16 北京航空航天大学 一种基于双势垒结构的磁存储器件
CN105280214B (zh) * 2015-09-10 2018-02-27 中国科学院物理研究所 电流驱动型磁随机存取存储器和自旋逻辑器件
US9614002B1 (en) 2016-01-21 2017-04-04 Samsung Electronics Co., Ltd. 0T bi-directional memory cell
US9858975B1 (en) * 2016-08-24 2018-01-02 Samsung Electronics Co., Ltd. Zero transistor transverse current bi-directional bitcell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090185410A1 (en) * 2008-01-22 2009-07-23 Grandis, Inc. Method and system for providing spin transfer tunneling magnetic memories utilizing unidirectional polarity selection devices
US20100097852A1 (en) * 2008-10-20 2010-04-22 Seagate Technology Llc Mram diode array and access method
JP2014045196A (ja) * 2012-08-26 2014-03-13 Samsung Electronics Co Ltd スイッチングに基づいたスピン軌道相互作用を使用する磁気トンネルリング接合と、磁気トンネルリング接合を利用するメモリを提供するための方法及びシステム
US20150213865A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated High density low power gshe-stt mram
US9300295B1 (en) * 2014-10-30 2016-03-29 Qualcomm Incorporated Elimination of undesirable current paths in GSHE-MTJ based circuits

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