JP2019530981A - Ｐｖｄルテニウムを使用した方法及び装置 - Google Patents

Ｐｖｄルテニウムを使用した方法及び装置 Download PDF

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Abstract

ルテニウム含有ゲートスタック及び、ルテニウム含有ゲートスタックを形成する方法が説明される。ルテニウム含有ゲートスタックは、基板上にポリシリコン層と、ポリシリコン層上にケイ素化合物層と、ケイ素化合物層上にバリア層と、バリア層上にルテニウム層と、ルテニウム層の側面に窒化物を含むスペーサ層とを含み、ルテニウム層は、前記スペーサ層の形成後、窒化ルテニウムを実質的に全く含まない。ルテニウム層を形成することは、高抵抗セラミック材料を含む高電流静電チャック上のクリプトン環境下でルテニウムをスパッタリングすることを含む。スパッタされたルテニウム層は、約５００℃以上の温度でアニールされる。【選択図】図１

Description

［０００１］ 本開示は概して、物理的気相堆積（ＰＶＤ）されたルテニウムを取り込む方法及び電子デバイスに関する。具体的には、本開示は、より抵抗の低い膜を提供するため、ＰＶＤタングステンをＰＶＤ Ｒｕ層で代替する方法及び電子デバイスに関する。
［０００２］ 半導体集積回路の微細化が続いているため、従来の構造の多くは変更を余儀なくされており、新しい構造を作るために工程の改良が必要になっている。より大きな特徴サイズのための従来のＭＯＳ（金属酸化物半導体）トランジスタゲートには、堆積された窒化タングステンバリア層及びタングステンビア層が含まれる。スパッタリングは一般的に、ＷＮバリア層及びＷビア層の堆積で好まれる方法である。しかしながら、タングステンの抵抗は膜厚が減少すると増大し、その結果、ビットラインアプリケーションでは、将来のノードのＤＲＡＭの有用性が減少する。
［０００３］ そのため、当該技術分野では、ビットライン抵抗が低く、酸化に対して不感である膜、並びにその膜を堆積する方法が必要になっている。
［０００４］ 本開示の一又は複数の実施形態は、ゲートスタックを形成する方法を対象としている。ルテニウムを含むターゲットと、ターゲットに対向させてスパッタ堆積される基板を支持するためのペデスタルとを含むプラズマスパッタチャンバが提供される。ペデスタルは、約３５０℃以上の温度で、高電流静電チャックを備える。基板にルテニウム層を堆積するため、クリプトンがチャンバに流し込まれ、励起されてプラズマになる。アニールチャンバが提供され、基板上のルテニウム層は約５００℃以上の温度でアニールされる。
［０００５］ 本開示の追加の実施形態は、基板上に多結晶シリコン層と、多結晶シリコン層上にケイ素化合物層と、ケイ素化合物層上にバリア層と、バリア層上にルテニウム層と、ルテニウム層の側面に窒化物を含むスペーサ層とを備えるゲートスタックを対象としている。ルテニウム層は、スペーサ層の形成後、窒化ルテニウムを実質的に全く含まない。
［０００６］ 本開示の更なる実施形態は、ゲートスタックを形成する方法を対象とする。ポリシリコン層は基板上に形成される。ケイ素化合物層はポリシリコン層上に形成される。ケイ素化合物層は約２０Åの厚さのケイ化チタンを含む。バリア層はケイ素化合物層上に形成される。バリア層は、ＴｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉＮのうちの一又は複数を含む。オプションの界面層はバリア層上に形成される。ＰＶＤ Ｒｕ層は、バリア層又はオプションの界面層の上に堆積される。ＰＶＤ Ｒｕ層は、クリプトン環境下で約３５０℃以上の温度で、高抵抗セラミックを含む高電流静電チャック上で、基板に堆積される。ＰＶＤ Ｒｕ層は、約１００Åから約３００Åの範囲内の厚みを有する。ＰＶＤ Ｒｕ層は、約５００℃以上の温度でアニールされる。スペーサ層は、アニールされたＰＶＤ Ｒｕ層の側面に形成される。スペーサ層はＳｉＮを含み、窒化ルテニウムを実質的に全く形成しない。
［０００７］ 本発明の上述の特徴を詳細に理解しうるように、上記で簡単に要約されている本発明のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかし、本発明は他の等しく有効な実施形態も許容しうることから、付随する図面は、この発明の典型的な実施形態のみを示しており、したがって、発明の範囲を限定するとみなすべきではないことに、留意されたい。
本開示の一又は複数の実施形態による、ガススタックを示す。 本開示の一又は複数の実施形態による、物理的気相堆積チャンバの概略断面図を示す。 ルテニウム膜及びタングステン膜の金属抵抗を膜厚の関数のグラフとして示している。 ルテニウム膜の抵抗を静電チャック温度の関数のグラフとして示している。
［００１２］ 本発明のいくつかの例示的な実施形態を説明する前に、本発明は下記の説明において明記される構成又はプロセスステップの詳細事項に限定されないということを、理解されたい。本発明は、他の実施形態が可能であり、かつ、様々な方法で実践又は実行されることが可能である。
［００１３］ 本書で使用される「基板」とは、製造プロセス中に膜処理が実行される任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実行されうる基板表面には、用途に応じて、シリコン、酸化シリコン、ストレインドシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、炭素がドープされた酸化シリコン、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電材料などの任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるわけではない。基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し、アニールし、かつ／又はベイクするために、基板は前処理プロセスに曝露されることがある。本発明では、基板自体の表面に直接的に膜処理を行うことに加えて、開示されている膜処理ステップのうちの任意のものが、より詳細に後述するように、基板に形成された下部層に実施されることもある。「基板表面（ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」という語は、文脈に示唆されるこのような下部層を含むことを意図している。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されていれば、新たに堆積された膜／層の曝露面が基板表面となる。
［００１４］ 「前駆体」、「反応物質」、「反応性ガス」などの用語は、本明細書及び添付の特許請求の範囲で使用される場合、基板表面と反応することができる任意のガス種を指すために、交換可能に使用される。
［００１５］ 本開示の一又は複数の実施形態では、低抵抗Ｒｕ膜は、高温バイアス可能な（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｂｉａｓａｂｌｅ）静電チャック（ＥＳＣ）によって配置される。幾つかの実施形態は、約１９０℃から約５５０℃の温度範囲で、ＫｒスパッタされたＲｕプロセスを用いる。幾つかの実施形態では、Ｒｕ抵抗及び膜表面形態を改善するため、２段階のプロセスが用いられうる。上昇したプロセス温度が約１９０℃から約５５０℃の温度範囲にある状態で、ＥＳＣ温度の上昇、並びに、約６８０℃から約９００℃の範囲の温度でのアニール処理と共にＲｕ抵抗は低下する。高温Ｒｕプロセスと高温アニールプロセスを組み合わせることによって、Ｗ膜と比較して低い抵抗のＲｕ膜を形成することができる。
［００１６］ 図１を参照すると、本開示の一又は複数の実施形態は、金属酸化物半導体トランジスタゲートスタック４０を対象としている。トランジスタゲートスタック４０は、軽度にドープされたシリコン層基板１４の中に形成された、高度にドープされたソース／ドレイン（Ｓ／Ｄ）領域１０、１２を含み、これは、シリコンウエハの上に、或いはシリコンオンインシュレータ（ＳＯＩ）の中にまで、エピタキシャル形成されうる。薄いゲート酸化物層１６はＭＯＳ領域全体の上に、場合によっては、Ｓ／Ｄ領域１０、１２に対する注入及びアニールのステップの前に形成されうる。ゲートスタック４０はゲート酸化物層１６の上に形成される。様々な実施形態のゲートスタック４０は、多結晶シリコン層２０、ケイ素化合物層４２、バリア層４４及びルテニウム層４６を含む。酸化物−窒化物−酸化物（ＯＮＯ）構造は、多結晶シリコン層２０の内部に挟まれることがある。
［００１７］ ソース／ドレイン孔２６は、ゲートスタック４０を画定するため、Ｓ／Ｄ領域１０、１２の上のゲート酸化物層１６までフォトリソグラフィ的にエッチダウンされてもよい。酸化ケイ素から作られうるスペーサ２８は、ゲートスタック４０の側面に形成されうる。Ｓ／Ｄ領域１０、１２は、スタック４０を注入マスクとして使用するため、ゲートスタック４０の形成後に埋め込まれうる。
［００１８］ その後の処理ステップは、Ｓ／Ｄ孔２６の底部にゲート酸化物層１６を開き、必要であればオーミック接触層を提供し、Ｓ／Ｄ領域１０、１２に電気的に接触するため、Ｓ／Ｄ孔２６を多結晶シリコン又は金属で充填する。ＭＯＳゲートを形成するＳ／Ｄ領域１０、１２の間のゲート酸化物層１６上部に電気接点を提供するため、キャップ層２４は取り除くことができる。
［００１９］ 様々な実施形態のルテニウム層４６は、バリア層４４の直上に形成される。このように使用される場合、「直上」という用語は、ルテニウム層４６とバリア層４４との間に界面層がないことを意味する。
［００２０］ 本開示の一又は複数の実施形態は、基板１４上に多結晶シリコン層２０を含むゲートスタックを対象としている。ポリシリコン層２０は、適切な厚みを有してよく、任意の適切な技法によって形成されうる。幾つかの実施形態の多結晶シリコン層２０は、酸化物−窒化物−酸化物（ＯＮＯ）構造を含む。
［００２１］ ポリシリコン層２０上にケイ素化合物層４２が形成される。幾つかの実施形態のケイ素化合物層４２は、ケイ化チタン（ＴｉＳｉ）を含む。ケイ素化合物層４２の厚みは、任意の適切な厚みになりうる。幾つかの実施形態では、ケイ素化合物層４２は、約１０Å〜約５０Åの範囲内の、又は約１５Å〜約４０Åの範囲内の、又は約２０Å〜約３０Åの範囲内の厚みを有する。
［００２２］ ケイ素化合物層４２は、任意の適切な技術又はプロセスによって形成可能である。例えば、ケイ素化合物層４２は、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ原子層堆積（ＰＥＡＬＤ）又は物理的気相堆積（ＰＶＤ）によって、形成可能である。
［００２３］ バリア層４４はケイ素化合物層４２上に形成される。バリア層は、任意の適切な材料から、また、任意の適切な技術によって作ることができる。幾つかの実施形態では、バリア層は窒化物を含む。一又は複数の実施形態では、窒化物は、ＴｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉＮのうちの一又は複数を含む。
［００２４］ バリア層の厚みは、任意の適切な厚みになりうる。幾つかの実施形態では、バリア層４４は、約２０Å〜約２００Åの範囲内の、又は約３０Å〜約１５０Åの範囲内の、又は約５０Å〜約１００Åの範囲内の厚みを有する。
［００２５］ バリア層４４は、任意の適切な技術又はプロセスで形成されうる。例えば、バリア層４４は、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ原子層堆積（ＰＥＡＬＤ）又は物理的気相堆積（ＰＶＤ）によって、形成可能である。
［００２６］ ルテニウム層４６はバリア層４４上に形成される。ルテニウム層４６は物理的気相堆積によって形成され、ＰＶＤ Ｒｕ層と称される。ルテニウム層４６は、界面層なしで、バリア層４４の直上に形成されうる。このように使用される場合、「界面層」とは、バリア層４４とルテニウム層４６との間に、分離するように意図的に形成される層である。幾つかの実施形態では、ルテニウム層４６はオプションの界面層（図示せず）の上に形成される。
［００２７］ ルテニウム層４６は、任意の適切な厚みで形成可能である。幾つかの実施形態では、ルテニウム層は、約１００Å〜約３００Åの範囲内の、又は約１００Å〜約２００Åの範囲内の、又は約１５０Å〜約３００Åの範囲内の、又は約２００Å〜約３００Åの範囲内の厚みを有する。
［００２８］ 幾つかの実施形態では、ルテニウム層４６を形成することは、ルテニウムを含むターゲットと、ターゲットに対向させてスパッタ堆積される基板を支持するペデスタルとを含むプラズマスパッタチャンバを提供することを含む。幾つかの実施形態のペデスタルは、約３５０℃以上の温度で維持される高電流静電チャックを備える。幾つかの実施形態では、静電チャックは、約４５０℃〜約５５０℃の範囲内の温度で維持される。幾つかの実施形態では、高電流静電チャックは高抵抗セラミックを含む。
［００２９］ プラズマ処理ガス（例えば、クリプトンガス）は、プラズマスパッタチャンバに流入し、プラズマとなって排出される。ルテニウム層４６を堆積するため、ルテニウム原子はプラズマによってルテニウムターゲットから基板の上へスパッタされる。幾つかの実施形態では、プラズマ処理ガスは、実質的にクリプトンのみを含む。このように使用されている場合、「実質的に〜のみ」という表現は、アクティブなプラズマ核種が約９０原子％以上のＫｒであることを意味する。
［００３０］ ルテニウム層４６をスパッタリングするのに有用なスパッタチャンバ５０の実施例が、図２の断面図に概略的に示されている。スパッタチャンバ５０は、ルテニウムターゲット５６がアイソレータ５８を介して中心軸５４の周囲に配置される真空チャンバ５２を含み、これによって、ターゲット５６を真空チャンバ５２に真空密閉し、電気的に接地した真空チャンバ５２からターゲット５６を電気絶縁する。真空ポンプシステム（図示せず）は、真空チャンバ５２の内部をミリトール範囲の低い圧力まで排気する。
［００３１］ ルテニウムターゲット５６の前面の形は、平面状になるか、内側の直径部分よりも外周エッジが厚い概ね凹面形状になりうる。ルテニウムターゲット５６は、真空チャンバ５２の内部に面し、典型的にはルテニウム以外の元素をわずか５原子％未満しか含有しないルテニウム層を含み、これによってスパッタされるルテニウム源を提供する。
［００３２］ プラズマ処理ガスを励起してプラズマにするため、接地された真空チャンバ５２又は接地された側壁シールド（図示せず）に対して、ターゲットを約６００〜１０００ＶＤＣまで負バイアスする。
［００３３］ 従来、アルゴンがプラズマ処理ガスで、質量流コントローラを介して真空チャンバ５２に供給される。しかしながら、発明者は、アルゴン原子が堆積したルテニウム層４６に組み込まれうること、及び、プラズマ処理ガスとしてクリプトンガス源６２を使用するとクリプトン原子が組み込まれずに終わることを見出した。したがって、様々な実施形態のプラズマ処理ガスはクリプトンを含む、原則的にクリプトンから成る、又はクリプトンから成る。幾つかの実施形態では、プラズマ処理ガスは実質的にクリプトン原子のみを含む。クリプトンガス源６２は、質量流コントローラ６４を介して真空チャンバ５２に接続される。
［００３４］ ターゲット電力はプラズマ処理ガスを励起してプラズマにし、プラズマの正荷電イオンはターゲット５４に向かって加速され、ターゲットからルテニウム原子を弾き出す。プラズマの密度は、ある極性の内側の磁極６８が反対の極性の外側の磁極７０によって囲まれているマグネトロン６６を、ターゲット５６の背面に配置することによって、高められる。電子を捕捉し、これによりプラズマ密度とその結果としてスパッタリング速度を高めるため、磁極６８、７０は、ターゲット５６の面に対して平行な真空チャンバ５２に磁場を投入する。スパッタリングの均一性とターゲットの利用率を高めるため、磁極６８、７０は中心軸５４に対して非対称であるが、中心軸５４に沿って延在するシャフト７４に接続されたアーム７２の上に支持されている。モーター７６はシャフト７４を回転し、これによってマグネトロン６６を中心軸５４の周りに回転し、少なくとも方位角の均一性をもたらす。
［００３５］ 真空チャンバ５２内のペデスタル８０は、ウエハ８２又は他の基板をターゲット５６に対向させて支持して、ターゲット５６からスパッタされるルテニウムが被覆されるようにする。ウエハは、位置合わせ基準を除くと、一般的に平坦で円形である。オプションにより、ＲＦ電源８４は容量性結合回路８６を介してペデスタル８０をバイアスする。ペデスタル８０は電極として働くように導電性になっている。真空チャンバ５２内のプラズマ存在下でのＲＦバイアスにより、負のＤＣ自己バイアスがペデスタル８０上で進展し、その結果、スパッタされたルテニウムイオンはウエハ８２に向かって加速され、その軌跡はウエハ８２に形成された高アスペクト比の孔の中へ深く入ることができる。
［００３６］ ルテニウム層４６をスパッタリングした後、ルテニウム層４６をアニールするためのアニールチャンバが提供される。アニールチャンバは、ルテニウム層４６を有する基板の温度を約５００℃以上の温度に高めるのに適した任意のチャンバになりうる。適切なアニール処理チャンバは、限定するものではないが、熱処理チャンバ、急速熱アニール処理（ＲＴＡ）チャンバ、スパイクアニール処理チャンバ、及びレーザーアニール処理チャンバを含む。幾つかの実施形態では、ルテニウム層のアニール処理は、Ｎ２環境下で約３０秒間、約９００℃の温度で行われる。幾つかの実施形態では、ルテニウム層のアニール処理は、ルテニウム層を約５００℃まで加熱すること、約５０℃／秒以上の速度で温度を約９００℃まで上げること、前記温度を約３０秒間保持すること、及び、前記温度を約７０℃／秒以上の速度で冷却することを含む。
［００３７］ アニール処理を含め、ルテニウム層４６を形成した後、窒化物を含むスペーサ層２８がルテニウム層４６の側面４６ａに形成される。幾つかの実施形態のスペーサ層２８はＳｉＮを含む。一又は複数の実施形態では、スペーサ層２８の形成は、ルテニウム層４６の側面に実質的に全く窒化ルテニウムを形成しない結果となる。この使用例のように、「実質的に全く窒化ルテニウムなし」という表現は、ルテニウム層４６の幅の約５％未満が窒化ルテニウムになることを意味する。幾つかの実施形態では、ルテニウム層４６の幅の約２％未満が窒化ルテニウムになる。
［００３８］ オプションのキャッピング層２４は、スペーサ層２８の形成前、形成中又は形成後に、ルテニウム層４６の上部に形成されうる。キャッピング層２４は、スペーサ層２８と同じ材料で作られてもよく、或いは異なる材料で作られてもよい。
［００３９］ 実施例
［００４０］ 図３は、堆積時のルテニウム膜、アニールしたルテニウム膜、及び堆積時のタングステン膜の金属抵抗（μΩ・ｃｍ）を膜厚の関数として示したグラフである。アニール後のルテニウムの抵抗は、堆積時のタングステンの抵抗と同様であった。ルテニウム膜は、窒素環境下で約３０秒間、約９００℃の温度でアニールされた。
［００４１］ 図４は、堆積時のルテニウム膜とアニールしたルテニウム膜に対するルテニウムの抵抗（μΩ・ｃｍ）のグラフを示している。膜は、静電チャックが約４５０℃の状態で堆積され、窒素環境下で約３０秒間、約８２５℃又は９００℃でアニールされた。
［００４２］ この明細書全体を通じて「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「ある種の実施形態（ｃｅｒｔａｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」、「一又は複数の実施形態（ｏｎｅ ｏｒ ｍｏｒｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、又は、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」に対する言及は、その実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な箇所での「一又は複数の実施形態で（ｉｎ ｏｎｅ ｏｒ ｍｏｒｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「ある種の実施形態で（ｉｎ ｃｅｒｔａｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」、又は「一実施形態で（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」などの文言の表出は、必ずしも、本発明の同一の実施形態に言及するものではない。さらに、特定の特徴、構造、材料、又は特性は、一又は複数の実施形態において、任意の好適な様態で組み合わされうる。
［００４３］ 発明は本書で詳細な実施形態を参照して説明されているが、これらの実施形態は本発明の原理及び用途の例示にすぎないことを、理解されたい。本発明の趣旨及び範囲から逸脱することなく、本発明の方法及び装置に様々な改変及び変形を行いうることが、当業者には明らかになろう。したがって、本発明は、付随する特許請求の範囲及びその均等物に含まれる改変例及び変形例を含むことが意図されている。

Claims (15)

  1. ゲートスタックを形成する方法であって、
    ルテニウムを含むターゲットと、前記ターゲットに対向させてスパッタ堆積される基板を支持するためのペデスタルであって、約３５０℃以上の温度で高電流静電チャックを備えるペデスタルとを含む、プラズマスパッタチャンバを提供することと、
    前記基板上にルテニウム層を堆積するため、前記チャンバにクリプトンを流し込み、クリプトンを励起してプラズマにすることと、
    アニールチャンバを提供することと、
    約５００℃以上の温度で、前記基板上の前記ルテニウム層をアニールすることと、
    を含む、方法。
  2. 前記静電チャックは、約４５０℃から約５５０℃の範囲内の温度にある、請求項１に記載の方法。
  3. 前記静電チャックは高抵抗セラミックを含む、請求項１に記載の方法。
  4. 前記ルテニウム層のアニール処理が、Ｎ２環境下で約３０秒間、約９００℃の温度で行われる、請求項１に記載の方法。
  5. 前記ルテニウム層のアニール処理は、前記ルテニウム層を約５００℃まで加熱することと、約５０℃／秒以上の速度で温度を約９００℃まで上げることと、前記温度を約３０秒間保持することと、前記温度を約７０℃／秒以上の速度で冷却することとを含む、請求項１に記載の方法。
  6. 前記ルテニウム層は、界面層なしでバリア層の上に直接堆積される、請求項１に記載の方法。
  7. 前記バリア層は、ＴｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉＮのうちの一又は複数を含む、請求項１から６のいずれか一項に記載の方法。
  8. 前記バリア層はケイ素化合物層の上に形成される、請求項７に記載の方法。
  9. 前記ケイ素化合物層は約２０Åの厚さを有するＴｉＳｉを含む、請求項８に記載の方法。
  10. 前記ルテニウム層の側面にＳｉＮを含むスペーサ層を形成することを更に含み、前記スペーサ層を形成することは、窒化ルテニウムを実質的に全く形成しない、請求項１に記載の方法。
  11. ゲートスタックであって、
    基板上にポリシリコン層と、
    前記ポリシリコン層上にケイ素化合物層と、
    前記ケイ素化合物層上にバリア層と、
    前記バリア層上にルテニウム層と、
    前記ルテニウム層の側面に窒化物を含むスペーサ層とを含み、
    前記ルテニウム層は、前記スペーサ層の形成後、窒化ルテニウムを実質的に全く含まない、ゲートスタック。
  12. 前記ケイ素化合物層は、厚さ約２０Åのケイ化チタンを含む、請求項１１に記載のゲートスタック。
  13. 前記バリア層はＴｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉＮのうちの一又は複数を含む、請求項１２に記載のゲートスタック。
  14. 前記ルテニウム層が、界面層なしで前記バリア層の上に直接形成される、請求項１３に記載の方法。
  15. 前記ルテニウム層と前記バリア層との間に界面層を更に含む、請求項１３に記載の方法。
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