JPH0677164A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0677164A JPH0677164A JP23045292A JP23045292A JPH0677164A JP H0677164 A JPH0677164 A JP H0677164A JP 23045292 A JP23045292 A JP 23045292A JP 23045292 A JP23045292 A JP 23045292A JP H0677164 A JPH0677164 A JP H0677164A
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Abstract
(57)【要約】
【構成】 (i) 半導体基板上の活性領域又は導電体上全
面に第１の導電層をパターン形成し、(ii) 前記半導体
基板上に層間絶縁膜を堆積した後、該層間絶縁膜の所望
の領域に前記第１の導電層に至るコンタクトホールを開
口し、(iii) 前記コンタクトホールを含む半導体基板上
又は導電体上に第２の導電層を堆積し、配線を形成する
半導体装置の製造方法。 【効果】 コンタクトホールの形成時に第１の導電層が
ストッパとなり、半導体基板や導電体がオーバーエッチ
されるのを防止し、オーバーエッチによるジャンクショ
ン・リークの発生を抑制することができる。また、第１
の導電層がバリアメタルとなり、配線材料と半導体等と
の反応を抑制することができる。さらに、半導体基板等
と第１の導電層との接触面積が大きくとれ、コンタクト
の低抵抗が図られ、良好なコンタクト特性を有する半導
体装置の製造が可能となる。
面に第１の導電層をパターン形成し、(ii) 前記半導体
基板上に層間絶縁膜を堆積した後、該層間絶縁膜の所望
の領域に前記第１の導電層に至るコンタクトホールを開
口し、(iii) 前記コンタクトホールを含む半導体基板上
又は導電体上に第２の導電層を堆積し、配線を形成する
半導体装置の製造方法。 【効果】 コンタクトホールの形成時に第１の導電層が
ストッパとなり、半導体基板や導電体がオーバーエッチ
されるのを防止し、オーバーエッチによるジャンクショ
ン・リークの発生を抑制することができる。また、第１
の導電層がバリアメタルとなり、配線材料と半導体等と
の反応を抑制することができる。さらに、半導体基板等
と第１の導電層との接触面積が大きくとれ、コンタクト
の低抵抗が図られ、良好なコンタクト特性を有する半導
体装置の製造が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものであり、特に電気導通部の形成に係わる半
導体装置の製造方法に関するものである。
に関するものであり、特に電気導通部の形成に係わる半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来よ
り、半導体素子の微細化に伴いコンタクトホール径も微
細化しており、コンタクトホールの深さ対径の比（アス
ペクト比）はますます大きくなっている。また、コンタ
クト深さのばらつきも大きくなっている。例えば、高ア
スペクト比コンタクトを形成する場合、スパッタリング
による薄膜形成方法では、コンタクトホールの内部にま
で配線材料を被覆させることが困難となってきている。
また、深さの異なるコンタクトを同時にエッチング形成
する場合には、浅いコンタクト部では、シリコン等の半
導体基板のオーバーエッチが問題となってくる。
り、半導体素子の微細化に伴いコンタクトホール径も微
細化しており、コンタクトホールの深さ対径の比（アス
ペクト比）はますます大きくなっている。また、コンタ
クト深さのばらつきも大きくなっている。例えば、高ア
スペクト比コンタクトを形成する場合、スパッタリング
による薄膜形成方法では、コンタクトホールの内部にま
で配線材料を被覆させることが困難となってきている。
また、深さの異なるコンタクトを同時にエッチング形成
する場合には、浅いコンタクト部では、シリコン等の半
導体基板のオーバーエッチが問題となってくる。
【０００３】これらの問題を解決するものとして、従
来、タングステンやチタン、銅などのような高融点金属
の化学気相成長法（以下ＣＶＤ法）やＡ１の高温スパッ
タやバイアススパッタ、ＣＶＤ法等によるコンタクト埋
め込みが行われている。ＣＶＤ法には選択成長法と全面
成長法がある。選択成長ＣＶＤ法では、条件を適当に選
ぶことにより絶縁膜上には成長せず、Ｓｉやシリサイド
や金属上にのみ成長させることができる。従って、その
性質を利用して、コンタクトホール内に金属を成長さ
せ、コンタクトホールを埋め込むことによって、アスペ
クト比の低減が行われる。全面成長法ではあらかじめス
パッタ法により密着層（バリアメタル）を被覆した後、
埋め込み用の金属、例えば、タングステン等を全面成長
させてコンタクトホールを埋め込むことができる。ま
た、高温スパッタ法やＣＶＤ法によりＡｌを埋め込むと
いう方法もある。
来、タングステンやチタン、銅などのような高融点金属
の化学気相成長法（以下ＣＶＤ法）やＡ１の高温スパッ
タやバイアススパッタ、ＣＶＤ法等によるコンタクト埋
め込みが行われている。ＣＶＤ法には選択成長法と全面
成長法がある。選択成長ＣＶＤ法では、条件を適当に選
ぶことにより絶縁膜上には成長せず、Ｓｉやシリサイド
や金属上にのみ成長させることができる。従って、その
性質を利用して、コンタクトホール内に金属を成長さ
せ、コンタクトホールを埋め込むことによって、アスペ
クト比の低減が行われる。全面成長法ではあらかじめス
パッタ法により密着層（バリアメタル）を被覆した後、
埋め込み用の金属、例えば、タングステン等を全面成長
させてコンタクトホールを埋め込むことができる。ま
た、高温スパッタ法やＣＶＤ法によりＡｌを埋め込むと
いう方法もある。
【０００４】ところが、上記のような選択成長法により
コンタクトホールにタングステンを埋め込む場合、タン
グステンが下地Ｓｉを浸食する。そして、この浸食がジ
ャンクション・リークを発生させる原因となるという問
題があった。また、上記のような全面成長法でタングス
テンを成長させる場合、スパッタＴｉ、ＴｉＷやＷＳｉ
ｘなどの密着層は、タングステンと絶縁膜とを密着させ
るためだけではなく、タングステン成長時にＳｉを浸食
することを制御するためのバリアメタルとしても必要不
可欠である。しかし、通常のスパッタ法によって密着層
を形成する際、コンタクトホールのアスペクト比が大き
くなるにつれ、密着層をコンタクトホールの底部に必要
量被覆させることが困難となってきている。
コンタクトホールにタングステンを埋め込む場合、タン
グステンが下地Ｓｉを浸食する。そして、この浸食がジ
ャンクション・リークを発生させる原因となるという問
題があった。また、上記のような全面成長法でタングス
テンを成長させる場合、スパッタＴｉ、ＴｉＷやＷＳｉ
ｘなどの密着層は、タングステンと絶縁膜とを密着させ
るためだけではなく、タングステン成長時にＳｉを浸食
することを制御するためのバリアメタルとしても必要不
可欠である。しかし、通常のスパッタ法によって密着層
を形成する際、コンタクトホールのアスペクト比が大き
くなるにつれ、密着層をコンタクトホールの底部に必要
量被覆させることが困難となってきている。
【０００５】さらに、Ａｌを埋め込む場合にも、Ａｌと
Ｓｉとの間の反応を制御するためにバリアメタルが必要
である。この発明は上記のような問題点に鑑みてなされ
たもので、良好な特性を有する高アスペクト比のコンタ
クトを形成することができる半導体装置の製造方法を提
供することを目的としている。
Ｓｉとの間の反応を制御するためにバリアメタルが必要
である。この発明は上記のような問題点に鑑みてなされ
たもので、良好な特性を有する高アスペクト比のコンタ
クトを形成することができる半導体装置の製造方法を提
供することを目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めこの発明によれば、(i) 半導体基板上の活性領域又は
導電体上全面に第１の導電層をパターン形成し、(ii)
前記半導体基板上に層間絶縁膜を堆積した後、該層間絶
縁膜の所望の領域に前記第１の導電層に至るコンタクト
ホールを開口し、(iii) 前記コンタクトホールを含む半
導体基板上又は導電体上に第２の導電層を堆積し、配線
を形成する半導体装置の製造方法が提供される。
めこの発明によれば、(i) 半導体基板上の活性領域又は
導電体上全面に第１の導電層をパターン形成し、(ii)
前記半導体基板上に層間絶縁膜を堆積した後、該層間絶
縁膜の所望の領域に前記第１の導電層に至るコンタクト
ホールを開口し、(iii) 前記コンタクトホールを含む半
導体基板上又は導電体上に第２の導電層を堆積し、配線
を形成する半導体装置の製造方法が提供される。
【０００７】本発明において、半導体基板としては、通
常半導体装置に用いられるものであれば特に限定される
ものではないが、シリコン基板が好ましい。この場合、
半導体基板上に素子分離領域を形成することにより、活
性領域を確保し、この活性領域に不純物が注入され、ソ
ース／ドレイン領域等を形成することが好ましい。ま
た、導電体としては、例えば、半導体基板上に形成され
た電極材料等が挙げられる。
常半導体装置に用いられるものであれば特に限定される
ものではないが、シリコン基板が好ましい。この場合、
半導体基板上に素子分離領域を形成することにより、活
性領域を確保し、この活性領域に不純物が注入され、ソ
ース／ドレイン領域等を形成することが好ましい。ま
た、導電体としては、例えば、半導体基板上に形成され
た電極材料等が挙げられる。
【０００８】また、本発明において、第１の導電層と
は、Ｒｕ、Ｒｅ、Ｒｕ酸化物及びＲｅ酸化物等、熱的に
安定な導電材料を挙げることができる。また、第１の導
電層の材料は低抵抗であり、かつ、後工程で高温アニー
ル処理に耐えるものでなければならない。なお、これら
Ｒｕ、Ｒｅ、Ｒｕ酸化物及びＲｅ酸化物の単層であって
もよいし、これらの堆積層であってもよい。これらの導
電材料は、公知の方法、例えばスパッタリング法又はＣ
ＶＤ法で形成することができる。スパッタリング法にお
いては、各導電材料のターゲットを用いて行うことがで
きる。ＣＶＤ法においては、例えば、Ｒｕ（Ｃ5 Ｈ5 ）
2 とＯ2 を用い、約５４０〜５８０℃の温度で反応させ
ることにより行うことができる。各導電材料は、例え
ば、Ｒｕ酸化物又はＲｅ酸化物の場合には、約０．０３
〜０．１μｍ堆積することが好ましい。Ｒｕ酸化物／Ｒ
ｕ又はＲｅ酸化物／Ｒｅの場合には、Ｒｕ又はＲｅを約
０．００５〜０．０２μｍ堆積したのち、Ｒｕ酸化物又
はＲｅ酸化物を約０．０２〜０．１μｍ堆積することが
好ましい。Ｒｕ又はＲｅの場合には、を約０．０３〜
０．１μｍ堆積することが好ましい。また、これら導電
材料を堆積したのち５００〜７００℃程度で１０〜６０
分間程度、アニール処理して第１の導電層を形成するこ
とが好ましい。そして、これら第１の導電層を、活性領
域を形成するために用いたマスク、あるいは導電体をパ
ターニングするために用いたマスク等を利用して、活性
領域又は導電体全面を被覆するようにパターニングする
ことが好ましい。この際、隣接する活性領域に形成され
る電極と導通しなければ、素子分離領域上に第１の導電
層がオーバーラップしてもよい。
は、Ｒｕ、Ｒｅ、Ｒｕ酸化物及びＲｅ酸化物等、熱的に
安定な導電材料を挙げることができる。また、第１の導
電層の材料は低抵抗であり、かつ、後工程で高温アニー
ル処理に耐えるものでなければならない。なお、これら
Ｒｕ、Ｒｅ、Ｒｕ酸化物及びＲｅ酸化物の単層であって
もよいし、これらの堆積層であってもよい。これらの導
電材料は、公知の方法、例えばスパッタリング法又はＣ
ＶＤ法で形成することができる。スパッタリング法にお
いては、各導電材料のターゲットを用いて行うことがで
きる。ＣＶＤ法においては、例えば、Ｒｕ（Ｃ5 Ｈ5 ）
2 とＯ2 を用い、約５４０〜５８０℃の温度で反応させ
ることにより行うことができる。各導電材料は、例え
ば、Ｒｕ酸化物又はＲｅ酸化物の場合には、約０．０３
〜０．１μｍ堆積することが好ましい。Ｒｕ酸化物／Ｒ
ｕ又はＲｅ酸化物／Ｒｅの場合には、Ｒｕ又はＲｅを約
０．００５〜０．０２μｍ堆積したのち、Ｒｕ酸化物又
はＲｅ酸化物を約０．０２〜０．１μｍ堆積することが
好ましい。Ｒｕ又はＲｅの場合には、を約０．０３〜
０．１μｍ堆積することが好ましい。また、これら導電
材料を堆積したのち５００〜７００℃程度で１０〜６０
分間程度、アニール処理して第１の導電層を形成するこ
とが好ましい。そして、これら第１の導電層を、活性領
域を形成するために用いたマスク、あるいは導電体をパ
ターニングするために用いたマスク等を利用して、活性
領域又は導電体全面を被覆するようにパターニングする
ことが好ましい。この際、隣接する活性領域に形成され
る電極と導通しなければ、素子分離領域上に第１の導電
層がオーバーラップしてもよい。
【０００９】さらに、第１の導電層を形成した後に堆積
する層間絶縁膜は、通常絶縁膜として用いられるもので
あれば、特に限定されるものではないが、ＳｉＯ2 が好
ましい。この際の膜厚は０．６〜１．５μｍ程度が好ま
しい。この層間絶縁膜に形成するコンタクトホールは第
１の導電層に至るように、通常のエッチング方法により
形成することができる。そして、このコンタクトホール
に第２の導電層を堆積し、配線を形成する。第２の導電
層としては、通常電極材料として用いられているもので
あれば特に限定されるものではなく、例えば、バリヤメ
タルとしてＴｉ、ＴｉＮ又はＴｉＷ等を０．０５〜０．
１５μｍ程度の膜厚で形成したのち、Ｗ、Ａｌ等の配線
材料をコンタクトホールに埋設することができる。
する層間絶縁膜は、通常絶縁膜として用いられるもので
あれば、特に限定されるものではないが、ＳｉＯ2 が好
ましい。この際の膜厚は０．６〜１．５μｍ程度が好ま
しい。この層間絶縁膜に形成するコンタクトホールは第
１の導電層に至るように、通常のエッチング方法により
形成することができる。そして、このコンタクトホール
に第２の導電層を堆積し、配線を形成する。第２の導電
層としては、通常電極材料として用いられているもので
あれば特に限定されるものではなく、例えば、バリヤメ
タルとしてＴｉ、ＴｉＮ又はＴｉＷ等を０．０５〜０．
１５μｍ程度の膜厚で形成したのち、Ｗ、Ａｌ等の配線
材料をコンタクトホールに埋設することができる。
【００１０】このように電気導通部を形成したのち、所
望の配線等を行って半導体装置を作製することができ
る。
望の配線等を行って半導体装置を作製することができ
る。
【００１１】
【作用】本発明の半導体装置の製造方法によれば、(i)
半導体基板上の活性領域又は導電体上全面に第１の導電
層をパターン形成し、(ii) 前記半導体基板上に層間絶
縁膜を堆積した後、該層間絶縁膜の所望の領域に前記第
１の導電層に至るコンタクトホールを開口し、(iii) 前
記コンタクトホールを含む半導体基板上又は導電体上に
第２の導電層を堆積し、配線を形成するので、深さの異
なるコンタクトホールをエッチング形成する場合でも、
第１の導電層がエッチングのストッパとなり、半導体基
板や導電体がオーバーエッチされるのが防止される。従
って、半導体基板や導電体のオーバーエッチによるジャ
ンクション・リークの発生が抑制される。
半導体基板上の活性領域又は導電体上全面に第１の導電
層をパターン形成し、(ii) 前記半導体基板上に層間絶
縁膜を堆積した後、該層間絶縁膜の所望の領域に前記第
１の導電層に至るコンタクトホールを開口し、(iii) 前
記コンタクトホールを含む半導体基板上又は導電体上に
第２の導電層を堆積し、配線を形成するので、深さの異
なるコンタクトホールをエッチング形成する場合でも、
第１の導電層がエッチングのストッパとなり、半導体基
板や導電体がオーバーエッチされるのが防止される。従
って、半導体基板や導電体のオーバーエッチによるジャ
ンクション・リークの発生が抑制される。
【００１２】また、ＣＶＤ法やスパッタ法で、配線材料
をコンタクトに埋め込んだり、コンタクトホールの内部
に配線材料を被覆させる際、第１の導電層がバリアとな
り、配線材料と半導体や導電体との反応を抑制する。さ
らに、半導体基板や導電体と第１の導電層との接触面積
が大きくとれるため、コンタクト抵抗の低減が図られ
る。
をコンタクトに埋め込んだり、コンタクトホールの内部
に配線材料を被覆させる際、第１の導電層がバリアとな
り、配線材料と半導体や導電体との反応を抑制する。さ
らに、半導体基板や導電体と第１の導電層との接触面積
が大きくとれるため、コンタクト抵抗の低減が図られ
る。
【００１３】
【実施例】この発明に係わる半導体装置の実施例を図１
に基づいて説明する。 実施例１ 図１（ａ）に示したように、素子分離領域３を形成する
ことにより活性領域を確保したシリコン基板１上に、例
えばリン、砒素等のｎ+ 型不純物を注入する。次いで、
シリコン基板１を、１％のバッファードフッ酸に浸して
不純物領域２上の酸化膜を除去する。そして、ターゲッ
トとしてＲｕを用いた反応性スパッタリング法により、
シリコン基板１全面にＲｕＯ2 膜４を０．０５μｍ堆積
させる。次に６００℃で３０分アニールを行い、ＲｕＯ
2 膜４を結晶化させた後、活性領域形成時に用いたマス
クを用いて、活性領域を覆うようにＲｕＯ2 膜４をエッ
チング加工する。
に基づいて説明する。 実施例１ 図１（ａ）に示したように、素子分離領域３を形成する
ことにより活性領域を確保したシリコン基板１上に、例
えばリン、砒素等のｎ+ 型不純物を注入する。次いで、
シリコン基板１を、１％のバッファードフッ酸に浸して
不純物領域２上の酸化膜を除去する。そして、ターゲッ
トとしてＲｕを用いた反応性スパッタリング法により、
シリコン基板１全面にＲｕＯ2 膜４を０．０５μｍ堆積
させる。次に６００℃で３０分アニールを行い、ＲｕＯ
2 膜４を結晶化させた後、活性領域形成時に用いたマス
クを用いて、活性領域を覆うようにＲｕＯ2 膜４をエッ
チング加工する。
【００１４】そして、図１（ｂ）に示したように、素子
分離領域３及びＲｕＯ2 膜４を含むシリコン基板１上全
面に、ＣＶＤ法により、層間絶縁膜としてＳｉＯ2 膜５
を１．２μｍの厚さで堆積する。その後、ＳｉＯ2 膜５
をエッチングしてＲｕＯ2 膜４上に、ＲｕＯ2 膜４に至
る０．４μｍ径のコンタクトホール５ａを開口する。次
いで、図１（ｃ）に示したように、コンタクトホール５
ａを含むＳｉＯ2 膜５上にターゲットとしてＴｉＮを用
いたスパッタリング法により、ＴｉＮ膜６を０．１μｍ
形成する。その後、基板温度４３０℃、圧力を８０Ｔｏ
ｒｒ、ＷＦ6とＨ2 の流量をそれぞれ５００ｓｃｃｍ及
び７５ｓｃｃｍとして、７０秒間で０．５μｍ厚さのタ
ングステン７を全面成長させる。そして、エッチバック
により、ＳｉＯ2 膜５上のタングステン７とＴｉＮ６を
除去することにより、コンタクト埋め込みプラグを形成
する。
分離領域３及びＲｕＯ2 膜４を含むシリコン基板１上全
面に、ＣＶＤ法により、層間絶縁膜としてＳｉＯ2 膜５
を１．２μｍの厚さで堆積する。その後、ＳｉＯ2 膜５
をエッチングしてＲｕＯ2 膜４上に、ＲｕＯ2 膜４に至
る０．４μｍ径のコンタクトホール５ａを開口する。次
いで、図１（ｃ）に示したように、コンタクトホール５
ａを含むＳｉＯ2 膜５上にターゲットとしてＴｉＮを用
いたスパッタリング法により、ＴｉＮ膜６を０．１μｍ
形成する。その後、基板温度４３０℃、圧力を８０Ｔｏ
ｒｒ、ＷＦ6とＨ2 の流量をそれぞれ５００ｓｃｃｍ及
び７５ｓｃｃｍとして、７０秒間で０．５μｍ厚さのタ
ングステン７を全面成長させる。そして、エッチバック
により、ＳｉＯ2 膜５上のタングステン７とＴｉＮ６を
除去することにより、コンタクト埋め込みプラグを形成
する。
【００１５】実施例２ コンタクトホール５ａを開口した後、ＴｉＮ膜６を形成
する代わりに、Ｔｉをターゲットとして用いたスパッタ
リング法によりＴｉ膜を０．１μｍ形成し、その後、Ａ
ｌをターゲットとして用いた高温スパッタリング法でＡ
ｌを０．５μｍ形成する以外は実施例１と同様の方法で
コンタクト埋め込みプラグを形成する。
する代わりに、Ｔｉをターゲットとして用いたスパッタ
リング法によりＴｉ膜を０．１μｍ形成し、その後、Ａ
ｌをターゲットとして用いた高温スパッタリング法でＡ
ｌを０．５μｍ形成する以外は実施例１と同様の方法で
コンタクト埋め込みプラグを形成する。
【００１６】実施例３ 実施例１と同様のシリコン基板１を用い、ｎ+ 型不純物
を注入する。次いで、不純物領域２上の酸化膜を除去す
る。そして、ターゲットとしてＲｕを用いたスパッタリ
ング法により、シリコン基板１全面にＲｕ膜を０．０１
μｍ堆積させる。その後、連続して同じターゲットを用
い、酸素雰囲気中で、反応性スパッタリング法によりＲ
ｕＯ2 膜を０．０５μｍ堆積し、Ｒｕ／ＲｕＯ2 の積層
膜４を形成する。次に６００℃で３０分アニールを行
い、Ｒｕ／ＲｕＯ2 の積層膜４を結晶化させた後、活性
領域形成時に用いたマスクを用いて、活性領域を覆うよ
うにＲｕ／ＲｕＯ2 の積層膜４をエッチング加工する
（図１（ａ））。
を注入する。次いで、不純物領域２上の酸化膜を除去す
る。そして、ターゲットとしてＲｕを用いたスパッタリ
ング法により、シリコン基板１全面にＲｕ膜を０．０１
μｍ堆積させる。その後、連続して同じターゲットを用
い、酸素雰囲気中で、反応性スパッタリング法によりＲ
ｕＯ2 膜を０．０５μｍ堆積し、Ｒｕ／ＲｕＯ2 の積層
膜４を形成する。次に６００℃で３０分アニールを行
い、Ｒｕ／ＲｕＯ2 の積層膜４を結晶化させた後、活性
領域形成時に用いたマスクを用いて、活性領域を覆うよ
うにＲｕ／ＲｕＯ2 の積層膜４をエッチング加工する
（図１（ａ））。
【００１７】そして、図１（ｂ）に示したように、素子
分離領域３及びＲｕ／ＲｕＯ2 の積層膜４を含むシリコ
ン基板１上全面に、実施例１と同様にＳｉＯ2 膜５を堆
積し、そのＳｉＯ2 膜５にコンタクトホール５ａを開口
する（図１（ｂ））。次いで、実施例１と同様の方法に
より、コンタクトホール５ａを含むＳｉＯ2膜５上にＴ
ｉＮ膜６を形成した後、タングステン７を全面成長させ
る。そして、エッチバックにより、ＳｉＯ2 膜５上のタ
ングステン７とＴｉＮ６を除去することにより、コンタ
クト埋め込みプラグを形成する。
分離領域３及びＲｕ／ＲｕＯ2 の積層膜４を含むシリコ
ン基板１上全面に、実施例１と同様にＳｉＯ2 膜５を堆
積し、そのＳｉＯ2 膜５にコンタクトホール５ａを開口
する（図１（ｂ））。次いで、実施例１と同様の方法に
より、コンタクトホール５ａを含むＳｉＯ2膜５上にＴ
ｉＮ膜６を形成した後、タングステン７を全面成長させ
る。そして、エッチバックにより、ＳｉＯ2 膜５上のタ
ングステン７とＴｉＮ６を除去することにより、コンタ
クト埋め込みプラグを形成する。
【００１８】実施例４ コンタクトホール５ａを開口した後、ＴｉＮ膜６を形成
する代わりに、Ｔｉ膜を０．１μｍ形成し、その後、高
温スパッタリング法でＡｌを０．５μｍ形成する以外は
実施例３と同様の方法でコンタクト埋め込みプラグを形
成する。
する代わりに、Ｔｉ膜を０．１μｍ形成し、その後、高
温スパッタリング法でＡｌを０．５μｍ形成する以外は
実施例３と同様の方法でコンタクト埋め込みプラグを形
成する。
【００１９】実施例５ ＲｕＯ2 膜４に代えてＲｕ膜４を形成する以外は、実施
例１と同様の方法によりコンタクト埋め込みプラグを形
成する。
例１と同様の方法によりコンタクト埋め込みプラグを形
成する。
【００２０】実施例６ コンタクトホール５ａを開口した後、ＴｉＮ膜６を形成
する代わりに、Ｔｉ膜を０．１μｍ形成し、その後、高
温スパッタリング法でＡｌを０．５μｍ形成する以外は
実施例５と同様の方法でコンタクト埋め込みプラグを形
成する。
する代わりに、Ｔｉ膜を０．１μｍ形成し、その後、高
温スパッタリング法でＡｌを０．５μｍ形成する以外は
実施例５と同様の方法でコンタクト埋め込みプラグを形
成する。
【００２１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、(i) 半導体基板上の活性領域又は導電体上全面に第
１の導電層をパターン形成し、(ii)前記半導体基板上に
層間絶縁膜を堆積した後、該層間絶縁膜の所望の領域に
前記第１の導電層に至るコンタクトホールを開口し、(i
ii) 前記コンタクトホールを含む半導体基板上又は導電
体上に第２の導電層を堆積し、配線を形成するので、深
さの異なるコンタクトホールをエッチング形成する場合
でも、第１の導電層がエッチングのストッパとなること
により、半導体基板や導電体がオーバーエッチされるの
を防止することができる。従って、半導体基板や導電体
のオーバーエッチによるジャンクション・リークの発生
を抑制することができる。
ば、(i) 半導体基板上の活性領域又は導電体上全面に第
１の導電層をパターン形成し、(ii)前記半導体基板上に
層間絶縁膜を堆積した後、該層間絶縁膜の所望の領域に
前記第１の導電層に至るコンタクトホールを開口し、(i
ii) 前記コンタクトホールを含む半導体基板上又は導電
体上に第２の導電層を堆積し、配線を形成するので、深
さの異なるコンタクトホールをエッチング形成する場合
でも、第１の導電層がエッチングのストッパとなること
により、半導体基板や導電体がオーバーエッチされるの
を防止することができる。従って、半導体基板や導電体
のオーバーエッチによるジャンクション・リークの発生
を抑制することができる。
【００２２】また、ＣＶＤ法やスパッタ法で、配線材料
をコンタクトに埋め込んだり、コンタクトホールの内部
に配線材料を被覆させる際、第１の導電層がバリアとな
り、配線材料と半導体や導電体との反応を抑制すること
ができる。さらに、半導体基板や導電体と第１の導電層
との接触面積が大きくとれるため、コンタクト抵抗の低
減を図ることができる。
をコンタクトに埋め込んだり、コンタクトホールの内部
に配線材料を被覆させる際、第１の導電層がバリアとな
り、配線材料と半導体や導電体との反応を抑制すること
ができる。さらに、半導体基板や導電体と第１の導電層
との接触面積が大きくとれるため、コンタクト抵抗の低
減を図ることができる。
【００２３】従って、高アスペクト比のコンタクトホー
ルにおいても、良好なコンタクト特性を有する半導体装
置を製造することが可能となる。
ルにおいても、良好なコンタクト特性を有する半導体装
置を製造することが可能となる。
【図１】この発明に係わる半導体装置の製造方法を示す
ための要部の概略断面図である。
ための要部の概略断面図である。
１ シリコン基板（半導体基板） ４ ＲｕＯ2 膜（第１の導電層） ５ ＳｉＯ2 膜（層間絶縁膜） ５ａ コンタクトホール ６ ＴｉＮ（第２の導電層） ７ タングステン（第２の導電層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 信教 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (4)
- 【請求項１】 (i) 半導体基板上の活性領域又は導電体
上全面に第１の導電層をパターン形成し、 (ii) 前記半導体基板上に層間絶縁膜を堆積した後、該
層間絶縁膜の所望の領域に前記第１の導電層に至るコン
タクトホールを開口し、 (iii) 前記コンタクトホールを含む半導体基板上又は導
電体上に第２の導電層を堆積し、配線を形成することを
特徴とする半導体装置の製造方法。 - 【請求項２】 第１の導電層がＲｕ酸化物又はＲｅ酸化
物の単層である請求項１記載の半導体装置の製造方法。 - 【請求項３】 第１の導電層がＲｕ酸化物／Ｒｕ又はＲ
ｅ酸化物／Ｒｅの積層構造である請求項１記載の半導体
装置の製造方法。 - 【請求項４】 第１の導電層がＲｕ又はＲｅの単層であ
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23045292A JPH0677164A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23045292A JPH0677164A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677164A true JPH0677164A (ja) | 1994-03-18 |
Family
ID=16908099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23045292A Pending JPH0677164A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019530981A (ja) * | 2016-10-03 | 2019-10-24 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｐｖｄルテニウムを使用した方法及び装置 |
-
1992
- 1992-08-28 JP JP23045292A patent/JPH0677164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019530981A (ja) * | 2016-10-03 | 2019-10-24 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｐｖｄルテニウムを使用した方法及び装置 |
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