JP2019508955A - マトリックス電力増幅器 - Google Patents

Abstract

電力増幅器は、直列に複数のアクティブセルの主端子をスタックすることにより形成されたＮ×Ｍアクティブセルの二次元マトリックスを含む。スタックは、並列に結合されて二次元マトリックスを形成する。電力増幅器は、二次元マトリックスの実効出力電力がアクティブセルの各々の出力電力の約Ｎ×Ｍ倍となるように、アクティブセルの駆動を連動させるドライバ構造を含む。
【選択図】図１

Description

本発明は、電力増幅器、例えば、トランジスタの少なくとも二次元マトリックスを含む、および、アンテナまたは他の負荷のインピーダンスにマッチングするように調整され得る電力増幅器に関する。

トランジスタは、制御端子に入力される制御信号を増幅し得るデバイスである。トランジスタは、様々な異なる材料により形成され得、様々な異なる形状をもち得、および、様々な異なる物理的機構に従って動作し得る。例示的な材料として、シリコン、ガリウムヒ素、窒化ガリウム、および炭化ケイ素が挙げられる。これらの材料および他の材料は、絶縁された制御端子を含む（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ、ＨＥＭＴ、またはＨＦＥＴ）、または、ＰＮ接合により形成された制御端子を含む（例えば、ＢＪＴ、またはＪＦＥＴ）、バイポーラトランジスタおよび電界効果トランジスタなどのデバイスを形成するために使用され得る。

材料およびデバイス構造に関わらず、個々のトランジスタはすべて、それらの安全動作範囲に基本的な限界をもつ。例えば、過剰に大きな電圧が主端子に印加された場合、絶縁破壊が発生し得、トランジスタが損傷または破壊され得る。別の一例として、過剰に大きな電流が主端子間に流れた場合、トランジスタが、また、損傷または破壊され得る。

個々のトランジスタの動作範囲はいくつかの用途に適し得るが、それらは、他の要求を満たすには不十分であり得る。例えば、いくつかの用途は、適切に設計されたトランジスタでさえそのトランジスタの絶縁破壊電圧を上回る電圧またはピーク電流を上回る電流を必要とし得る。このような用途の例として、（例えば、軍事および民間の両方のコンテキストにおける衛星通信、および地上放送のための）例えばレーダー信号および通信信号の送信のための駆動アンテナが挙げられる。

このような用途において、個々のトランジスタがグループとして大きな電圧および／または電流を取り扱うためにグループ化され得る。例えば、スタック内の第１のトランジスタの主端子を通って流れる電流のほぼすべてがさらに、スタック内の後続トランジスタの主端子を通って流れるように、個々のトランジスタがスタックされ（または「シリーズスタックされ」）得る。スタック内のトランジスタの各々は、この電流を駆動する電圧のいくらかの部分をサポートする。トランジスタのスタックにわたってサポートされる総電圧は、個々のトランジスタの絶縁破壊電圧を上回り得る。

別の一例として、実質的に同じ電圧が複数のトランジスタの主端子にわたって結合されるように、個々のトランジスタが並列化され得る。複数のトランジスタが伝導状態であるとき、グループを通る正味の電流は、個々の構成要素であるトランジスタのピーク電流を上回り得る。

理想的な小信号モデルでは、負荷のインピーダンスに電源の出力インピーダンス（「電源インピーダンス」としても知られる）をマッチングさせることにより、信号源から負荷までの電力伝達が改善され得る。このようなモデルでは、負荷のインピーダンスが、無限範囲の周波数にわたって電源インピーダンスの複素共役に厳密に等しいときに、最大可能電力が伝達される。

しかし、現実の大信号用途では、「電源インピーダンス」は、適切に規定されないか、または厳密に言えば、線形性の欠如または重ね合わせの法則の不在に起因して存在しない。それにもかかわらず、理論および実践は、負荷インピーダンスの特定の値に対して電力のうちの十分に大きな部分が伝達される（すなわち電力付加効率（ＰＡＥ：ｐｏｗｅｒ−ａｄｄｅｄ ｅｆｆｉｃｉｅｎｃｙ）が十分に高い）ことを示す。「最適な負荷インピーダンス」という用語は、目的の動作可能周波数の範囲にわたって電力のうちの十分に大きな部分が伝達される状況を特徴付けるために本明細書において使用される。

アクティブセルの少なくとも１つの二次元マトリックスを含む電力増幅器が説明される。アクティブセルは、概して個々のトランジスタである。トランジスタの二次元マトリックスは、並列に結合されることにより「二次元マトリックス」を形成する複数のアクティブセルのスタックにより形成される。マトリックス内における各スタックは、所与の電流を伝導させながら比較的大きな電圧をサポートし得る。各スタックは、従って、それ自体の−比較的大きな−最適な負荷インピーダンスをもつ電源とみなされ得る。しかし、スタックが並列に結合されるので、二次元マトリックスは、構成要素であるスタックのインピーダンスの一部である正味のインピーダンスをもつ。従って、マトリックスのインピーダンスは全体としては、負荷のインピーダンスにマッチングするように、および目的の動作可能周波数の範囲にわたって電力の比較的大きな部分を伝達するように調整され得る。

より詳細には、マトリックス電力増幅器の入力ポートのインピーダンス（「Ｚ_{ｉｎ＿ｐｏｒｔ}」）および出力ポートのインピーダンス（「Ｚ_{ｏｕｔ＿ｐｏｒｔ}」）−ならびに、対応する電力分配および収集レールのインピーダンス−は、増幅器におけるアクティブセルの数とはほとんど関係ない。その代わり、Ｚ_{ｉｎ＿ｐｏｒｔ}およびＺ_{ｏｕｔ＿ｐｏｒｔ}は、行数Ｎと列数Ｍとの比、ならびに、個々のアクティブセルの入力インピーダンスおよび出力インピーダンス（すなわち、「Ｚ_{ｃｅｌｌ＿ｉｎ}」および「Ｚ_{ｃｅｌｌ＿ｏｕｔ}」のそれぞれ）のみに依存する。特に、次のように表される。

概して、Ｚ_{ｃｅｌｌ＿ｉｎ}およびＺ_{ｃｅｌｌ＿ｏｕｔ}は、（例えば、アクティブセルデバイス形状および他の特徴を調整することにより）比較的制限された範囲にわたって調整可能である。しかし、マトリックス電力増幅器における列数に対する行数の比（Ｎ／Ｍ）は、調節することがはるかに簡単である。従って、これらのパラメータのすべてを制御することにより、任意の入力ポートインピーダンスおよび出力ポートインピーダンスのマトリックス電力増幅器が達成され得る。

マトリックス電力増幅器の帯域幅は、個々のセルの帯域幅と、（実数値の）システムインピーダンスＺ_０に対する複素数値の入力／出力ポートインピーダンスＺ_{ｉｎ＿ｐｏｒｔ}およびＺ_{ｏｕｔ＿ｐｏｒｔ}のマッチングとのみにより制限される。比Ｎ／Ｍはアクティブセルの任意の特定の数に制約されない、（例えば、１００個のアクティブセルの１０ｘ１０のマトリックスは、１６個のアクティブセルの４ｘ４のマトリックスと同じＮ／Ｍ比をもつ）ので、達成可能な出力電力は、アクティブセルの数により制限されない。むしろ、達成可能な出力電力は、（例えば、残留する大きさおよび位相誤差、マトリックス電力増幅器内における電力マッチングネットワークの有限の損失を含む）上述の現実の検討事項により制限される。このような非理想的な状況がなければ、理論的な出力電力は、マトリックスサイズＮ×Ｍに比例して増加する。

本明細書において説明されるマトリックス電力増幅器は、二次元マトリックス電力増幅器のアクティブセルを個々に同期して駆動するアクティブまたはパッシブ入力ドライバ構造を使用し得る。理想的な二次元マトリックスでは、アクティブセルの各々が、そのそれぞれの制御端子において別々だが同一の駆動信号を受信する。さらに、制御端子を駆動するときに電流が失われない。様々な物理的な現実（例えば、コンポーネントの物理的特性、寄生容量、およびインダクタンスなどにおけるわずかな不整合）に起因して、このような理想的な挙動は達成することが不可能であるが、本明細書において説明される電力増幅器におけるアクティブセルの駆動が十分に同期して、マトリックス内における単一セルの実効出力電力の約Ｎ×Ｍ倍の総電力出力を提供し、Ｎはマトリックス内の行数であり、Ｍは列数である。

いくつかの実装例において、本明細書において説明される電力増幅器は、「アクティブソースフォロワリターン（ｒｅｔｕｒｎ：戻り）」を含み得る。特に、アクティブソースフォロワリターンは、逆極性の駆動信号により駆動されるマトリックス増幅器のペアにより実装され得る。２つのマトリックス増幅器は、それぞれ出力を「プッシュアップ」および「プルダウン」する相補的なまたは疑似相補的なトポロジーで組み立てられる。いくつかの実装例において、アクティブソースフォロワリターンは、（モノリシック）マイクロ波集積回路（ＭＩＣ：ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）デバイスとして実装され得る。このような場合において、アクティブソースフォロワリターンは、集積回路デバイスの他の利点を保ちながら、高い電圧及び電流信号を出力し得る。

いくつかの実装例において、マトリックス電力増幅器のアクティブセルの制御端子は、行内で、列内で、または行と列との両方内でマイクロ波またはミリ波の周波数の駆動信号を送信すること、およびアクティブセルを（ほぼ）同期して駆動することに適した伝送線を使用してともに結合される。概して、伝送線の特性インピーダンスは、５０Ωとなるように選択され得る。しかし、いくつかの状況（例えば、大きなトランジスタセル）において、特に高い絶対または相対帯域幅が要求される場合に、マトリックス増幅器内におけるアクティブセルの入力および出力マッチングのために、より低いインピーダンス値（例えば２０Ωまたは、さらには１０Ω）を選択することが有益であり得る。別の一例として、伝送線の長さはゼロではない（すなわち、アクティブセルの制御端子が直接結合されない）が、むしろ長さは、異なる制御端子に対する駆動信号の分布がほぼ同一であるように、アクティブセルのほぼ同期した駆動が達成され得るように選択され得る。非ゼロの伝送線長をもつことにより、隣接したアクティブセルが互いに物理的に分離され得、および、アクティブセル間の熱的結合が十分に低減され得ることで、さらには比較的大きな電力が増幅されることを可能にする。

本明細書において説明されるマトリックス電力増幅器はすべて、ＲＦ電源によりＲＦ信号出力を増幅する。ＲＦ信号は、様々な異なる手法でマトリックス電力増幅器内に結合され得る。例えば、いくつかの実装例において、ＲＦ信号は：
− マトリックス電力増幅器の底部行内においてアクティブセル内に直接的に（すなわち、ＲＦ電源とアクティブセルとの間に介在するアクティブドライバなしで（しかし、任意選択的にパッシブインピーダンスマッチングネットワークを含んで）、および
− 列ドライバの底部に介在するアクティブドライバによりマトリックス電力増幅器の他のアクティブセル内に、
結合され得る。

このようなマトリックス電力増幅器の例は、例えば図９、図１０、図１１に示される。これらの実装例において、底部行内におけるすべてのアクティブセルからの電力出力（すなわちＰ_{ｏｕｔ，ＢＣ}）が、（それらのアクティブセルおよびそれらのセルに対する電力分配が同一であるときに妥当であるように）同一であると仮定した場合、マトリックス電力増幅器の電力出力（すなわちＰ_ｏｕｔ）は、底部行内における個々のセルの電力出力とアクティブセルの総数との積に概ね等しく、すなわち、次式のように表される。
Ｐ_ｏｕｔ＝Ｎ×Ｍ×Ｐ_{ｏｕｔ，ＢＣ} （式３）

さらに、各アクティブセルの利得（すなわちＧ_ＢＣ）は、そのアクティブセル内への所与の電力入力に対するそのアクティブセルの電力出力（すなわちＰ_{ｏｕｔ，ＢＣ}）により与えられる。電力が底部行内におけるアクティブセルおよび列ドライバの底部におけるアクティブドライバの間において一様に分割されると仮定すると、底部行内における各アクティブセル内への電力入力は、総電力入力（すなわちＰ_ｉｎ）を、列ドライバの底部におけるアクティブドライバを考慮した、列数（すなわちＭ）＋１という加算値で除算するにより与えられ、すなわち、次式のように表される。
Ｐ_ｉｎ＝（Ｍ＋１）×Ｐ_{ｏｕｔ，ＢＣ}／Ｇ_ＢＣ （式４）

従って、マトリックス増幅器の総電力利得（すなわちＧ_２Ｄ）は、次式により与えられる。
Ｇ_２Ｄ＝Ｐ_ｏｕｔ／Ｐ_ｉｎ＝Ｎ×Ｍ／（Ｍ＋１）×Ｇ_ＢＣ （式５）

別の一例として、いくつかの実装例において、ＲＦ信号は：
− マトリックス電力増幅器の底部行内におけるアクティブセル内に直接的に（すなわち、ＲＦ電源とアクティブセルとの間に介在するアクティブドライバなしで（しかし、任意選択的にパッシブインピーダンスマッチングネットワークを含んで））、および、
− マトリックス電力増幅器の他のアクティブセル内に直接的に（すなわち、ＲＦ電源とアクティブセルとの間に介在するアクティブドライバなしで（しかし、任意選択的にパッシブインピーダンスマッチングネットワークを含んで））、
結合され得る。

このようなマトリックス電力増幅器の例が、例えば図４〜図８に示される。これらの実装例において、マトリックス電力増幅器の電力出力およびマトリックス増幅器の総電力利得は、式３、式４、式５において与えられるものと同じである。

しかし、これらの実装例において、マトリックス増幅器の効果的な電力利得、および、マトリックス内における個々の電力アクティブセルの最大出力電力は、各セルに必要な入力電力が出力に伝達されることが不可能であるので、周波数を高くするのに伴って低下する。

別の一例として、いくつかの実装例において、ＲＦ信号は：
− 介在するアクティブドライバにより、マトリックス電力増幅器の−底部行内におけるものを含む−すべてのアクティブセル内に、
結合され得る。

このようなマトリックス電力増幅器の一例が、例えば図３に示される。このようなマトリックス電力増幅器において、マトリックス電力増幅器における各アクティブセル内への電力入力は、総電力入力（すなわちＰ_ｉｎ）をアクティブセルの総数で除算することにより与えられる。言い換えると、各アクティブセル内への電力入力は、総電力入力（すなわちＰ_ｉｎ）をマトリックスサイズＮ×Ｍで除算した値である。従って、同一のアクティブセルを想定した場合、
Ｐ_ｉｎ＝（Ｎ×Ｍ）×Ｐ_{ｏｕｔ，ＢＣ}／Ｇ_ＢＣ （式６）

従って、マトリックス増幅器の総電力利得（すなわち、Ｇ_２Ｄ）は、次式により与えられる。
Ｇ_２Ｄ＝Ｐ_ｏｕｔ／Ｐ_ｉｎ＝Ｇ_ＢＣ （式７）

このようなマトリックス電力増幅器は、マトリックス寸法によりもたらされる利得の乗算を一切含まない。

さらに異なる別の一例として、いくつかの実装例において、ＲＦ信号は：
− マトリックス電力増幅器の列ドライバの単一の底部ドライバセル内に。
結合され得る。

マトリックス電力増幅器の底部行内および上部行内におけるアクティブセルは、アクティブバランまたは差動増幅器のチェーンまたはスタックにより駆動され得る。各アクティブデバイスは、対応する行内におけるすべてのアクティブセルを駆動し得る。

このようなマトリックス電力増幅器の例が、例えば図１２に示される。このようなマトリックス電力増幅器において、マトリックス電力増幅器内への全電力入力は、底部アクティブセルに提供される。従って、次式のように表される。
Ｐ_ｉｎ＝Ｐ_{ｏｕｔ，ＢＣ}／Ｇ_ＳＢＣ （式８）
およびマトリックス増幅器の総電力利得（すなわちＧ_２Ｄ）は、次式により与えられる。
Ｇ_２Ｄ＝Ｐ_ｏｕｔ／Ｐ_ｉｎ＝Ｎ×Ｍ×Ｇ_ＳＢＣ （式９）

これはアクティブドライバ列を含む理想的な２Ｄマトリックス電力増幅器の理論的に理想的な場合であり、この場合において、このドライバの底部セルのみがＲＦ入力電源により駆動される。

それを考慮して、マトリックス電力増幅器の様々な態様が説明され得る。第１の態様において、電力増幅器は、増幅器入力と、増幅器出力と、複数のＮ×Ｍのアクティブセルであって、ＮとＭとの両方が≧２であり、アクティブセルがＭ×Ｎマトリックスとして有線接続される、複数のＮ×Ｍのアクティブセルと、アクティブセルを駆動する少なくとも１つのドライバ構造とを含む。ａ）、ｂ）、またはｃ）のうちの１つが適用され、ａ）が適用される場合、マトリックス列が各々、直列結合されてスタックとして駆動されるＮ個のアクティブセルを含み、スタックが、並列に結合され、ｂ）が適用される場合、マトリックス行が各々、並列に駆動されるように結合されたＭ個のアクティブセルを含み、少なくとも２つのマトリックス行が直列結合され、およびｃ）が適用される場合、マトリックス列が各々、直列結合されてスタックとして駆動されるＮ個のアクティブセルを含む。スタックは並列に結合され、マトリックス行の各々が並列に駆動されるように結合されたＭ個のアクティブセルを含む。少なくとも２つのマトリックス行が直列結合される。各アクティブセルの制御端子は、ドライバ入力構造を含む信号路を介して増幅器入力に結合され、アクティブセルはすべて、増幅器入力に入力される電気信号により制御可能である。

第１の態様および任意の他の態様は、以下の特徴の１つまたは複数を含み得る。ドライバ構造が複数のアクティブ駆動要素を含み、増幅器入力に各アクティブセルの制御端子を結合する信号路は駆動要素を含む。アクティブセルのうちの少なくともいくつかのアクティブセルの制御端子を増幅器入力に結合する信号路は、アクティブセルのうちの他のアクティブセルを含む。各アクティブセルの制御端子は、実質的に等しい入力電力を受信する増幅器入力に結合される。列に沿ったアクティブセルの出力電圧が加算され、増幅器出力において列の出力電流が加算されるように、アクティブセルの出力が結合される。行に沿ったアクティブセルの出力電流が加算され、増幅器出力において行の出力電圧が加算されるように、アクティブセルの出力が結合される。アクティブセルの最低部行内におけるアクティブセル内のトランジスタの制御端子に対する入力信号は、不平衡である。アクティブセルの上部行内におけるアクティブセル内におけるトランジスタの制御端子に対する入力信号は、平衡である。電力増幅器は、不平衡な信号を上部行内におけるアクティブセルのための平衡な入力信号に変換するように結合されたアクティブバランを含む。上部行内におけるアクティブセル出力電流および電圧が、最低部行内におけるアクティブセルの出力電流および電圧とマッチングするように、上部行内におけるアクティブセルの平衡な入力信号は電流および電圧を含む。同じ列内におけるアクティブセルのうちの第１のアクティブセルの出力電流と、すぐ後に続く第２のアクティブセルの出力電流との間の差は、アクティブセルのうちの第１のアクティブセルの出力電流の１０％未満である。列内におけるアクティブセルの最低部の出力電流と、列内における最上部のアクティブセルの出力電流との間の差は、アクティブセルの最低部の出力電流の１０％未満である。アクティブセルの各々の出力電力は、実質的に等しい。電力増幅器の出力電力は、アクティブセルの各々の出力電力のＮ×Ｍ倍に実質的に等しい。少なくとも１つのドライバ構造は、１つのアクティブセルの主端子からの駆動信号を別のアクティブセルの制御端子に分配するブートストラップ結合回路を含む。ブートストラップ結合回路は、第１のアクティブセルの出力電圧または電流の一部を、第２のアクティブセルの制御端子に印加する分圧器または電流分割器を含む。ブートストラップ結合回路は、列内における第１のアクティブセルの主端子からの駆動信号を、同じ列内における第２のアクティブセルの制御端子に分配する。少なくとも１つのドライバ構造は、アクティブ差動ドライバ増幅器を含む。少なくとも１つのドライバ構造は、１つまたは複数のパッシブバランを含む。電力増幅器ｃは、ａ）入力インピーダンスマッチングネットワーク、ｂ）出力インピーダンスマッチングネットワーク、またはｃ）入力インピーダンスマッチングネットワークと出力インピーダンスマッチングネットワークとの両方を含む。アクティブセルのうちの少なくともいくつかのアクティブセルは、ａ）入力インピーダンスマッチングネットワーク、ｂ）出力インピーダンスマッチングネットワーク、またはｃ）入力インピーダンスマッチングネットワークと出力インピーダンスマッチングネットワークとの両方を含む。例えば、アクティブセルのすべてが、入力インピーダンスマッチングネットワークを含み得、および／または、アクティブセルのすべてが、出力インピーダンスマッチングネットワークを含み得る。電力増幅器は、増幅器入力からの信号を、実質的に同じ遅延を伴って、Ｍ個の最低部トランジスタの制御端子に分配する１つまたは複数の分配要素を含む。電力増幅器は、実質的に等しい遅延を伴って、各行内、各列内、または各列と各列との両方内において、駆動信号をアクティブセルの制御端子に分配する１つまたは複数の分配要素を含む。電力増幅器は、出力信号が同相の状態で、各行内、各列内、または各列と各列との両方内において、アクティブセルから出力信号を収集する１つまたは複数の収集要素を含む。電力増幅器は、異なる遅延を伴って、各行内、各列内、または各列と各列との両方内において、アクティブセルの制御端子に駆動信号を分配する分配要素と、出力信号が位相の異なる状態で、各行内、各列内、または各列と各列との両方内において、アクティブセルから出力信号を収集する１つまたは複数の収集要素とを含み、アクティブセルから増幅器出力に提供される電力が同相であるように、収集要素が分配要素の遅延と反対の遅延を含む。電力増幅器は、集積回路に、例えば、モノリシックマイクロ波集積回路に、ハイブリッドマイクロ波集積回路に、または、マルチチップモジュールに実装される。アクティブセルの各々が、例えば電荷制御型半導体四極トランジスタを含み、アクティブセルの各々が、電界効果トランジスタまたはバイポーラトランジスタを含む。アクティブセルの各々が、ＩＩＩ−Ｖ族半導体ベースのトランジスタ、例えば、ＡｌＧａＮ／ＧａＮベースのトランジスタ、またはＧａＡｓベースのトランジスタを含む。アクティブセルの各々が、シリコンベースのトランジスタ、例えば、ＳｉＧｅヘテロ接合トランジスタを含む。複数のアクティブセルは、プッシュプル段の一部である。プッシュプル段は、第２の複数のアクティブセルを含む相補的または疑似相補的なプッシュプル段である。電力増幅器は、複数のアクティブセルのうちの１つにおけるアクティブセル内における、増幅器出力と第１のトランジスタの主端子との間における結合と、増幅器出力と第１のトランジスタの制御端子との間における結合とを含む。結合は一緒に、増幅器入力における信号とは逆位相で伝導をもたらすように第１のトランジスタをバイアスして、それにより、第１の複数のアクティブセルに対する第２の複数のアクティブセルの逆位相動作を実施する。増幅器出力と第１のトランジスタの制御端子との間における結合は、ドライバ要素におけるトランジスタの主端子と増幅器出力との間における伝導路と、およびドライバ要素におけるトランジスタの制御端子と第１のトランジスタの制御端子との間における伝導路とを含む。増幅器出力と第１のトランジスタの制御端子との間における結合は、パッシブコンポーネントからなる。各アクティブセルが、並列な複数のトランジスタを含む。各アクティブセルが、トランジスタのマトリックスを含む。電力増幅器は、各アクティブセルのトランジスタのマトリックスを形成するトランジスタ間における第１の相互接続と、アクティブセル間における第２の相互接続とを含む。第１の相互接続は、第２の相互接続と異なるレベルで半導体デバイスに一体化される。電力増幅器は、増幅器出力において負荷に結合された高周波ポートと、二次元マトリックスのスタックに結合されたコンバインドポート（ｃｏｍｂｉｎｅｄ ｐｏｒｔ）と、ＤＣ電源に結合された低周波ポートとを含むバイアスティーを含む。

第２の態様において、デバイスは、入力インピーダンスをもつアンテナ組立体と、その、または第３の態様の特徴のうちの任意の特徴を含む、または含まない第１の態様の電力増幅器とを含み、電力増幅器の最適な負荷インピーダンスがアンテナ組立体の入力インピーダンスに実質的にマッチングするように、ＮおよびＭが構成される。

第２の態様および任意の他の態様は、以下の特徴の１つまたは複数を含み得る。−１２ｄＢ以下の間における反射係数が、アンテナ組立体により制限される帯域幅にわたって達成され得る。

第３の態様において、電力増幅器は、直列に複数のアクティブセルの主端子をスタックすることにより形成されたＮ×Ｍのアクティブセルの二次元マトリックスを含み、スタックが並列に結合されて二次元マトリックスを形成する。電力増幅器は、二次元マトリックスの実効出力電力がアクティブセルの各々の出力電力の約Ｎ×Ｍ倍であるようにアクティブセルの駆動を連動させるドライバ構造を含む。

第３の態様および任意の他の態様は、以下の特徴の１つまたは複数を含み得る。電力増幅器は、二次元マトリックスにより駆動される負荷に結合された高周波ポートと、二次元マトリックスのスタックに結合されたコンバインドポートと、ＤＣ電源に結合された低周波ポートとを含むバイアスティーを含む。電力増幅器は、直列に複数のアクティブセルの主端子をスタックすることにより形成されたアクティブセルの第２の二次元マトリックスを含み、スタックが並列に結合されて第２の二次元マトリックスを形成する。二次元マトリックスおよび第２の二次元マトリックスは、相補的または疑似相補的な段を形成するように結合される。電力増幅器は、二次元マトリックス内におけるアクティブセルの駆動と逆位相で、第２の二次元マトリックスのアクティブセルの駆動を連動させる第２のドライバ構造を含む。電力増幅器は、所望のＤＣ出力電圧と実際の出力電圧との間の差を表すエラー信号を出力するエラー増幅器を含む制御ループを含む。第２のドライバ構造は、エラー信号に応答して、実際のＤＣ出力電圧を調節するように結合される。二次元マトリックスおよび第２の二次元マトリックスは、相補的な段を形成するように結合される。電力増幅器は、二次元マトリックス内におけるアクティブセルの駆動と同相で第２の二次元マトリックスのアクティブセルの駆動を連動させる第２のドライバ構造を含む。ドライバ構造は、１つのアクティブセルの主端子からの駆動信号を同じスタック内における別のアクティブセルの制御端子に分配するブートストラップ結合回路を含む。ドライバ構造は、複数の不平衡トゥ平衡パッシブバランマトリックスドライバを含む。ドライバ構造は、複数のスタック内における複数のアクティブセルの制御端子に駆動信号を分配する行ドライバを含む。行ドライバは、アクティブセルによる電流の伝導を連動させるために、適切な遅延を伴って複数のアクティブセルの制御端子に駆動信号の一部を結合する複数の分配線を含む。アクティブセルの各々が、並列に結合された複数のトランジスタを含む。アクティブセルの各々が、トランジスタの二次元マトリックスを含む。電力増幅器が、各アクティブセルの二次元マトリックスを形成するトランジスタ間における第１の相互接続と、アクティブセル間における第２の相互接続とを含む。第１の相互接続は、第２の相互接続と異なるレベルで半導体デバイスに一体化される。Ｎは、Ｍに等しい必要はない。アクティブセルのうちの少なくともいくつかのアクティブセルは、入力インピーダンスマッチングネットワークを含む。アクティブセルのうちの少なくともいくつかのアクティブセルは、出力インピーダンスマッチングネットワークを含む。

第４の態様において、デバイスは、入力インピーダンスをもつアンテナ組立体と、その、または第１の態様の特徴のうちの任意の特徴を含む、または含まない第３の態様の電力増幅器とを含み、電力増幅器の最適な負荷インピーダンスがアンテナ組立体の入力インピーダンスに実質的にマッチングするように、ＮおよびＭが構成される。

第４の態様および任意の他の態様は、以下の特徴の１つまたは複数を含み得る。アンテナ組立体により制限される帯域幅にわたって、−１２ｄＢ以下の反射係数が達成される。

１つまたは複数の実装例の詳細が、添付図面および以下の説明に記載される。他の特徴および利点が、説明および図面から、ならびに特許請求の範囲から明らかとなる。

マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 列マッチングしたマトリックス電力増幅器の概略図である。 列マッチングしたマトリックス電力増幅器の概略図である。 列マッチングしたマトリックス電力増幅器の概略図である。 列マッチングしたマトリックス電力増幅器の概略図である。 バランの３つの実装例の概略図を示す。 列マッチングしたマトリックス電力増幅器の概略図である。 行マッチングしたマトリックス電力増幅器のための平衡アクティブマトリックスドライバの概略図である。 インピーダンスマッチング差動増幅器の概略図である。 行マッチングしたマトリックス電力増幅器のための平衡アクティブマトリックスドライバの概略図である。 行マッチングしたマトリックス電力増幅器のための平衡アクティブマトリックスドライバの概略図である。 行マッチングしたマトリックス電力増幅器の概略図である。 分配線と、信号源からの信号をトランジスタの行に分配するように結合され得るインピーダンスマッチング要素との概略図である。 分配レールおよび共通収集レールのすべてまたは一部を実装するために使用され得るパッシブ分割器／結合器（ｃｏｍｂｉｎｅｒ）の概略図である。 分配レールおよび共通収集レールのすべてまたは一部を実装するために使用され得るパッシブ分割器／結合器の概略図である。 分配線と、信号源からの信号をトランジスタの行に分配するように結合され得るインピーダンスマッチング要素との概略図である。 分配線と、信号源からの信号をトランジスタの行に分配するように結合され得るインピーダンスマッチング要素との概略図である。 分配線と、信号源からの信号を行トランジスタに分配するように結合され得るインピーダンスマッチング要素との概略図である。 分配線と、信号源のペアからの信号をトランジスタの行に分配するように結合され得るインピーダンスマッチング要素との概略図である。 マトリックス電力増幅器のＭ個の列を通る信号を収集して、それらを負荷に向けるように結合された不平衡収集レールの概略図である。 マトリックス電力増幅器内における行のペアの概略図である。 マトリックス電力増幅器内における行のペアの概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 インピーダンスマッチング差動増幅器の概略図である。 マトリックス電力増幅器の概略図である。 二次元マトリックス電力増幅器の概略図である。 二次元マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス電力増幅器の概略図である。 マトリックス増幅器のペアを含むプッシュプル段３６００の概略図である。 マトリックス増幅器のペアを含むプッシュプル段の概略図である。 「Ｈ型」構成で結合されたプッシュプル段のペアを含む二次元マトリックス電力増幅器の概略図である。 マトリックス増幅器のペアを含むプッシュプル段３９００の概略図である。

様々な図面における類似の参照符号は類似の要素を示す。

図１は、例えばマイクロ波またはミリ波周波数における信号を増幅するためのマトリックス電力増幅器１００の概略図である。マトリックス電力増幅器１００は、個々のトランジスタ１０５により形成されたアクティブセルの集合体を含む。トランジスタ１０５は、複数のスタック１１０に結合される。スタック１１０は、それら自体が、不平衡分配レール１１５と不平衡収集レール１２０との間に並列に結合される。分配レール１１５は、信号源５０からの信号をスタック１１０の各々内における最低部トランジスタ１０５に分配するように結合される。収集レール１２０は、スタックを通る信号を収集して、それらを負荷７０に向けるように結合される。マトリックスドライバ１２５は、信号源５０または信号源５０の出力に基づいて駆動信号を生成するアクティブセルにより生成された駆動信号を分配するパッシブ要素であり得る。いずれの場合も、駆動信号は、複数の平衡行マッチング構造を介して個々のトランジスタ１０５の制御端子に分配される。駆動信号に応答して、トランジスタ１０５は、より高い伝導性からより低い伝導性にスイッチングして、再び戻り、レール１１５、１２０の間に、および、信号源５０と負荷７０との間に、複数のより高いおよびより低い導電率の経路を交互に形成する。スタック１１０が並列に結合されているので、マトリックス電力増幅器１００は、負荷７０のインピーダンスにマッチングし、従ってそれに対して最大可能電力の比較的大きな部分を伝達するために調整され得る最適な負荷インピーダンスをもつ。

マトリックス電力増幅器１００は、異なるスタック１１０内においてトランジスタ１０５に行ワイズ手法（ｒｏｗ−ｗｉｓｅ ｆａｓｈｉｏｎ）で駆動信号を分配するように結合された複数の行ドライバという点で、「行マッチングした」電力増幅器である。示される実装例において、マトリックス電力増幅器１００のトランジスタ１０５は、マトリックスの４つの異なる「行」１３７において見られるとみなされ得る。各行１３７内におけるトランジスタ１０５は異なるスタック１１０内に見られるが、各行１３７内におけるトランジスタ１０５は、示される実装例において、分配線１３０とインピーダンスマッチング要素１３５とを含むそれぞれの行マッチング構造に結合される。示される実装例において、インピーダンスマッチング要素１３５は、アクティブドライバ増幅器として示される。しかし、インピーダンスマッチング要素１３５は、さらに、パッシブインピーダンスマッチングネットワークにより形成され得る。各駆動信号のいくらかの部分は、分配線１３０およびインピーダンスマッチング要素１３５により、各行１３７内におけるトランジスタ１０５における制御端子に結合される。分配線１３０およびインピーダンスマッチング要素１３５は、適切な遅延を伴って、制御端子に駆動信号の一部を結合して、各行１３７内におけるトランジスタ１０５による電流の伝導を連動させ、従って、駆動信号を増幅する。各トランジスタ１０５の制御端子に結合される駆動信号は、ソース／エミッタ主端子の電位を基準とする。所与のトランジスタ１０５の制御端子に入る任意の制御電流が、さらに、ソース／エミッタ主端子によりトランジスタ１０５を去るが、同じスタック１１０内における「先行」トランジスタ１０５のドレイン／コレクタ電流に寄与しないという意味で駆動信号は「グランドフリー」である。明確に言うと、示される概略図において、同じスタック１１０内における任意の所与のトランジスタ１０５の直下にあるトランジスタ１０５が「先行」トランジスタ１０５である。示される概略図におけるコンポーネントの配向および配置は任意であり、現実のデバイスでは異なる物理的配置（例えば「後続」トランジスタの上、左、または後）であるとしても、「先行」トランジスタは「先行」のままであることが理解される。その代わり、「先行」および「後続」トランジスタは、信号源５０と負荷７０との間における伝導路におけるそれらの相対配置により識別され得る。任意の事例において、先行トランジスタ１０５のドレイン／コレクタ電流に寄与する代わりに、ソース／エミッタ主端子によりトランジスタ１０５を去る電流は、そのトランジスタ１０５の直下に位置する分配線１３０によりインピーダンスマッチング要素１３５に戻る。

示される実装例において、信号源５０は、マトリックス電力増幅器１００においてアクティブセルの主端子間における所望の電流の流れを達成する信号を出力するＲＦ電源である。例えば、信号源５０は、所望の通信の送信を表す信号を出力し得る。いくつかの実装例において、信号源５０は、ほぼＤＣ（異なるトランジスタが容量的にデカップリングされるように、概して数百ＭＨｚ）から約１／３ｆ_Ｔの間のキャリアまたは中心周波数をもつ信号を出力し得、ｆ_Ｔはトランジスタ１０５のユニティゲイン遷移周波数である。例えば、いくつかのＩＩＩ−Ｖ電界効果トランジスタにおいて、ｆ_Ｔは、約３０ＧＨｚであり得る。入力信号源５０により出力される信号のうちのいくらかの部分は、インピーダンスマッチング要素１３５によりレール１１５に結合される。示される実装例において、インピーダンスマッチング要素１３５は、アクティブドライバ増幅器として示される。従って、示される実装例において、信号源５０は、トランジスタ１０５の制御端子を駆動する駆動信号を直接出力しない。むしろ、信号源５０は、このような駆動信号を生成するために、インピーダンスマッチング要素１３５により増幅された信号を出力する。他の実装例において、インピーダンスマッチング要素１３５は、パッシブインピーダンスマッチングネットワークにより形成され得る。このような実装例において、信号源５０は、トランジスタ１０５の制御端子を駆動する駆動信号を直接出力し得る。

分配レール１１５は、通信信号とＤＣ信号との一部を、第１の行１３８内におけるトランジスタ１０５の制御端子とソース／エミッタ主端子との両方に分配するように結合される。いくつかの実装例において、インピーダンスマッチング要素１３５は、バランとして機能し得、分配レール１１５は、アースに対して対称的な２つのワイヤ伝送線として実装され得る。分配レール１１５は、ＲＦローディングおよびゲートバイアスネットワーク１４０において終端する。示される実装例において、ＲＦローディングおよびゲートバイアスネットワーク１４０は、第１の行１３８内におけるトランジスタ１０５の制御端子を介して、スタック１１０を通る電流の流れを制御するＤＣ信号を出力するＤＣ電源１４５を含む。特に、電流が第１の行１３８内におけるトランジスタ１０５を通って流れ始めると、後続行１３７における電流の流れが追従する。示される実装例において、ＤＣ電源１４５から出力される電位はグランドに対して負であり、スタック１１０が伝導状態のとき、収集レール１２０における電位をプルダウンする。ＤＣ電源１４５により出力される電位は、キャパシタンス１５０により分配レール１１５の２つのワイヤ伝送線の接地されたワイヤから絶縁され、インピーダンス１５５により他方のワイヤに結合される。示される実装例において、インピーダンス１５５は、インピーダンスマッチング要素１３５によりマッチングされた負荷の一部を提供する実数インピーダンスである。

収集レール１２０は、各スタック１１０から出力された電力を収集して、それを負荷７０に向ける。収集レール１２０は、さらに、アースに対して対称的な２つのワイヤ伝送線として実装され得る。いずれの場合も、収集レール１２０のワイヤのうちのオンが、高電圧バイアスティー１７０のコンバインドポートに結合される。負荷７０は、バイアスティー１７０の高周波ポートに結合され、ＤＣ電源１６０は、低周波ポートに結合される。非接地ワイヤは、従って、マトリックス電力増幅器１００に給電することに適したＤＣ電位を使用してＤＣ電源１６０によりバイアスされる。インピーダンスマッチング要素１３５がアクティブドライバ増幅器として実装される示される実装例において、ＤＣ電源１６０により出力されるＤＣ電位は、それらのアクティブドライバ増幅器まで１つまたは複数の電力線１６８により伝達される。

示される実装例において、電力増幅器１００は、個々のトランジスタ１０５の集合体を含む。トランジスタ１０５は、個々のマッチングまたはプレマッチングを伴う、または一切伴わない、多くの異なる種類の半導体デバイス、例えば、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）またはバイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）のうちの任意のものであり得る。いくつかの実装例において、電力増幅器１００のマトリックスのアクティブセルは、個々のトランジスタではないが、むしろ、複数のトランジスタ、例えば増幅器モジュールに組み立てられる。

図２は、マトリックス電力増幅器２００の概略図である。マトリックス電力増幅器２００は、複数のスタック１１０に結合された個々のトランジスタ１０５をさらに含む。スタック１１０は、それら自体が、不平衡分配レール１１５と不平衡収集レール１２０との間において並列に結合される。マトリックス電力増幅器２００は信号源５０と分配レール１１５との間におけるバランとして機能する可能性があり得るインピーダンスマッチング要素１３５を含まないので、電力増幅器１００（図１）とは対照的に、分配レール１１５は、必然的に不平衡である。

マトリックス電力増幅器２００は、スタック１１０のそれぞれにおけるトランジスタ１０５に対して列ワイズ手法（ｃｏｌｕｍｎ−ｗｉｓｅ ｆａｓｈｉｏｎ）で駆動信号を分配するように結合された複数の列ドライバ２０５を含むという点で、マトリックス電力増幅器２００は、「列マッチングした」電力増幅器である。示される実装例において、マトリックス電力増幅器２００のトランジスタ１０５は、マトリックスの４つの異なる「列」２３７内に見られるとみなされ得る。各列２３７内のトランジスタ１０５は、同じスタック１１０内に見られ、単一の列ドライバ２０５に結合される。列ドライバ２０５は、以下で説明されるものを含む例えば差動増幅器を含む（パッシブ）ブートストラップ列ドライバおよび（アクティブ）列ドライバを含む、様々な異なる手法で実装され得る。列ドライバ２０５は、アクティブまたはパッシブ要素であり得る。

各列ドライバ２０５は、制御端子結合２１０と主端子結合２１５とを含む。制御端子結合２１０は、列ドライバ２０５を、それぞれのトランジスタ１０５の制御端子に結合する。主端子結合２１５は、列ドライバ２０５を、それぞれのトランジスタ１０５のソース／エミッタ主端子に結合する。各トランジスタ１０５の制御端子に結合された駆動信号は、ソース／エミッタ主端子の電位を基準とする。第１の行１３８（後述）を除いて、端子結合２１０、２１５は、トランジスタ１０５を駆動するための平衡な結合を形成する。実際には、駆動信号は、グランドフリーであり、所与のトランジスタ１０５の制御端子に入る任意の制御電流は、さらにソース／エミッタ主端子によりトランジスタ１０５を去るが、同じスタック１１０内における先行トランジスタ１０５のドレイン／コレクタ電流に寄与しない。

マトリックス電力増幅器２００の第１の行１３８内において、トランジスタ１０５のソース／エミッタ主端子は、すべて、グランドに結合される。その結果、第１の行１３８内におけるトランジスタ１０５のソース／エミッタ主端子に対する主端子結合２１５は、グランドにも結合され、従って、不平衡結合を形成する。マトリックス電力増幅器１００（図１）と同様に、ＤＣ電源１４５は、第１の行１３８内におけるトランジスタ１０５の制御端子を介してスタック１１０を通って流れる電流を制御する。

図３は、列マッチングしたマトリックス電力増幅器３００の概略図である。便宜上、マトリックス電力増幅器３００の単一のスタック１１０（および従って単一の列）のみが示される。しかし、マトリックス電力増幅器３００は、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された、多くの行および列を含み得ることが理解される。

マトリックス電力増幅器３００は、信号源５０により生成された信号を、平衡な分配線３１０の集合体に分配する不平衡パッシブマトリックスドライバ３０５を含む。各分配線３１０は、駆動信号の一部のそれぞれを異なるスタック１１０内のトランジスタ１０５に結合する。再度、単一のスタック１１０のみがマトリックス電力増幅器３００の概略図に示されるが、動作可能なマトリックス電力増幅器３００は、複数のスタック１１０を含む。

不平衡パッシブマトリックスドライバ３０５は、バラン変圧器３１５により平衡な分配線３１０の各々に結合される。バラン変圧器３１５は、パッシブマトリックスドライバ３０５における不平衡な信号を分配線３１０における平衡な信号に変換するだけでなく、バラン変圧器３１５は、異なるスタック１１０内におけるトランジスタ１０５に駆動信号を結合するインピーダンスマッチング要素としても機能する。

平衡な分配線３１０の各々が、バラン変圧器３１５巻線の第１の端子をトランジスタ１０５のソース／エミッタ主端子に結合する伝導路３２０を含み、伝導路３２５は、バラン変圧器３１５巻線の他方の第２の端子をトランジスタ１０５の制御端子に結合し、伝導路３３０は、それぞれのバラン変圧器３１５の中心タップ３４５またはそれぞれのバラン変圧器３１５の第２の端子からグランドに対するＤＣ電源３３５までの間に結合される。各ＤＣ電源３３５は、それぞれのトランジスタ１０５の制御端子をバイアスする。各ソース／エミッタ伝導路３２０は、トランジスタ１０５の端子のソース／エミッタのそれぞれにおけるＤＣ電位から分配線３１０の残部を絶縁するキャパシタンス３４０を含む。ＤＣ電源伝導路３３０の各々が、ＤＣ電源３３５からＲＦ信号を絶縁するインダクタンス３５０を含む。

図４は、列マッチングしたマトリックス電力増幅器４００の概略図である。便宜上、マトリックス電力増幅器４００の単一のスタック１１０（および従って単一の列）のみが示される。しかし、マトリックス電力増幅器４００が、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された、多くの行および列を含み得ることが理解される。

マトリックス電力増幅器４００は、並列ブートストラップドライバ回路４０５を使用して、信号源５０により生成された信号をスタック１１０内におけるトランジスタ１０５に分配する。並列ブートストラップドライバ回路４０５は、出力電圧、例えば、各それぞれのトランジスタ１０５（例えば、第ｋ段のトランジスタ１０５）のドレイン／コレクタ電圧の一部を伝達して、スタック１１０内におけるそれぞれの「後続」トランジスタ１０５（例えば、第（ｋ＋１）段のトランジスタ１０５）の制御端子を駆動する。

各並列ブートストラップドライバ回路４０５は、インピーダンス要素４１５とキャパシタンス４２０とを含む。インピーダンス要素４１５は、任意のパッシブ複素インピーダンスであり、１つまたは複数のインダクタ、コンデンサ、および／またはパッシブ抵抗素子を含み得る。ドライバ回路４０５のインピーダンス要素４１５は、各それぞれの先行トランジスタ（例えば、第ｋ段）の出力電圧の一部を、スタック１１０内におけるそれぞれの後続トランジスタ１０５（第（ｋ＋１）段）の制御端子に伝達するＡＣ分圧器回路を形成する。例えば、第ｋ段のドライバ回路４０５のインピーダンス要素４１５は、第ｋ段のトランジスタ１０５の上主端子４３６（例えば、ドレイン／コレクタ）における電圧と、第ｋ段のトランジスタ１０５の下主端子４３７（例えば、ソース／エミッタ）における電圧との間に分圧器を形成する。第ｋ段のドライバ回路４０５の出力（例えば、インピーダンス要素４１５間における端子）は、第（ｋ＋１）段のトランジスタ１０５の入力端子（例えば、ゲート）に提供される。

トランジスタ１０５の「上」主端子は、信号源５０と負荷７０との間の伝導路において、スタック１１０の出力端部（すなわち、収集レール１２０に最も近い）に向けて配置された端子である。示される概略図において、上主端子のすべてがドレイン／コレクタ端子であるが、必ずこうなるわけではない。トランジスタ１０５の「下」主端子は、スタック１１０の入力端部（すなわち、分配レール１１５に最も近い）に向けて配置された端子である。示される概略図において、下主端子のすべてがソース／エミッタ端子であるが、必ずこうなるわけではない。

キャパシタンス４２０は、先行トランジスタ１０５のソース／エミッタおよびドレイン／コレクタ端子のそれぞれにおけるＤＣ電位から、各後続トランジスタ１０５のための駆動信号を絶縁する。スタック内における各トランジスタ１０５により生成された電力の一部が、それぞれの後続トランジスタ１０５を駆動するために使用されるので、信号源５０により生成された信号の周波数が増加するにつれて、スタック１１０の総出力電力は低下する。

分配レール１１５およびインピーダンスマッチング要素４１０は、信号源５０により生成された信号の一部を異なるスタック１１０内における底部行４０６トランジスタ１０５に伝導するが、トランジスタ１０５の上部行４０７は、分圧器またはドライバ回路４０５からの入力信号により駆動される。同様に、出力インピーダンスマッチング要素４５５は、各スタック１１０の出力信号を収集レール１２０に結合する。繰り返すと、単一のスタック１１０のみがマトリックス電力増幅器４００の概略図に示されるが、動作可能なマトリックス電力増幅器４００は、複数のスタック１１０を含む。

第ｋ段のトランジスタ１０５（第１段を除く）の各々における制御端子は、ＤＣ分圧器回路４３０によりバイアスされる。ＤＣ分圧器回路４３０の各々が、その第ｋ段のトランジスタ１０５の上主端子４３６（例えば、ドレイン／コレクタ）と各「先行」（例えば、第（ｋ−１）段の）トランジスタ１０５の下主端子４３７との間における電圧を分割する抵抗４３５を含む。第１（最も下の）段のトランジスタ１０５は、ＤＣ電源１４５によりバイアスされる。

分配線４４０は、スタック内におけるトランジスタ１０５間においてブートストラップされた駆動信号とスタック電流との両方を結合する。分配線４４０は、２つの信号線４４５と１つのグランド線４５０とを含む３線伝送線である。各分配線４４０において、１つの信号線４４５はブートストラップ駆動信号を搬送し、他方の信号線４４５はトランジスタ１０５間におけるスタック電流を搬送する。

図５は、列マッチングしたマトリックス電力増幅器５００の概略図である。便宜上、マトリックス電力増幅器５００の単一のスタック１１０（および従って単一の列）のみが示される。しかし、マトリックス電力増幅器５００は、多くの行および列を含み得、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整されることが理解される。各トランジスタ１０５の制御端子がＤＣ分圧器回路４３０の代わりにＤＣ電圧源５０５によりバイアスされることを除いて、マトリックス電力増幅器５００はマトリックス電力増幅器４００（図４）と同様である。さらに、各ＤＣ電源は、インダクタンス５１０によりＲＦ信号から絶縁される。

マトリックス増幅器４００と同様に、マトリックス増幅器５００の分配線４４０は、スタック内におけるトランジスタ１０５間においてブートストラップ駆動信号とスタック電流との両方を結合する。分配線４４０は、２つの信号線４４５と１つのグランド線４５０とを含む３線伝送線である。各分配線４４０において、１つの信号線４４５はブートストラップ駆動信号を搬送し、他方の信号線４４５はトランジスタ１０５間におけるスタック電流を搬送する。

ブートストラップ駆動信号がトランジスタスタックに並列接続された分圧器を通して取得されるので、マトリックス増幅器４００および５００のブートストラップドライバ回路４０５は、並列ブートストラップされると考えられる。加えて、ブートストラップ駆動信号およびスタック電流は、各々、分配線４４０内の異なる信号線４４５を通して、スタック内におけるトランジスタ１０５間に結合される。

図６は、列マッチングしたマトリックス電力増幅器６００の概略図である。便宜上、マトリックス電力増幅器６００の単一のスタック１１０（および従って単一の列）のみが示される。しかし、マトリックス電力増幅器６００は、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された、多くの行および列を含み得ることが理解される。

マトリックス電力増幅器６００は、直列ブートストラップを使用して、信号源５０により生成された信号をスタック１１０内におけるトランジスタ１０５に分配する。バラン６０５は、マトリックス電力増幅器６００の下部行６０６、６０７内における各トランジスタ１０５からの出力電流（例えば、ドレイン／コレクタ電流）の一部を伝達して、スタック１１０内におけるそれぞれの後続トランジスタ１０５の制御端子を駆動する。バラン６０５は、下部行６０６、６０７のうちの１つ内におけるトランジスタからの出力電流の一部を、次に高い行内におけるそれぞれの後続トランジスタ１０５のための制御端子駆動信号として結合することと、不平衡な出力電流を平衡な駆動信号に変換することの両方を行う３端子デバイスである。

図７は、バラン６０５の３つの実装例の概略図を示す。第１の実装例は、変圧器６０５ａである。変圧器６０５ａは、一次コイル７０５および二次コイル７１０と、一次コイル７０５および二次コイル７１０の両方に結合された共通端子７１５とを含む。いくつかの実装例において、変圧器６０５ａの変圧比の公称値は、トランジスタ１０５の電流利得にマッチングするように選択される。変圧器６０５ａがマトリックス電力増幅器６００におけるバラン６０５として使用されるとき、一次コイル７０５の端子は、トランジスタ１０５の上主端子６３６（例えば、ドレイン／コレクタ）に結合され、共通端子７１５は、それぞれの後続トランジスタ１０５の下主端子６３７（例えば、ソース／エミッタ）に結合され、二次コイル７１０の端子は、それぞれの後続トランジスタ１０５の制御端子に結合される。従って、出力信号二次コイル７１０は、それぞれの後続トランジスタ１０５の制御端子に入力駆動信号を供給する。

第２の実装例のバラン６０５は、Ｔ（または、Ｙ）ネットワークを構成する３つのアドミッタンス要素７２０を含むＴ回路６０５ｂである。第３の実装例のバラン６０５は、パイ（または、デルタ）ネットワークで構成された３つのインピーダンス要素７３０を含むパイ回路６０５ｃである。異なる実装例のバラン６０５が、異なる現実の実装例のマトリックス電力増幅器において使用され得る。処理技術およびマトリックス電力増幅器における他のコンポーネントの設計などの因子に応じて、例えば、Ｔ回路６０５ｂのアドミッタンス要素７２０がいくつかのマイクロ波集積回路デバイスにおいて有益であり得るのに対し、パイ回路６０５ｃのインピーダンス要素７３０が他において有益であり得る。

再度図６を参照すると、キャパシタンス６２０が、バラン６０５とトランジスタ１０５の制御端子との間において伝導路に含まれる。キャパシタンス６２０は、各トランジスタ１０５に対する駆動信号を、トランジスタ１０５のソース／エミッタおよびドレイン／コレクタ端子のそれぞれにおけるＤＣ電位から絶縁する。さらに、スタック内における各トランジスタ１０５により生成された電力の一部が、それぞれの後続トランジスタ１０５を駆動するために使用されるので、信号源５０により生成された信号の周波数が増加するにつれて、スタック１１０の総出力電力が低下する。

分配レール１１５は、信号源５０により生成された信号の一部のそれぞれを、異なるスタック１１０内における底部行６０６トランジスタ１０５に搬送する。インピーダンスマッチング要素６１０は、分配レール１１５における電源信号を、異なるスタック１１０内における底部行６０６トランジスタ１０５に結合する。同様に、出力インピーダンスマッチング要素６５５は、各スタック１１０の出力信号を収集レール１２０に結合する。繰り返すと、単一のスタック１１０のみがマトリックス電力増幅器６００の概略図に示されるが、動作可能なマトリックス電力増幅器６００は複数のスタック１１０を含む。

各トランジスタ１０５の制御端子は、ＤＣ分圧器回路６３０によりバイアスされる。ＤＣ分圧器回路６３０の各々が、トランジスタ１０５の上主端子（例えば、ドレイン／コレクタ）６３６と、先行トランジスタ１０５の下主端子（例えば、ソース／エミッタ）６３７との間の電圧を分割する抵抗６３５を含む。ＤＣ分圧器回路６３０の各々が、それぞれのトランジスタ１０５の制御入力に浮遊バイアスを提供する。例外は、底部行６０６内におけるトランジスタ１０５の下主端子に接続されたＤＣ分圧器回路６３０であり、このＤＣ分圧器回路６３０は接地される。

分配線６４０は、スタック内におけるトランジスタ１０５を結合する。分配線６４０は、２つの信号線６４５と１つのグランド線６５０とを含む不平衡な３線伝送線である。全体的に、ＤＣ分圧器回路６３０は、信号線６４５のうちの１つに結合され、それぞれのトランジスタ１０５の上主端子と下主端子とは、他方の信号線６４５に結合される。底部行６０６内におけるトランジスタ１０５を第１の後続行６０７に結合する分配線６６０は、不平衡な２線伝送線である。分配線６６０は、１つの信号線６４５と１つのグランド線６５０とを含む。分配線６６０内の信号線６４５は、底部行６０６内におけるトランジスタ１０５の上主端子と、後続（第２の）行内におけるトランジスタ１０５の下主端子に結合される。底部行６０６内におけるトランジスタの下出力に接続されたＤＣ分圧器回路６３０は、分配線６６０内のグランド線６５０に結合される。

図８は、列マッチングしたマトリックス電力増幅器８００の概略図である。便宜上、マトリックス電力増幅器８００の単一のスタック１１０（および従って単一の列）のみが示される。しかし、マトリックス電力増幅器８００は、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された多くの行および列を含み得ることが理解される。各トランジスタ１０５の制御端子がＤＣ分圧器回路６３０の代わりにＤＣ電圧源８０５によりバイアスされることを除いて、マトリックス電力増幅器８００は、図６および図７を参照してここまでに説明されるマトリックス電力増幅器６００と同様である。さらに、各ＤＣ電源は、インダクタンス８１０によりＲＦ信号から絶縁される。加えて、マトリックス電力増幅器６００の３線分配線６６０は、２つの平衡な信号線６４５を含む平衡な２線分配線８１５と非グランド線とにより置換され得る。

図９は、行マッチングしたマトリックス電力増幅器９００のための平衡アクティブマトリックスドライバ９０５の概略図である。便宜上、マトリックス電力増幅器９００の単一のスタック１１０（および従って単一の列）のみが示される。しかし、マトリックス電力増幅器９００は、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された多くの行および列を含み得ることが理解される。

平衡アクティブマトリックスドライバ９０５は、信号源５０により生成された信号を平衡な分配線９１０の集合体に分配する。各分配線９１０は、駆動信号の一部のそれぞれを、異なるスタック１１０内におけるトランジスタ１０５に結合する。繰り返すと、単一のスタック１１０のみがマトリックス電力増幅器９００の概略図に示されるが、動作可能なマトリックス電力増幅器９００は複数のスタック１１０を含む。

平衡アクティブマトリックスドライバ９０５は、スタックされたインピーダンスマッチング差動増幅器９１５のセットを含む。平衡アクティブマトリックスドライバ９０５は、各スタック１１０内においてトランジスタ１０５より低いインピーダンスマッチングの１つの差動増幅器９１５を含む。例えば、示される例において、アクティブマトリックスドライバ９０５は、４つのトランジスタ１０５のスタック１１０を駆動する３つのインピーダンスマッチング差動増幅器９１５を含む。第１の差動増幅器９１５と、およびスタックの底部行（行１）内におけるトランジスタ１０５とは、信号源５０により同時に駆動される。アクティブマトリックスドライバ９０５における第ｋの差動増幅器９１５の各々は、次に、スタック１１０内における第（ｋ＋１）のトランジスタ１０５を駆動する。

より詳細には、図１０は、平衡アクティブマトリックスドライバにおいて使用され得るインピーダンスマッチング差動増幅器９１５の概略図である。差動増幅器９１５は、反転入力端子１０８０と非反転入力端子１０８２と高出力端子１０８４と低出力端子１０８６とを含む。差動増幅器９１５は、入力端子１０８０、１０８２における信号間の差を表す出力端子１０８４、１０８６に信号を出力する。

再度図９を参照すると、各差動増幅器９１５（第ｋの差動増幅器９１５）の出力端子１０８４、１０８６がアクティブマトリックスドライバ９０５における次の後続の差動増幅器９１５（第（ｋ＋１）の差動増幅器９１５）の入力端子１０８０、１０８２に結合された状態で、差動増幅器９１５がスタックされる。いくつかの実装例において、インピーダンスマッチングネットワーク（図示されない）が、差動増幅器９１５の各々の間に結合され得る。加えて、各差動増幅器９１５の出力端子１０８４、１０８６は、スタック１１０の行２〜Ｎ内におけるそれぞれのトランジスタ１０５に駆動信号を提供する平衡な分配線９１０に結合される。

平衡な分配線９１０の各々は、差動増幅器９１５の第１の出力端子１０８４、１０８６を、トランジスタのソース／エミッタ主端子１０５に結合する伝導路９２０と、差動増幅器９１５の他方の出力端子１０８４、１０８６をトランジスタ１０５の制御端子に結合する伝導路３２５とを含む。各ソース／エミッタ伝導路９２０は、トランジスタ１０５のソース／エミッタ端子のそれぞれにおけるＤＣ電位から分配線９１０の残部を絶縁するキャパシタンス９４０を含む。より具体的には、第２〜第Ｎの差動増幅器９１０の非反転出力端子１０８６は、制御端子伝導路９２５に結合され、第２〜第Ｎの差動増幅器９１０の反転出力端子１０８４は、ソース／エミッタ伝導路９２０に結合される。しかし、第１の差動増幅器９１５の出力端子１０８４、１０８６と分配線９１０との接続は交換される。すなわち、第１の差動増幅器９１０の反転出力端子１０８４は、制御端子伝導路９２５に結合され、第１の差動増幅器９１０の非反転出力端子１０８６は、ソース／エミッタ伝導路９２０に結合される。

さらに、いくつかの実装例において、分配線９１０は、差動増幅器９１５の出力端子１０８４、１０８６のインピーダンスを、トランジスタ１０５の入力インピーダンスにマッチングさせるインピーダンスマッチングネットワーク（図示されない）を含み得る。

差動増幅器９１５は、２つの別々のＤＣ路と、ＯＤＤ路およびＥＶＥＮ路とにより供給を受ける。奇数に番号付けされた差動増幅器９１５（１〜Ｎ）は、ＯＤＤ路により供給を受け、偶数に番号付けされた差動増幅器９１５（１〜Ｎ）は、ＥＶＥＮ路により供給を受ける。各ＤＣ路は、ソースフォロワ回路９５０、９５５により供給を受け、それぞれのＯＤＤ路またはＥＶＥＮ路において最高順序の（第Ｎまたは第Ｎ−１の）差動増幅器９１５の高電源１０９０端子に結合される。より具体的には、第Ｎの差動増幅器９１５の高電源端子１０９０は、ソースフォロワ回路９５０（ＯＤＤ ＤＣ路）に結合される。これに対し、第（Ｎ−１）の差動増幅器９１５の高電源端子１０９０は、ソースフォロワ回路９５５（ＥＶＥＮ ＤＣ路）に結合される。

伝導路９５６は、第Ｎの差動増幅器９１５の低電源端子を、アクティブマトリックスドライバ９０５における次の低い順序のＯＤＤ差動増幅器９１５、示される例では特に第１の差動増幅器９１５の高電源端子に結合する。第１の差動増幅器９１５の低電源端子は、負のＤＣ電源に結合される。

第（Ｎ−１）の（本例では第２の）差動増幅器９１５の低電源端子は、示される例においてグランドに結合される。しかし、より大きなアクティブマトリックスドライバ９０５スタックでは、第（Ｎ−１）の差動増幅器９１５の低電源端子は、伝導路により次の低い順序のＥＶＥＮ差動増幅器９１５の高電源端子に結合され得る。

ソースフォロワ９５０は、各々が高いドレイン側電位と低いソース側電位との間に結合された、マッチングされたトランジスタ９５２のペアを含む。高いドレイン側電位（端子９６０）は、ＲＦ収集レール１２０に結合される。低いソース側電位は、分圧器回路のインピーダンス９６５ａと９６５ｂとの間に結合される。分圧器回路は、端子９６０とＲＦ収集レール１２０とにさらに結合されたインピーダンス９６５ａ、９６５ｂ、および９６５ｃにより形成される。インピーダンス９６５ａ、９６５ｂ、および９６５ｃは、収集レール１２０からのＲＦ出力電圧を分割して、トランジスタ９５２の制御端子をバイアスし、トランジスタ９５２の制御端子は、インピーダンス９６５ａと９６５ｂとの間において分圧器回路に結合される。トランジスタ９５２のソース端子は、キャパシタンス９５４ａを通してインピーダンス９６５ａと９６５ｂとの間において分圧器回路に結合され、第Ｎの差動増幅器９１５の低電源端子に結合される。キャパシタンス９５４ａは、ＲＦ収集レール１２０におけるＤＣ電位から、第Ｎの差動増幅器９１５の低電源端子を絶縁する。

ソースフォロワ９５５は、高いドレイン側電位と低いソース側電位との間に結合されたトランジスタ９５３を含む。高いドレイン側電位は、インピーダンス９６５ａと９６５ｂとの間において分圧器回路に結合され、トランジスタ９５２のソース端子に結合される。低いソース側電位は、分圧器回路のインピーダンス９６５ｂと９６５ｃとの間に結合される。トランジスタ９５３のソース端子は、キャパシタンス９５４ｂを通してインピーダンス９６５ｂと９６５ｃとの間において分圧器回路に結合され、第（Ｎ−１）の差動増幅器９１５の低電源端子に接続される。キャパシタンス９５４ｂは、ＲＦ収集レール１２０におけるＤＣ電位から、第（Ｎ−１）の差動増幅器９１５の低電源端子を絶縁する。

ソースフォロワ９５０、９５５は、ＲＦ収集レール１２０を通してマトリックス電力増幅器９００のＲＦ出力信号により供給される。従って、差動増幅器９１５の高電源端子および低電源端子のすべてが、浮遊ＡＣ電位未満であり、スタック１１０内における対応するトランジスタ１０５のフルＲＦ電圧出力スイングに対応し得る。

図１１は、行マッチングしたマトリックス電力増幅器１１００のための平衡アクティブマトリックスドライバ９０５の概略図である。便宜上、マトリックス電力増幅器１１００の図１に示す単一のトランジスタスタック１１０（および従って単一のトランジスタ１０５列）のみが示される。しかし、マトリックス電力増幅器１１００が、出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された多くの行および列を含み得ることが理解される。

平衡アクティブマトリックスドライバ１１０５は、信号源５０により生成された信号を、平衡な分配線１１１０の集合体に分配する。各分配線１１１０は、駆動信号の一部のそれぞれを、異なるスタック１１０内におけるトランジスタ１０５に結合する。再度、単一のトランジスタスタック１１０のみが、マトリックス電力増幅器１１００の概略図に示されるが、動作可能なマトリックス電力増幅器１１００は、複数のスタック１１０を含む。

平衡アクティブマトリックスドライバ１１０５は、スタックされた差動増幅器１１１５のセットを含む。第１の差動増幅器１１１５およびスタックの底部行（第１の行）内におけるトランジスタ１０５は、信号源５０により同時に駆動される。アクティブマトリックスドライバ１１０５における第ｋの差動増幅器１１１５の各々が、次に、スタック１１０内における第（ｋ＋１）のトランジスタ１０５を駆動する。

差動増幅器１１１５の各々は、各々が高いドレイン側電位と低いソース側電位との間に結合された、マッチングされたトランジスタ１１９４のペアを含む。第１の差動増幅器１１１５のみが、電流源１１８８を含む。第Ｎの差動増幅器１１１５を除いて、第ｋの差動増幅器１１１５の各々に対する高いドレイン側電位が、第（ｋ＋１）の差動増幅器１１１５の低いソース側電位により供給される。第Ｎの差動増幅器１１１５に対する高いドレイン側電位は、ＲＦ収集レール１２０により供給される。同様に、第１の差動増幅器１１１５を除いて、第ｋの差動増幅器１１１５の各々に対する低いソース側電位は、第（ｋ−１）の差動増幅器１１１５の高いソース側電位により供給される。第１の差動増幅器１１１５に対する低いソース側電位は、ＤＣ電源１１５０により供給される。従って、第１の差動増幅器１１１５を通るＤＣ電流がアクティブマトリックスドライバ１１０５における各差動増幅器により再使用されるように、差動増幅器１１１５がスタックされる。

アクティブマトリックスドライバ１１０５における差動増幅器１１１５は、平衡な分配線１１３５を通してともに結合される。いくつかの実装例において、インピーダンスマッチングネットワーク（図示されない）が、差動増幅器１１１５の各々の間にさらに結合され得る。加えて、各差動増幅器１１１５の出力端子１１８４が（第Ｎの差動増幅器１１１５のものを除いて）、スタック１１０の行２〜Ｎ内におけるそれぞれのトランジスタ１０５に駆動信号を提供する平衡な分配線１１１０に結合される。

平衡な分配線１１１０の各々は、差動増幅器１１１５の第１の出力端子１１８４を、トランジスタ１０５のソース／エミッタ主端子に結合する伝導路１１２０と、差動増幅器１１１５の他方の出力端子１１８４をトランジスタ１０５の制御端子に結合する伝導路１１２５とを含む。各ソース／エミッタ伝導路１１２０は、分配線１１１０の残部をトランジスタ１０５のソース／エミッタ端子のそれぞれにおけるＤＣ電位から絶縁するキャパシタンス１１４０を含む。さらに、いくつかの実装例において、分配線１１１０は、差動増幅器１１１５の出力端子１０８４、１０８６のインピーダンスをトランジスタ１０５の入力インピーダンスにマッチングさせるインピーダンスマッチングネットワーク（図示されない）を含み得る。

加えて、トランジスタ１１９４の制御端子（差動増幅器１１１５の入力端子１１８２）は、先行する第（ｋ−１）の差動増幅器１１１５の各々における出力端子１１８４に結合される。インピーダンス１１９６の各セットにわたる電位降下は、第１の差動増幅器１１１５を除く各差動増幅器１１１５の入力（トランジスタ１１９４の制御端子）を駆動するために使用される。第１の差動増幅器１１１５におけるトランジスタ１１９４のうちの第１のトランジスタ１１９４の制御端子はＲＦ電源５０により駆動され、トランジスタ１１９４のうちの第２のトランジスタ１１９４の制御端子はＤＣ電源１４５からのＤＣ電位を使用してバイアスされる。第１の差動増幅器１１１５におけるトランジスタ１１９４のうちの第１のトランジスタ１１９４の制御端子は、インピーダンスマッチングネットワーク１１３０を通してＲＦ電源５０に結合される。

示されるように、第１の差動増幅器１１１５のトランジスタ１１９４のソースがともに結合され、電流源１１８８までの共通路を共有する。出力端子１１８４と電流源１１８８との両方の間におけるインピーダンスは、従って、トランジスタ１１９４のインピーダンスにおける比較的小さな差を除いてほぼ同一である。従って、第１の差動増幅器１１１５はバランとして機能し、および不平衡なＲＦ電源信号を平衡な出力に変換し得る。

さらに、２〜Ｎの差動増幅器１１１５の各々におけるトランジスタ１１９４のうちの１つのトランジスタ１１９４の制御端子は、ＲＦ収集レール１２０からのＲＦ出力信号の一部によりバイアスされる。インピーダンス１１６２のネットワークにより形成された分圧器回路１１６０が、ＲＦ出力信号の電圧を分割する。

電流源１１８８は、アクティブマトリックスドライバ１１０５における差動増幅器１１１５のすべてのためのＤＣ電流を提供する。電流源１１８８は、差動増幅器１１１５を通る電流を供給するトランジスタ１１８９を含む。トランジスタ１１８９の制御端子は、インピーダンス１１９１を通してＤＣ電源１１５０によりバイアスされる。加えて、トランジスタ１１８９のソース端子は、インピーダンス１１９３を通してＤＣ電源１１５０に結合される。

図１２は、行マッチングしたマトリックス電力増幅器１２００のための平衡アクティブマトリックスドライバ１２０５の概略図である。便宜上、マトリックス電力増幅器１２００の単一のトランジスタスタック１１０（および従って単一のトランジスタ１０５列）のみが示される。しかし、マトリックス電力増幅器１２００が出力インピーダンスおよび増幅を含む動作上の必要性に対して調整された多くの行および列を含み得ることが理解される。第１の行トランジスタ１０５がＲＦ電源５０からのＲＦ信号により直接駆動されないことを除いて、平衡アクティブマトリックスドライバ１２０５は、図１１を参照した上述の平衡マトリックスドライバ１１０５と同様である。その代わり、マトリックスドライバ１２０５は、追加的な差動増幅器１１１５を含む。ＲＦ電源５０は、ソースフォロワ回路１２１０のセットを通して第１の差動増幅器１１１５を駆動するだけである。示されるように、ソースフォロワ１２１０は、ＲＦ電源のゼロＤＣレベルを、マトリックス増幅器の最下行のゲート電位未満の負のＤＣ電圧において動作する最底部の差動増幅器におけるＦＥＴペアにより要求される負のゲート電圧にシフトするＤＣ電位シフターとして機能する抵抗と組み合わされ得る。代替的に、ダイオードチェーンが、このようなＤＣ電位シフターとして使用され得る。

図１３は、行マッチングしたマトリックス電力増幅器１３００の概略図である。示される実装例において、各行分配線１３０は、実数インピーダンス１３１０および容量性インピーダンス１３１５において終端する平衡な２つの伝導体伝送線として実装される。伝送線の第１の伝導体は、行１３７のトランジスタ１０５の制御端子のそれぞれに各々が結合する直列の伝導体１３２０により形成される。伝送線の第２の伝導体は、同じ行１３７内におけるトランジスタ１０５のソース／エミッタ主端子に結合する直列の伝導体１３２５により形成される。マトリックス電力増幅器１３００におけるトランジスタ１０５による電流の伝導が連動されるように、伝導体１３２０、１３２５は、トランジスタ１０５の制御端子における駆動信号の到達を遅延させるように大きさを決められる。特に、各行１３７内におけるトランジスタ１０５の電流信号は、行分配線１３０における対応する遅延にマッチングした遅延を伴って共通収集レール１２０において列ワイズ手法で収集される。インピーダンス１３１０、１３１５の値は、駆動信号がマトリックスドライバ１２５から行分配線１３０に適切に結合されるように、行分配線１３０のインピーダンスを設定するように構成される。上述のように、マトリックスドライバ１２５は、各行分配線１３０のためのグランドフリー出力を提供するアクティブまたはパッシブドライバであり得る。

電力増幅器１３００において、人工的なＬＣまたは分布伝送線が使用される。この実装例は、底部入力線のための、および上部行の入力を駆動するための給電線として使用され得る。底部行の入力および上部行の出力は、それぞれ、分布型増幅器または不均一分布型電力増幅器（ＮＤＰＡ：ｎｏｎ−ｕｎｉｆｏｒｍ ｄｉｓｔｒｉｂｕｔｅｄ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ）構造の電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）のドライバラインの入力および出力と同じであり得る。対称な（例えば、グランドフリーの）給電線ネットワークが、第２のおよび上部行の入力線のために使用される。上部行の入力レールは、個々の行のための対称な（例えば、グランドフリーの）出力を提供するパッシブまたはアクティブドライバ／給電線ネットワークにより駆動される。

図１４は、信号源５０からの信号をトランジスタ１０５の行に分配するように結合され得る分配線１３０およびインピーダンスマッチング要素１３５の概略図である。分配線１３０およびインピーダンスマッチング要素１３５の示される実装例は、列トゥ列伝導体１４０５（列間伝導体）とスタック伝導体１４０７とインピーダンスマッチング要素１４１０の集合体を含む。

各インピーダンスマッチング要素１４１０は、それぞれのスタック１１０に関係し、制御端子出力１４１５および主端子出力１４２０を含む。制御端子出力１４１５は、関係するスタック１１０内におけるトランジスタ１０５の制御端子のそれぞれに結合される。主端子出力１４２０は、関係するスタック１１０内における同じトランジスタ１０５の主端子のそれぞれに結合される。各インピーダンスマッチング要素１４１０は、トランジスタ１０５の入力インピーダンスを電源の基準インピーダンスＺＬに公称でマッチングさせ得る。いくつかの実装例において、このインピーダンスは、例えば２×ＺＬまで高くされ得る。これは、例えば、クォーターライン変圧器、ラインコンデンサ、またはディスクリート型ＬＣ変圧器を使用して実現され得る。

各スタック伝導体１４０７は、それぞれのスタック１１０に関係する。列トゥ列伝導体１４０５は、隣接したスタック１００に関係するスタック伝導体１４０７間に結合される。マトリックス電力増幅器におけるトランジスタ１０５による電流の伝導が連動されるように、スタック伝導体１４０７および列トゥ列伝導体１４０５は、各スタック内におけるトランジスタ１０５の制御端子における駆動信号の到達を遅延させるように大きさを決められる。示される実装例において、スタック伝導体１４０７および列トゥ列伝導体１４０５は、不平衡な伝導体であり、−主端子出力１４２０と一緒に−基準電位に結合される。示される実装例において、この基準電位はグランドである。

列トゥ列伝導体１４０５、スタック伝導体１４０７、およびインピーダンスマッチング要素１４１０のこの組み合わせは、「カスケード式線およびプレマッチング」トポロジーと呼ばれ得る。特に、伝導体１４０５、１４０７は、ディファレンススタック１１０における電流の伝導を連動させるように駆動信号を分配するようにカスケード接続される。インピーダンスマッチング要素１４１０は、駆動信号の十分に大きな部分が各スタック１１０内のトランジスタ１０５に結合されることを確実にする。このような分配線１３０およびインピーダンスマッチング要素１３５は、平面モノリシック実装例を含むマイクロ波集積回路の実装例において特に有益であり得る。特に、分配線１３０およびインピーダンスマッチング要素１３５のために利用可能なエリアの制限に起因して、半導体製造技術を使用して小型「カスケード式線およびプレマッチング」トポロジーを実装することができることは、有益であり得る。

いくつかの実装例において、対応する「カスケード式線およびプレマッチング」トポロジーは、分配レール１１５と共通収集レール１２０とのいずれかまたは両方を形成するために使用され得る。例えば、各スタック１１０内における最低部トランジスタ１０５は、それぞれのインピーダンスマッチング要素に結合され得、列トゥ列伝導体１４０５およびスタック伝導体１４０７を通る信号は、電源５０から出力された信号に応答して、スタックを通る電流の伝導を連動させるように適切に遅延される。別の一例として、各スタック１１０内における最上部のトランジスタ１０５は、それぞれのインピーダンスマッチング要素に結合され得、これらの最上部のトランジスタ１０５を通る電流は、負荷７０への送達のためにスタック伝導体および列トゥ列伝導体を使用して適切に遅延される。

図１５および図１６は、分配レール１１５および共通収集レール１２０のすべてまたは一部を実装するために使用され得るパッシブ分割器／結合器１５００、１６００の概略図である。示される実装例において、分割器／結合器１５００、１６００の各々が、それぞれのルート端子１５０５、１６０５、トランク部１５１０、１６１０、および分岐端子１５１５、１６１５の集合体を含む。

分割器／結合器１５００、１６００が分配レール１１５の一部であるとき、ルート端子１５０５、１６０５は、電源５０からの信号を受信するように結合された入力として機能し、分岐端子１５１５、１６１５は、各スタック内における最低部トランジスタ１０５の駆動端子にその信号を分配する出力として機能する。分割器／結合器１５００、１６００が収集レール１２０の一部であるとき、ルート端子１５０５、１６０５は、負荷７０に対する出力として機能し、分岐端子１５１５、１６１５は、スタック１１０のそれぞれを通して伝導される電流を受信する入力として機能する。トランク部１５１０、１６１０は、ルート端子と分岐端子とを結合し、対称なパッシブＭトゥ１または１トゥＭ結合を提供する。

いくつかの実装例において、分割器／結合器１５００、１６００は、インピーダンスマッチング要素と併用される。しかし、必ずこうなるわけではない。例えば、分割器／結合器１５００、１６００は、インピーダンスマッチング要素なしで「ブートストラップ」行ドライバトポロジー（例えば、図４〜図８）を含むマトリックス電力増幅器において使用され得る。

図１７は、信号源５０からの信号をトランジスタ１０５の行に分配するように結合され得る分配線１３０およびインピーダンスマッチング要素１３５の概略図である。概して、分配線１３０およびインピーダンスマッチング要素１３５が信号を分配する対象のトランジスタ１０５の行は、底部行ではなくマトリックスのより高い行のうちの１つである。しかし、いくつかの実装例において、分配線１３０およびインピーダンスマッチング要素１３５は、マトリックス増幅器の底部行に信号を分配するためにも使用され得る。分配レール１１５の示される実装例は、グローバル入力インピーダンスマッチング要素１７０５、列トゥ列伝導体１７１０、およびローカルインピーダンスマッチング要素１７１５を含む。

グローバル入力インピーダンスマッチング要素１７０５は、伝送線１７１０とインピーダンスマッチング要素１７１５とのチェーンの入力インピーダンス１７２５を、電源５０により観測されるマッチング要素１７０５の入力インピーダンス１７２０にマッチングさせるデバイスである。いくつかの実装例において、グローバル入力インピーダンスマッチング要素１７０５は、高周波入力のための基準インピーダンス「ＺＬ」に直接マッチングさせ得、複数の基準インピーダンスのインペンデンス、すなわち「Ｍ×ＺＬ」にマッチングさせ得、「Ｍ」は行内のセルの総数であり、および低周波入力のためのマトリックス内の列数である、いくつかの実装例において、グローバル入力インピーダンスマッチング要素１７０５は、ダイプレクサーとして実装され得る。

各ローカルインピーダンスマッチング要素１７１５は、それぞれのスタック１１０に関係し、制御端子出力１４１５および主端子出力１４２０を含む。制御端子出力１４１５は、関係するスタック１１０内におけるトランジスタ１０５の制御端子のそれぞれに結合される。主端子出力１４２０は、関係するスタック１１０内における同じトランジスタ１０５の主端子のそれぞれに結合される。

列トゥ列伝導体１７１０およびローカルインピーダンスマッチング要素１７１５は一緒に、アクティブセル１０５の各々内に入力される電源５０からの信号の一部を規定する。いくつかの実装例において、伝導体１７１０およびインピーダンスマッチング要素１７１５は一緒に、行の端部（図１７に示す概略図における右側）における「ＺＬ」の特性インピーダンスと、アクティブセル１０５ごとの「ＺＬ／ｋ」の特性インピーダンスとを規定し、「ｋ」は、マトリックスの底部行１３８内における最低部アクティブセル１０５の位置である。従って、底部行内における第１のアクティブセル１０５は、「ＺＬ／Ｍ」の特性インピーダンスをもち、「Ｍ」は、行内のセルの総数およびマトリックス内の列数である。図１７に示される実装例において、Ｍは４に等しい。この実装例は、「平行線供給およびマッチング」トポロジーと呼ばれ得る。

その結果、高周波において、行の初めの入力インピーダンスはＺＬ／Ｍである。低周波において、入力インピーダンスはＺＬである。いくつかの実装例において、高周波のための追加的なマッチングネットワークが使用され得、高周波入力インピーダンスは、例えば、ＺＬ／ＭからＺＬまで高くされ得る。

図１８は、信号源５０からの信号をトランジスタ１０５の行に分配するように結合され得る分配線１３０およびインピーダンスマッチング要素１３５の概略図である。示される実装例において、分配線１３０およびインピーダンスマッチング要素１３５が信号を分配する対象となるトランジスタ１０５の行は、底部行ではなくマトリックスのより高い行のうちの１つである。分配レール１１５の示される実装例は、列トゥ列伝導体１８１０とインピーダンスマッチング要素１８１５との集合体を含む。

各インピーダンスマッチング要素１８１５はそれぞれのスタック１１０に関係し、制御端子出力１４１５および主端子出力１４２０を含む。制御端子出力１４１５は、関係するスタック１１０内においてトランジスタ１０５の制御端子のそれぞれに結合される。主端子出力１４２０は、関係するスタック１１０内における同じトランジスタ１０５の主端子のそれぞれに結合される。

列トゥ列伝導体１８１０は、インピーダンスマッチング要素１８１５（および従ってそれぞれ関係するトランジスタ１０５の入力経路）を直列に接続する。特に、伝導路１８１７は、インピーダンスマッチング要素１８１５の各々を通り、伝導路１８１７に沿って伝導される信号は、戻り線１８１９を介して信号源５０に戻る。示される実装例において、伝導路１８１７および戻り線１８１９は、ＤＣ信号が信号源５０に戻ることを阻止するキャパシタンス１８２５により分離される。他の実装例において、コンデンサ１８２５が省略され得、伝導路１８１７と戻り線１８１９とが直接接続される。

各インピーダンスマッチング要素１８１５は、伝導路１８１７における信号の一部を、関係するスタック１１０内におけるそれぞれのトランジスタ１０５に結合する。インピーダンスマッチング要素１８１５により提示されるインピーダンスは、伝導路１８１７に沿ったインピーダンスマッチング要素１８１５の位置に依存する。特に、伝導路１８１７の端部（示される図における右）におけるインピーダンスマッチング要素１８１５は、ＺＬ／Ｍの特性インピーダンスを示し、Ｍはマトリックス内の列数である。他のインピーダンスマッチング要素１８１５は、「ＺＬ／ｋ」の特性インピーダンスを示し、「ｋ」は伝導路１８１７に沿ったインピーダンスマッチング要素１８１５の位置である。示される図において、最も左のインピーダンスマッチング要素１８１５の場合、「ｋ」が１に等しく、左から２番目のインピーダンスマッチング要素１８１５の場合、「ｋ」は２に等しいなどとなる。従って、電源５０からマッチングおよび分配サブ回路１３０、１３５の全体内を見たインピーダンス１８２０は、ＺＬにマッチングされる。その結果、行内における第ｋのトランジスタ１０５の場合、ＤＣ供給が第ｋのトランジスタ１０５の左における直列接続された「強制マッチング」インピーダンスを通して提供される。従って、この実装例は、「直列線供給およびマッチング」トポロジーと呼ばれ得る。

いくつかの実装例において、インピーダンスマッチング要素１８１５は、高周波においてインピーダンスＺＬ／Ｍに直接マッチングする、または低周波におけるマッチングを強制するダイプレクサーまたは他の構造として実装される。

図１９は、信号源５０からの信号を行トランジスタ１０５に分配するように結合され得る分配線１３０およびインピーダンスマッチング要素１３５の概略図である。分配線１３０およびインピーダンスマッチング要素１３５の示される実装例は、変圧器１９０５と列トゥ列伝導体１９１０とインピーダンスマッチング要素１９１５との集合体を含む。

各インピーダンスマッチング要素１９１５はそれぞれのスタック１１０に関係し、制御端子出力１４１５および主端子出力１４２０を含む。制御端子出力１４１５は、関係するスタック１１０内におけるトランジスタの制御端子１０５のそれぞれに結合される。主端子出力１４２０は、関係するスタック１１０内における同じトランジスタ１０５の主端子のそれぞれに結合される。

変圧器１９０５の各々が、第１の巻線１９３０と第２の巻線１９３５とを含む。第１の巻線１９３０および列トゥ列伝導体１９１０の伝導体のうちの１つは、直列結合されて伝導路１９１７を形成する。列トゥ列伝導体１９１０の伝導体のうちの他方は一緒に結合されて、戻り線１９１９を形成する。示される実装例において、伝導路１９１７および戻り線１９１９は、ＤＣ信号が信号源５０に戻ることを阻止するキャパシタンス１９４５により分離される。他の実装例において、コンデンサ１８２５が省略され得、伝導路１９１７と戻り線１９１９とが直接接続される。変圧器１９０５は、（例えば図１８に示されるように）入力ＤＣ経路内において、強制マッチング直列抵抗なしであっても、行の各アクティブセル１０５に対して直接ＤＣ入力供給を可能にする。

いくつかの実装例において、図１９に概略的に示される回路は、インピーダンス１５５（図１）などのＤＣデカップリング抵抗をさらに含み得る。これらの場合において、回路は、信号源５０からの信号をスタック１１０の各々内における最低部トランジスタ１０５に分配する分配レール１１５として使用され得る。これらの実装例のうちのいくつかにおいて、最低部トランジスタ１０５のソース／エミッタ主端子は、主端子出力１４２０ではなくグランドに結合され得る。

図２０は、トランジスタ１０５の行に信号源５０ａ、５０ｂのペアからの信号を分配するように結合され得る分配線１３０およびインピーダンスマッチング要素１３５の概略図である。分配線１３０およびインピーダンスマッチング要素１３５の示される実装例は、３伝導体列トゥ列伝導体２０１０とインピーダンスマッチング要素２０１５との集合体を含む。

示される実装例において、信号源５０ａ、５０ｂは、マッチングされたペアの電界効果トランジスタである。平衡な制御信号が、信号源５０ａ、５０ｂの両方の制御端子５３に入力される。信号源５０ａの第１の主端子（すなわち、示される実装例におけるドレイン端子）は、列トゥ列伝導体２０１０の第１の導体２０２０に結合される。信号源５０ｂの第１の主端子（すなわち、示される実装例におけるドレイン端子）は、列トゥ列伝導体２０１０の第２の導体２０２５に結合される。列トゥ列伝導体２０１０の第３の導体２０３０は共通戻り線である。第３の導体２０３０の一端部は、それぞれの抵抗２０５５により、信号源５０ａの第１の主端子および信号源５０ｂの第１の主端子の各々−ならびに伝導体２０２０、２０２５−に結合される。示される実装例において、第３の導体２０３０の他端部は、ＤＣ信号が信号源５０ａ、５０ｂに戻ることを阻止するそれぞれのキャパシタンス２０４５により伝導体２０２０、２０２５の各々に結合される。

各伝導体２０２０、２０２５において、１つおきのインピーダンスマッチング要素２０１５（および従って関係するトランジスタ１０５のそれぞれ）が直列結合される。特に、伝導体２０２０は、１つおきのインピーダンスマッチング要素２０１５（すなわち、示される実装例において第１および第３のインピーダンスマッチング要素２０１５）を通る伝導路を形成する。伝導体２０２５は、１つおきのインピーダンスマッチング要素２０１５（すなわち、示される実装例において第２および第４のインピーダンスマッチング要素２０１５）を通る伝導路を形成する。従って、伝導体２０２０は、信号源５０ａにより生成された駆動信号を行内におけるアクティブ要素１０５の１つの分割体に分配するのに対し、伝導体２０２５は、信号源５０ｂにより生成された駆動信号を行内におけるアクティブ要素１０５の他方の分割体に分配する。

図１８に示す「直列線供給およびマッチング」トポロジーと同様に、各インピーダンスマッチング要素２０１５は、伝導体２０２０、２０２５のそれぞれにおける信号の一部を、関係するスタック１１０内におけるそれぞれのトランジスタ１０５に結合する。インピーダンスマッチング要素２０１５により提示されるインピーダンスは、導体２０２０、２０２５に沿ったインピーダンスマッチング要素２０１５の位置に依存する。特に、伝導体２０２０の端部（示される図における右）におけるインピーダンスマッチング要素２０１５は、ＺＬ／Ｍ／２の特性インピーダンスを示し、Ｍはマトリックス内における列の総数である。他のインピーダンスマッチング要素２０１５は「ＺＬ／ｋ」の特性インピーダンスを示し、「ｋ」は伝導体２０２０、２０２５のそれぞれに沿ったインピーダンスマッチング要素２０１５の位置である。示される図において、最も左のインピーダンスマッチング要素２０１５と最も左から２番目のインピーダンスマッチング要素２０１５との両方において、それらのインピーダンスマッチング要素２０１５が伝導体２０２０、２０２５のうちの異なるものに沿っているので、「ｋ」は１に等しい。その結果、ＤＣ供給は、各トランジスタ１０５の左に、より少ない数の直列接続された「強制マッチング」インピーダンスを通して提供され、従って、個々のアクティブセルの各々に対するＤＣ直列供給抵抗を低減する。従って、この実装例は、「完全対称線を伴う直列線供給およびマッチング」トポロジーと呼ばれ得る。

「完全対称線を伴う直列線供給およびマッチング」トポロジーの示される実装例は、２つの信号源５０ａ、５０ｂと２つの伝導体２０２０、２０２５とを含んで示されるが、他の実装例において、２つを上回る信号源、および／または、２つを上回る伝導体が、単一行内におけるアクティブセル１０５に駆動信号を提供するために使用され得る。

図２１は、不平衡収集レール１２０の概略図である。マトリックス電力増幅器のＭ個の列を通る信号を収集するように、および、それらを負荷７０に向けるように結合される。便宜上、４つのスタック１１０のトランジスタ１０５の最上部行のみが示される。収集レール１２０の示される実装例は、列トゥ列伝導体２１０５とインピーダンスマッチング要素２１１０との集合体を含む。

各インピーダンスマッチング要素２１１０はそれぞれのスタック１１０に関係し、示される実装例において、インダクタンス２１１５とキャパシタンス２１２０とを含む。マッチング要素２１１０を形成するコンポーネントの大きさは、例えば各スタック１１０のそれぞれの実効出力キャパシタンスを補償するように構成され得る。他の実装例において、インピーダンスマッチング要素２１１０は省略され得、各スタック１１０のそれぞれの出力は、列トゥ列伝導体２１０５のそれぞれに直接結合され得る。

収集レール１２０の示される不平衡な実装例において、各列トゥ列伝導体２１０５は、接地されたワイヤと非接地ワイヤとを含む。非接地ワイヤは直列で、スタック１１０の出力に結合される。示される配向において、最も左の列トゥ列伝導体２１０５は、Ｎ×ＺＬのインピーダンスをもち、Ｎはマトリックス内の行数である。左から続けると、第ｋの列トゥ列伝導体２１０５は、Ｎ×ＺＬ／ｋのインピーダンスをもち、Ｎはマトリックス内の行数であり、最後の第Ｎの線は、Ｎ×ＺＬ／Ｍのインピーダンスをもち、Ｍはマトリックス内の列数である。線２１０５の線長は、隣接したスタック１１０の入力または出力信号の間の遅延にマッチングするように寸法決めされる。例えば、不平衡収集レール１２０が例えば図１８に示されるような分配線１３０およびインピーダンスマッチング要素１３５に関連してマトリックス増幅器において使用されるとき、線２１０５の線長は、伝導路１８１７の一部のそれぞれに関係する遅延にマッチングするように寸法決めされる。直列接続された非接地ワイヤの１つの終端は、大電力バイアスティー１７０のコンバインドポートに結合される。バイアスティー１７０の高周波ポートは、負荷７０に結合され、低周波ポートは、ＤＣ電源１６０に結合される。従って、非接地ワイヤは、ＤＣ電源１６０によりバイアスされ、これは、「マトリックスドレイン／コレクタ電圧」（すなわち、行数Ｎ×個々のセルのドレイン／コレクタ電圧、すなわちＮ×ＶＤＤ）を、収集レール１２０の直列接続された非接地ワイヤを介して上部行の個々のセルに供給する。負荷抵抗値はＲＬ＝Ｎ／Ｍ×Ｒ＿Ｃｒｉｐｐｓであり、基準インピーダンス値ＺＬは負荷抵抗値ＲＬに等しい。「Ｒ＿Ｃｒｉｐｐｓ」は、−いずれか電力もしくは電力付加効率、またはその間の何らかの折衷物に対する−個々のＦＥＴ／ＢＪＴセルの最適な負荷抵抗である。

示される実装例において、１つのスタック１１０内における上部アクティブセルは、出力プレマッチングネットワーク２１３０を含む。出力プレマッチングネットワーク２１３０は任意選択的なコンポーネントであり、概して、マトリックス増幅器のスタック１１０ごとの上部アクティブセルに対して、または、マトリックス増幅器のセルごとに配備される。電力出力が高く、高い電力付加効率が達成されるように、マトリックス内におけるそれぞれのセルの出力を、そのセルから見たインピーダンスにマッチングさせるように、各出力プレマッチングネットワーク２１３０が構成される。概して、電力付加効率ができる限り高いことが望ましい。収集レール１２０の場合、スタック１１０の上部アクティブセルにおける各出力プレマッチングネットワーク２１３０は、収集レール１２０におけるそのセルから見たインピーダンスにマッチングするように構成される。収集レール１２０のこの実装例は、「特別な」不均一分布型電力増幅器（ＮＤＰＡ）トポロジーと呼ばれ得る。特に、マッチングを改善するためにセル寸法が様々であるこれまでのＮＤＰＡとは対照的にすべてのアクティブセルが概ね同じセル寸法をもつという点で、収集レール１２０の示される実装例は「特別」である。特別なＮＤＰＡでは、出力線の特性インピーダンスは、スタック係数Ｎで除算されるので、ほぼ等しいアクティブセル寸法が可能である。アクティブセル寸法がほぼ等しいので、平面集積技術における実装が円滑化される。

図２２および図２３は、マトリックス電力増幅器内における行１３７のペアの概略図である。分配線１３０は、各行１３７内におけるトランジスタ１０５の制御端子に結合される。行１３７のペアおよび単一の分配線１３０のみが示されるが、完全なマトリックス電力増幅器は、いくつかの追加的な行および分配線を含み得る。

示される分配線１３０は、平衡な２つの伝導体伝送線として実装され、制御信号線２２０５および主信号線２２１０を含む。制御信号線２２０５は、駆動信号のなんらかの部分をそれぞれの行１３７内におけるトランジスタ１０５の制御端子の各々に分配するように結合される。図２２に示される実装例において、駆動信号は、導体２２１５により制御端子に直接結合される。図２３に示される実装例において、駆動信号は、インピーダンスマッチング要素２３０５を介して結合される。制御信号線２２０５および伝導体２２１５またはインピーダンスマッチング要素２３０５の一部に関係する遅延は、それぞれの行１３７内におけるトランジスタ１０５による電流の伝導を連動させるように選択され得る。

主信号線２２１０は、制御信号線２２０５から駆動信号を受信する同じ行１３７と、先行行１３７との両方においてトランジスタ１０５の主端子に結合される。特に、主信号線２２１０は、制御信号線２２０５から駆動信号を受信する同じ行１３７内におけるトランジスタ１０５のソースまたはエミッタ端子、および先行行１３７内におけるトランジスタ１０５のドレインまたはコレクタに結合される。その結果、主信号線２２１０は、１つの行１３７内におけるトランジスタ１０５のドレインまたはコレクタ端子の出力を組み合わせ、次の行１３７内におけるトランジスタ１０５のソースまたはエミッタ端子間で結果を分割する。

図２２に示される実装例において、主信号線２２１０は、隣接した行１３７内におけるトランジスタ１０５の主端子間において（図示されるように、縦方向の）伝導体に結合するスタックトゥスタック伝導体２２２０（スタック間伝導体）の群を含む。図２３に示される実装例において、主信号線２２１０は、先行行１３７内におけるランジスタ１０５のドレインまたはコレクタに結合する不平衡インピーダンスマッチング要素２３１５と、制御信号線２２０５から駆動信号を受信する同じ行１３７内におけるトランジスタ１０５のソースまたはエミッタ端子に結合するインピーダンスマッチング要素２３０５との間の位置に結合するインピーダンスマッチング要素２３１０の群を含む。他の実装例において、隣接した行１３７内における個々のトランジスタ１０５の主端子間における伝導体は、１つの行１３７内におけるトランジスタ１０５のドレインまたはコレクタ端子における信号を組み合わせ、次に、次の行１３７内におけるトランジスタ１０５のソースまたはエミッタ端子間で、結果として得られる信号を分割する結合器／分割器要素により置換され得る。

１つの行１３７内におけるトランジスタ１０５の出力を組み合わせ、次に、次の行１３７内におけるトランジスタ１０５間で結果を分割することにより、マトリックス増幅器内における伝導が平衡にされ得る。特に、結果として得られるマトリックス増幅器は、直交する行と列との相互接続スキームをもち、この場合において、入力制御信号は行方向に線２２０５を介して供給され、個々のトランジスタ１０５の出力信号は、アクティブセルの１つの行から次へと、線２２１５を介して（または、代替的に図２３において、マッチング要素２３０５および２３１５を介して）収集または伝達される。

図２２に示される実装例において、主信号線２２１０は、インダクタンス２２３０を介して主信号線２２１０に結合された任意選択的なＤＣ電源２２２５によりバイアスされる。ＤＣ電源２２２５は、主信号線２２１０を、収集レール１２０に対してＤＣ電源１６０により供給される電位の一部の電位にバイアスし得る。特に、ＤＣ電源２２２５は、ＤＣ電源１６０により供給されるもののｋ／Ｎに等しい電位で第ｋ行１３７をバイアスし得、Ｎは、行の総数である。ＤＣ電源２２２５を主信号線２２１０に結合することにより、ＤＣ電源１６０は、マトリックス増幅器全体に給電する必要がない。むしろ、ＤＣドレインバイアスは、部分的または完全に行ワイズ手法で分割され得、複数のより小さな電源がその電力を供給することを可能にする。

図２４は、マトリックス電力増幅器２４００の概略図である。マトリックス電力増幅器２４００は、複数のスタック１１０を駆動する単一のアクティブマトリックスドライバ１２５を含む。スタック１１０はそれら自体が、不平衡分配レール１１５と不平衡収集レール１２０との間において並列に結合される。分配レール１１５は、信号源５０からの信号を、スタック１１０の各々内における最低部トランジスタ１０５に分配するように結合される。収集レール１２０は、スタックを通る信号を収集して、それらを負荷７０に向けるように結合される。ＤＣ電源１６０は、すべてのスタック１１０をバイアスするように結合される。

アクティブマトリックスドライバ１２５は、それぞれの行分配線１３０を使用して行１３７の各々を別々に駆動する。行分配線１３０は、実数インピーダンス１３１０と容量性インピーダンス１３１５とにおいて終端する。インピーダンス１３１０、１３１５の値は、駆動信号がマトリックスドライバ１２５から行分配線１３０に適切に結合されるように、行分配線１３０のインピーダンスにマッチングするように構成される。特に、コンデンサ１３１５は、入力制御電圧と出力端子電圧との間におけるＤＣ分離のために使用され、抵抗器１３１０は、線１３０の特性インピーダンスにマッチングするように設定される。

図２５は、マトリックス電力増幅器２５００の概略図である。マトリックス電力増幅器２５００は、アクティブマトリックスドライバ１２５を含まない。むしろ、各スタック１１０は、例えば図４、図５、図６、および図８に示されるものなどの並列または直列「ブートストラップ」ドライバを含む。これらの実装例において、分配レール１１５は、信号源からの信号５０を最低部行１３８内におけるトランジスタ１０５に分配するように結合される。行１３８においてトランジスタ１０５のドレインまたはコレクタにおいて結果として得られる電位は、ブートストラップされて後続の行１３７内におけるトランジスタ１０５の制御端子をバイアスして、スタック１１０の示される方向に底部から上部までトランジスタ１０５の二次元マトリックスを通る電流制御の波をもたらす。ＤＣ電源１６０は、すべてのスタック１１０をバイアスするように結合される。

図２６は、マトリックス電力増幅器２６００の概略図である。マトリックス電力増幅器２６００は、複数のスタック１１０を各々が駆動する複数のアクティブマトリックスドライバ１２５を含む。各スタック１１０は、分配レール１１５と収集レール１２０との間に直列結合されたアクティブセルの集合体により形成される。しかし、示される実装例において、各アクティブセルは、並列なトランジスタ１０５のペアにより形成される。特に、ペア内における両方のトランジスタの制御端子が、一緒に結合されて、単一の制御信号を受信する。さらに、両方のトランジスタの主端子のそれぞれが結合され、実際に、アクティブセルのアクティブエリアを倍増させることにより、アクティブセルの電流伝達容量を倍増させる。従って、例示的な概略図において、各アクティブマトリックスドライバ１２５は、例示的にアクティブマトリックスドライバ１２５の左に位置するものと、例示的にアクティブマトリックスドライバ１２５の右に位置するものとのスタック１１０のペアを駆動する。

いくつかの実装例において、異なるアクティブマトリックスドライバ１２５により駆動されるアクティブセルの主端子は、一緒に結合されて、異なるアクティブマトリックスドライバ１２５により駆動されるトランジスタ１０５の出力を組み合わせ得る。結果として得られる信号は、次に、次の行内におけるトランジスタ１０５間で分割され得る。このようなアプローチの一例が、アクティブセル当たり１つのトランジスタ１０５の場合ではあるが図２２、図２３に示される。

図２７は、マトリックス電力増幅器２７００の概略図である。マトリックス電力増幅器２７００は、複数の不平衡パッシブマトリックスドライバ３０５を含む。示される実装例において、各不平衡パッシブマトリックスドライバ３０５は、バラン変圧器３１５により複数のトランジスタ１０５を含むアクティブセルに結合される。バラン変圧器３１５の両方が、パッシブマトリックスドライバ３０５における不平衡な信号を平衡な信号に変換して、異なるスタック１１０内におけるトランジスタ１０５に駆動信号を結合するインピーダンスマッチング要素として機能する。

示される実装例において、異なるパッシブマトリックスドライバ３０５により駆動されるアクティブセルの主端子は、異なるパッシブマトリックスドライバ３０５により駆動されるトランジスタ１０５の出力を組み合わせるように一緒に結合される。結果として得られる信号は、次に、次の行内におけるトランジスタ１０５間で分割される。

示される実装例において、不平衡パッシブマトリックスドライバ３０５のうちの２つ（すなわち、概略図の中央に位置するパッシブマトリックスドライバ３０５）は、単一の接地された戻り線をシェアする。必ずこうなるわけではない。例えば、いくつかの実装例において、各パッシブマトリックスドライバ３０５は、個々の戻り線を含み得る。

示される実装例において、不平衡パッシブマトリックスドライバ３０５のうちの２つ（すなわち、概略図において左および右に位置するパッシブマトリックスドライバ３０５）は、個々の接地された戻り線を含む。必ずこうなるわけではない。例えば、いくつかの実装例において、これらの２つのパッシブマトリックスドライバ３０５は、また、単一の戻り線を共有し得る。

図２８、２９は、マトリックス電力増幅器２８００、２９００の概略図である。マトリックス電力増幅器２８００、２９００は両方とも、マトリックス内の列数Ｍが行数Ｎに等しくないという点で、「非正方」マトリックスの例である。いくつかの実装例において、これは、（例えば、Ｃｒｉｐｐｓ負荷線法を使用して）マトリックス内におけるアクティブセルのインピーダンスを外部システム負荷のインピーダンスにマッチングさせることを円滑化し得る。

いくつかの実装例において、マトリックス電力増幅器２８００、２９００は、アクティブマトリックスドライバ１２５を含み得る。いくつかのこのような実装例において、このようなアクティブマトリックスドライバ１２５の寸法または他の特性は、マトリックス内におけるアクティブセルの寸法または他の特性と異なり得る。このような実装例において、信号源５０による信号出力の電力は、アクティブマトリックスドライバ１２５とマトリックスの底部行内におけるアクティブセル１３８の各々とに均等に分配されるわけではない。上述の式４、式５は、この非一様な分布に対応するように調節され得る。

図３０ａは、マトリックス電力増幅器３０００の概略図である。マトリックス電力増幅器３０００は、並列接続された複数のアクティブセル３００５を含み、複数のアクティブセル３００５の各々が複数のトランジスタ１０５により形成される。特に、示される実装例において、各アクティブセル３００５は３つのトランジスタ１０５を含む。これらのトランジスタ１０５の制御端子およびソース／エミッタ主端子は、制御端子に駆動信号の一部を、トランジスタ１０５による電流の伝導を連動させる適切な遅延を伴って、アクティブセル分配線３０５０に結合される。しかし、各アクティブセル３００５内におけるトランジスタ１０５のドレイン／コレクタ主端子は、アクティブセル３００５内における各トランジスタ１０５の主端子間において伝導される電流を収集する収集線３０１０に結合される。収集線３０１０は、不平衡線３０１５を通して１つのアクティブセル３００５内におけるトランジスタ１０５のドレイン／コレクタ主端子から収集された電流を、次のアクティブセル３００５のアクティブセル分配線３０５０を介して、次のアクティブセル３００５内におけるトランジスタ１０５のソース／エミッタ主端子まで搬送する。

アクティブセル分配線３０５０は、一端部（示される配向において右）の１つのアクティブセル３００５内におけるトランジスタ１０５のドレイン／コレクタ主端子から収集された電流を受信し、それらの電流を、マトリックスドライバ１２５内におけるインピーダンスマッチング差動増幅器３０５５の非反転端子について関係するアクティブセル３００５内におけるトランジスタ１０５のソース／エミッタ主端子に搬送する。各アクティブセル分配線３０５０を形成する線は、トランジスタ１０５の入力キャパシタンスが分布型増幅器（ＴＷＡ）における場合と同様にセル分配線３０５０内に隠されるように、および、バラン３０５５の出力がアクティブセルにマッチングされるように寸法決めされる。さらに、出力収集線は、信号タイミングとの、および行３００５内における各トランジスタ１０５から見た負荷インピーダンスとの関係において、不均一分布型電力増幅器（ＮＤＰＡ）における場合と同様に寸法決めされる。

示される実装例において、マトリックスドライバ１２５は、アクティブセル３００５間における差動増幅器３０５５を含むだけでなく、それぞれソースフォロワまたは電圧源として機能するＦＥＴに接続された抵抗分圧器チェーン１６８を含み、これは、差動増幅器３０５５のための正しいＤＣバイアス電圧を設定する。

図３０ｂは、行マッチングしたマトリックス電力増幅器において使用され得るインピーダンスマッチング差動増幅器３０５５の概略図である。差動増幅器３０５５は、反転入力端子３１８０、非反転入力端子３１８２、高出力端子３１８４、および低出力端子３１８６を含む。差動増幅器３０５５は、高電源端子３１９０および低電源端子３１９２をさらに含む。

差動増幅器３０５５は、高いドレイン側電位と低いソース側電位との間に各々が結合されたマッチングされたトランジスタ３１９４のペアを含む。トランジスタ３１９４のうちの第１のトランジスタ３１９４の制御端子は、非反転入力端子３１８２に結合される。トランジスタ３１９４のうちの第２のトランジスタ３１９４の制御端子は、反転入力端子３１８０に結合される。入力端子３１８０、３１８２における電位の差は、トランジスタ３１９４の導電率の差をもたらす。トランジスタ３１９４の導電率におけるそれらの差は、トランジスタ３１９４のドレインを高電源端子３１９０に結合するインピーダンス３１９６、３１９７にわたる異なる電位降下をもたらす。出力端子３１８４、３１８６は、結果として得られる差を出力する。

示されるように、トランジスタ３１９４のソースが一緒に結合されて、低電源端子３１９２まで共通路を共有する。従って、出力端子３１８４、３１８６の両方と低電源端子３１９２との間におけるインピーダンスは、トランジスタ３１９４のインピーダンスにおける比較的小さな差を除いてほぼ同一である。従って、差動増幅器３０５５は、バランとして機能し、入力３１８０、３１８２における不平衡な入力を、出力端子３１８４、３１８６における平衡な出力に変換し得る。

図３１は、マトリックス電力増幅器３１００の概略図である。マトリックス電力増幅器３０００（図３０ａ）と同様に、マトリックス電力増幅器３１００は、複数のトランジスタ１０５により形成されたアクティブセル３００５の集合体と、それらのトランジスタ１０５のドレイン／コレクタ主端子から収集された電流を、次のアクティブセル３００５内におけるトランジスタ１０５のソース／エミッタ主端子に搬送する収集線３０１０とをさらに含む。

マトリックス電力増幅器３１００では、マトリックスドライバ１２５が、不平衡分配線３１０５において信号源５０によるＲＦ信号出力を受信する。一連の変圧器３１１０を介して、不平衡分配線３１０５が、アクティブセル分配線３０５０およびトランジスタ１０５のインピーダンスをマッチングさせるアクティブインピーダンスマッチング要素１３５として機能する差動増幅器の入力端子にＲＦ信号を結合する。

図３２は、二次元マトリックス電力増幅器３２００の概略図である。二次元マトリックス電力増幅器３２００は、ｐ型二次元マトリックス３２０５およびｎ型二次元マトリックス３２１０を含む。Ｐ型二次元マトリックス３２０５は、アクティブ要素として機能するｐ型トランジスタ１０５の集合体を含む。Ｎ型二次元マトリックス３２１０は、アクティブ要素として機能するｎ型トランジスタ１０５の集合体を含む。グランドに対して負のＤＣ信号を出力するＤＣ電源１４５は、Ｎ型二次元マトリックス３２１０を通る電流の流れを制御する。グランドに対して正のＤＣ信号を出力するＤＣ電源１４５は、Ｐ型二次元マトリックス３２０５を通る電流の流れを制御する。ＲＦ電源５０により出力されるＲＦ信号は、（例えば、ｎｐｎおよびｐｎｐバイポーラ接合トランジスタによりそれぞれ形成された）ソースフォロワおよび電流源を含むレベルシフタ回路３２１５、３２２０のそれぞれと、マトリックス３２０５、３２１０のそれぞれに結合するためのその間におけるＤＣレベルシフト抵抗器とによりレベルシフトされる。

従って、二次元マトリックス電力増幅器３２００は、グランドまたはゼロ電位を基準とする「ＤＣ無し」ＲＦ出力を負荷７０に提供する。

図３３は、「フルＨ」構成に組み立てられたｐ型二次元マトリックス３２０５とｎ型二次元マトリックス３２１０とのペアを含む二次元マトリックス電力増幅器３２００の概略図である。二次元マトリックス電力増幅器３２００は、（例えば、レッヘル型アンテナ給電線への出力のために）要求される対称ＲＦ出力を提供する。

図３４は、マトリックス電力増幅器３４００の概略図である。マトリックス電力増幅器３４００は、並列接続された複数のアクティブセル３００５を含み、アクティブセル３００５の各々が４つのトランジスタ１０５を含む。

マトリックス電力増幅器３０００、３１００（図３０、３１）とは対照的に、マトリックス電力増幅器３４００は、アクティブセル３００５間に結合されたバイアス回路３４０５を含む。バイアス回路３４０５は、不平衡線３０１５と、隣接したアクティブセル３００５内におけるトランジスタ１０５のソース／エミッタ主端子に結合されたアクティブセル分配線３０５０の線とを介して１つのアクティブセル３００５の収集線３０１０をバイアスする。言い換えると、バイアス回路３４０５は、１つのアクティブセル３００５のトランジスタの主端子１０５からの出力と、隣接したアクティブセル３００５内におけるトランジスタ１０５の主端子の入力との両方をバイアスする。

その結果、制御端子とトランジスタ１０５のソース／エミッタ主端子との間において伝導される任意のＤＣ電流は、再使用されない。これは、本明細書で提示される他のトポロジー変形例に比べて、出力ＤＣ電源電圧をＮ（行数に等しい）分の１に下げるが、総要求ＤＣ電源電流を同じＮ倍に増やす、それにもかかわらず、マトリックス増幅器３４００内における総ＲＦ出力電圧および電流のスイングは、これらの他の変形例の場合と実質的に同じである。

図３５は、マトリックス電力増幅器３４００の概略図である。マトリックス電力増幅器の二次元マトリックスを含むマトリックス電力増幅器３５００。マトリックス電力増幅器３５００におけるマトリックス電力増幅器は、本明細書において説明されるマトリックス電力増幅器１００、２００、…のうちの任意のものであり得る。いくつかの実装例において、マトリックス電力増幅器３５００におけるマトリックス電力増幅器は、モノリシックマイクロ波集積回路の代わりにハイブリッド集積またはマルチチップモジュール組立体技術を使用して、比較的大きな断面をもつ伝送線相互接続を使用して相互接続され得る。さらに、組み合わせ損失は、効果的な電力の組み合わせのために十分低く維持され得る。マトリックス電力増幅器のこのようなマトリックスを含むことで、所望のインピーダンスマッチングを維持しながら、総出力電力がさらに大きくされ得る。

図３６は、マトリックス増幅器３６０５、３６１０のペアを含むプッシュプル段３６００の概略図である。示される実装例において、１つのトランジスタ１０５の主端子における信号出力が後続トランジスタ１０５の制御端子を駆動するように、マトリックス増幅器３６０５、３６１０の各々が、一緒にブートストラップされるトランジスタ１０５の単一のスタックを含む。他の実装例において、マトリックス増幅器３６０５、３６１０は、複数のこのようなスタックを含み得、および／または、本明細書において説明される回路のうちの任意のものを使用して駆動信号を分配し得る。

マトリックス増幅器３６０５、３６１０が一緒に結合されて、プッシュプル段３６００を形成する。プッシュプル段３６００において、マトリックス増幅器３６１０を通る電流の流れは、ＤＣ電源３６１５により規定されるグランドに対する正電位に、収集レール１２０を「プルアップ」するように機能する。マトリックス増幅器３６０５を通る電流の流れは、ＤＣ電源３６１２により規定されるグランドに対する負電位に、収集レール１２０を「プッシュダウン」するように機能する。

プッシュプル段３６００の示される実装例は、クロス増幅器ブートストラップトランジスタ３６２０、抵抗３６５２、３６５４、キャパシタンス３６５８、およびインダクタンス３６５９をさらに含む。特に、マトリックス増幅器３６１０の底部行内におけるトランジスタ３６２５の制御端子がそれらのトランジスタ３６２５をスイッチングして導通させるように、トランジスタ３６２０およびこれらのコンポーネントは、収集レール１２０における信号出力を一緒にブートストラップする。トランジスタ３６２５の主端子に出力された信号は、次の行内におけるトランジスタの制御端子を駆動し、マトリックス増幅器３６１０を通る電流の流れが収集レール１２０を「プルアップ」するように機能するまで、駆動信号がマトリックス増幅器３６１０のマトリックスを通して伝播する。

収集レール１２０は、マトリックス増幅器３６０５、３６１０の両方を通る信号を収集するように、および、それらを負荷７０に結合するように結合される。示される実装例において、出力インピーダンスマッチングネットワーク３６３０は、収集レール１２０と負荷７０との間に結合されて、電力伝達を改善する。収集レール１２０と負荷７０との間に位置するバイアスティーがないので、バイアスティーの電流制限値および（特に、低い）周波数性能限界が防止され得る。

さらに、プッシュプル段３６００は、収集レール１２０におけるＤＣ電位を調節する低周波制御ループを含む。この調節の結果として、プッシュプル段３６００の出力はＤＣ無しであり、すなわち、ＤＣ電源３６１２、３６１５により供給される正および負のＤＣ電源電圧に対して対称である。制御ループは、エラー増幅器３６４０を含み、プッシュプル段３６００の出力を調節する制御装置としてマトリックス増幅器３６１０を利用する。エラー増幅器３６４０は、出力レール１２０における電位とグランドとの間における低周波の差を特定して伝導体３６６０におけるエラー信号として差を出力するように結合される低周波または疑似ＤＣ差動増幅器である。上側カットオフ周波数を含むエラー増幅器３６４０の周波数応答は、抵抗要素および容量性要素３６６１、３６６２、３６６３、３６６５、３６６６の集合体により規定される。エラー信号は、導体３６６０により、マトリックス増幅器３６１０の底部行内におけるトランジスタ３６２５の制御端子に結合される。トランジスタ３６２５は、ソースフォロワとしてエラー信号に応答し、出力レール１２０におけるＤＣ電位をゼロに調節する。

示されるプッシュプル段３６００は、「アクティブソースフォロワリターン」と呼ばれ得る。特に、マトリックス増幅器３６０５は、「共通ソース増幅器」とみなされ得、この場合において、ソース端子がグランドに対する負電位に結合され、制御端子がＲＦ電源５０に結合され、ドレインが実数インピーダンス３６５０、３６５２、３６５４、およびキャパシタンス３６５６、３６５８の集合体を介して出力収集レール１２０に、およびグランドに結合される。さらに、マトリックス増幅器３６１０は、マトリックス増幅器３６０５のソースフォロワのための「アクティブリターン」とみなされ得る。特に、マトリックス増幅器３６１０は、クロス増幅器ブートストラップトランジスタ３６２０を介してブートストラップされた駆動信号に応答して、ＤＣ電源３６１５から電流を伝導することにより、出力収集レール１２０を、より高電位までアクティブに戻す。

図３７は、マトリックス増幅器３７０５、３７１０のペアを含むプッシュプル段３７００の概略図である。示される実装例において、マトリックス増幅器３７０５、３７１０の各々が、アクティブバランまたは差動増幅器３７１５および３７２０または３７２５および３７３０のチェーンのそれぞれにより駆動されるトランジスタ１０５の単一のスタックを含む。各差動増幅器３７１５、３７２０、３７２５、３７３０は、トランジスタのペアを含み、それらの制御端子のそれぞれにおける電位間の差を増幅して、マトリックス増幅器のアクティブセルのトランジスタ１０５を駆動する。

例えば、マトリックス増幅器３７０５において、最低部の差動増幅器３７１５は、最低部の差動増幅器３７１５におけるトランジスタの制御端子に結合されているだけでなく、マトリックス増幅器３７０５の底部行内におけるトランジスタ１０５の制御端子にも結合された信号源５０からの信号の一部を増幅する。最低部の差動増幅器３７１５におけるトランジスタのうちの１つのトランジスタ（示される図における左のトランジスタ）の上主端子（例えば、ドレイン／コレクタ）は、後続の差動増幅器３７２０におけるトランジスタのうちの１つのトランジスタ（示される図における右のトランジスタ）の制御端子に結合されるだけでなく、後続行内におけるトランジスタ１０５の制御端子またはアクティブ要素にも結合される。この同じ差動増幅器３７２０における他方のトランジスタの制御端子は、底部行内におけるトランジスタ１０５の上主端子（例えば、ドレイン／コレクタ）に結合される。各差動増幅器３７２０を形成するトランジスタの制御端子に印加されるバイアスの差は、後続の差動増幅器３７２０に同様に伝播し、マトリックス増幅器３７０５におけるトランジスタ１０５の導電率が一斉に制御される。

差動増幅器３７２０におけるトランジスタの制御端子が、同じ関係するトランジスタ１０５の主端子および制御端子のものに常に結合されることに留意されたい。言い換えると、各差動増幅器３７２０の反転入力が、関係するトランジスタ１０５の主端子と制御端子とのうちの１つに常に結合され、各差動増幅器３７２０の非反転入力が他方に常に結合される。

マトリックス増幅器３７１０において、最低部の差動増幅器３７２５は、実際に、マトリックス増幅器３７０５を通る電流の伝導の増加および減少と逆位相で、マトリックス増幅器３７１０を通る電流の伝導が増やされ、および減らされるように、逆極性で信号源５０からの信号を増幅する。これは、差動増幅器３７２５、３７３０の反転入力および非反転入力、ならびに、関係するトランジスタ１０５の主端子および制御端子の間における結合を反転させることにより達成される。その結果、マトリックス増幅器３７１０を形成するトランジスタの制御端子に印加されるバイアスの差は、マトリックス増幅器３７０５における差と逆位相である。

従って、マトリックス増幅器３７０５、３７１０は一緒に結合されて、プッシュプル段３７００を形成する。プッシュプル段３６００において、マトリックス増幅器３７１０を通る電流の流れは、ＤＣ電源３６１５により規定されるグランドに対する正電位まで収集レール１２０を「プルアップ」するように機能する。マトリックス増幅器３７０５を通る電流の流れは、グランドに対する負電位まで収集レール１２０を「プッシュダウン」するように機能する。

示されるプッシュプル段３７００は、「共通ソース増幅器」とも呼ばれ得る。他の実装例において、マトリックス増幅器３７０５、３７１０の各々は、トランジスタ１０５の複数のスタックを含み得る。

さらに、プッシュプル段３７００は、収集レール１２０のそれぞれにおけるＤＣ電位を各々が調節する低周波制御ループを含む。この調節の結果として、プッシュプル段３７００の出力がＤＣ無し、すなわち、ＤＣ電源３６１２、３６１５により供給される正および負のＤＣ電源電圧に対して対称となる。制御ループは、エラー増幅器３６４０を含み、プッシュプル段３７００の出力を調節する制御装置としてマトリックス増幅器３７１０を利用する。エラー増幅器３６４０は、出力レール１２０における電位とグランドとの間における低周波の差を特定するように結合された低周波または疑似ＤＣ差動増幅器である。このエラー信号は、伝導体３６６０により最低部の差動増幅器３７２５に結合される。最低部の差動増幅器３７２５および関係するトランジスタ１０５は、出力レール１２０におけるＤＣ電位をゼロに調節する。

図３８は、（例えば、レッヘル型アンテナ給電線への出力のために）対称ＲＦ出力を提供するように「Ｈ型」構成で結合されたプッシュプル段３８０２、３８０４のペアを含む二次元マトリックス電力増幅器３８００の概略図である。

特に、プッシュプル段３８０２は、マトリックス増幅器３８０５、３８１０のペアを含む。プッシュプル段３８０４は、マトリックス増幅器３８１５、３８２０のペアを含む。示される実装例において、１つのトランジスタ１０５の主端子における信号出力が後続トランジスタ１０５の制御端子を駆動するように、マトリックス増幅器３８０５、３８１０、３８１５、３８２０の各々が、一緒にブートストラップされるトランジスタ１０５の単一のスタックを含む。他の実装例において、マトリックス増幅器３８０５、３８１０、３８１５、３８２０は、複数のこのようなスタックを含み得、および／または、本明細書において説明される回路のうちの任意のものを使用して駆動信号を分配する。

各プッシュプル段３８０２、３８０４は、クロス増幅器ブートストラップトランジスタ３６２０、ならびに、１つまたは複数の関係する抵抗、キャパシタンス、および／またはインダクタンスをさらに含む。マトリックス増幅器３８１０、３８２０のそれぞれのうちの底部行内におけるトランジスタの制御端子がそれらのトランジスタをスイッチングして導通させるように、各トランジスタ３６２０および関係するコンポーネントは、収集レール１２０のそれぞれにおける信号出力を一緒にブートストラップする。トランジスタの主端子に出力された信号は、続いて、マトリックス増幅器３８１０、３８２０のそれぞれ、ブートストラップされる。

マトリックス増幅器３８０５を通るプッシュ信号とマトリックス増幅器３８１０を通るプル信号とが、収集レール１２０により収集されて、負荷７０の第１の端子３８７０に向けられる。さらに、マトリックス増幅器３８１５を通るプッシュ信号とマトリックス増幅器３８２０を通るプル信号とが、収集レール１２０により収集されて、負荷７０の第２の端子３８７５に向けられる。負荷７０が対称ＲＦ出力で駆動されるように、これらの信号は１８０度位相がずれている。

さらに、マトリックス電力増幅器３８００は、収集レール１２０のそれぞれにおけるＤＣ電位を各々が調節する低周波制御ループのペアを含む。この調節の結果として、プッシュプル段３８０２および３８０４の出力はＤＣ無し、すなわち、ＤＣ電源３６１２、３６１５により供給される正および負のＤＣ電源電圧に対して対称である。制御ループの各々が、エラー増幅器３６４０を含み、マトリックス電力増幅器３８００の出力を調節する制御装置としてマトリックス増幅器３８１０、３８２０のそれぞれを利用する。エラー増幅器３６４０は、出力レール１２０のそれぞれにおける電位とグランドとの間における低周波の差を特定するように各々が結合された低周波または疑似ＤＣ差動増幅器である。このエラー信号は、伝導体３６６０のそれぞれ（プッシュプル段３８０２の場合は「Ａ」と表記され、プッシュプル段３８０４の場合は「Ｂ」と表記される）により、マトリックス増幅器３８１０、３８２０のそれぞれ内における最低部トランジスタ１０５の制御端子に結合される。これらの最低部トランジスタ１０５は、出力レール１２０のそれぞれにおけるＤＣ電位をゼロに調節する。

図３９は、マトリックス増幅器３９０５、３９１０のペアを含むプッシュプル段３９００の概略図である。示される実装例において、マトリックス増幅器３９０５、３９１０の各々は、トランジスタの４つのスタック１１０を含む。マトリックス増幅器３９０５、３９１０の両方における各行内におけるトランジスタは、分配線１３０およびそれぞれのインピーダンスマッチング要素１３５により駆動される。示される実装例において、インピーダンスマッチング要素１３５は、アクティブドライバ増幅器として示される。

示されるように、マトリックス増幅器３９０５のマッチング要素１３５におけるアクティブドライバ増幅器の入力極性は、マトリックス増幅器３９１０のマッチング要素１３５におけるアクティブドライバ増幅器の入力極性の反転である。その結果、マトリックス増幅器３９０５におけるアクティブセルは、二次元マトリックス３９１０内におけるアクティブセルにより逆位相で駆動される。

多くの実装例が説明される。それにもかかわらず、様々な変形がなされ得ることが理解される。例えば、（例えば、図４、図５において、および図３６、図３８に示すプッシュプルマトリックス増幅器において）マトリックス増幅器の列において使用される並列ブートストラップドライバトポロジーは、アクティブ列ドライバ段と併用され得る。このような場合において、並列ブートストラップドライバの分圧器は、アクティブセル内におけるトランジスタ１０５ではなくアクティブドライバにおけるトランジスタに接続される。

従って、他の実装例が後述の請求項の範囲内である。

Claims (58)

1. 増幅器入力と増幅器出力と、
   複数のＮ×Ｍのアクティブセルであって、
   ＮとＭとの両方が、≧２であり、
   前記アクティブセルが、Ｍ×Ｎマトリックスとして有線接続された、
   複数のＮ×Ｍの前記アクティブセルと、
   前記アクティブセルを駆動する少なくとも１つのドライバ構造と、
   を備え、
   ａ）、ｂ）、またはｃ）のうちの１つが適用され、
   ａ）が適用される場合、マトリックス列の各々が、直列結合されてスタックとして駆動されるＮ個の前記アクティブセルを含み、および、前記スタックが、並列に結合され、
   ｂ）が適用される場合、マトリックス行の各々が、並列に駆動されるように結合されたＭ個の前記アクティブセルを含み、および、少なくとも２つの前記マトリックス行が、直列結合され、
   ｃ）が適用される場合、マトリックス列の各々が、直列結合されてスタックとして駆動されるＮ個の前記アクティブセルを含み、前記スタックが、並列に結合され、および、マトリックス行の各々が、並列に駆動されるように結合されたＭ個の前記アクティブセルを含み、少なくとも２つの前記マトリックス行が、直列結合され、
   各前記アクティブセルの制御端子が、ドライバ入力構造を含む信号路を介して前記増幅器入力に結合され、前記アクティブセルがすべて、前記増幅器入力に入力される電気信号により制御可能である、
   電力増幅器。
2. 前記ドライバ構造が、複数のアクティブ駆動要素を備え、
   前記増幅器入力に各前記アクティブセルの前記制御端子を結合する前記信号路が、前記駆動要素を含む、
   請求項１に記載の電力増幅器。
3. 前記アクティブセルのうちの少なくともいくつかの前記アクティブセルの前記制御端子を前記増幅器入力に結合する前記信号路が、前記アクティブセルのうちの他の前記アクティブセルを含む、
   請求項１または請求項２に記載の電力増幅器。
4. 各前記アクティブセルの前記制御端子が、実質的に等しい入力電力を受信する前記増幅器入力に結合された、
   請求項１から請求項３のいずれか一項に記載の電力増幅器。
5. 列に沿った前記アクティブセルの出力電圧が加算されるように、および、
   前記列の出力電流が前記増幅器出力において加算されるように、
   前記アクティブセルの出力が結合された、
   請求項１から請求項４のいずれか一項に記載の電力増幅器。
6. 行に沿った前記アクティブセルの出力電流が加算されるように、および、
   前記行の出力電圧が前記増幅器出力において加算されるように、
   前記アクティブセルの出力が結合された、
   請求項１から請求項４のいずれか一項に記載の電力増幅器。
7. 前記アクティブセルの最低部行内における前記アクティブセル内におけるトランジスタの前記制御端子に対する入力信号が、不平衡であり、
   前記アクティブセルの上部行内における前記アクティブセル内における前記トランジスタの前記制御端子に対する前記入力信号が平衡である、
   請求項１から請求項６のいずれか一項に記載の電力増幅器。
8. 電力増幅器が、不平衡な信号を前記上部行内における前記アクティブセルのための平衡な入力信号に変換するように結合された、アクティブバランを含む、
   請求項７に記載の電力増幅器。
9. 上部行内における前記アクティブセルの出力電流および電圧が最低部行内における前記アクティブセルの出力電流および電圧にマッチングするように、前記上部行内における前記アクティブセルの平衡な入力信号が、電流および電圧を含む、
   請求項６または請求項７に記載の電力増幅器。
10. 前記アクティブセルのうちの第１のアクティブセルの出力電流と、同じ列内においてすぐ後に続く第２のアクティブセルの出力電流との間の差が、前記アクティブセルのうちの前記第１のアクティブセルの前記出力電流の１０％未満である、
    請求項１から請求項９のいずれか一項に記載の電力増幅器。
11. 列内における前記アクティブセルの最低部の出力電流と、列内における最上部の前記アクティブセルの出力電流との間の差が、前記アクティブセルの前記最低部の前記出力電流の１０％未満である、
    請求項１から請求項１０のいずれか一項に記載の電力増幅器。
12. 前記アクティブセルの各々の出力電力が、実質的に等しく、
    前記電力増幅器の出力電力が、前記アクティブセルの各々の前記出力電力のＮ×Ｍ倍に実質的に等しい、
    請求項１から請求項１１のいずれか一項に記載の電力増幅器。
13. 前記少なくとも１つのドライバ構造が、１つの前記アクティブセルの主端子からの駆動信号を別の前記アクティブセルの前記制御端子に分配するブートストラップ結合回路を備え、
    前記ブートストラップ結合回路が、前記第１のアクティブセルの出力電圧または電流の一部を第２のアクティブセルの制御端子に印加する分圧器または電流分割器を備える、
    請求項１から請求項１２のいずれか一項に記載の電力増幅器。
14. 前記ブートストラップ結合回路が、列内における前記第１のアクティブセルの前記主端子からの前記駆動信号を、同じ列内における前記第２のアクティブセルの前記制御端子に分配する、
    請求項１３に記載の電力増幅器。
15. 前記少なくとも１つのドライバ構造が、アクティブ差動ドライバ増幅器を備える、
    請求項１から請求項１２のいずれか一項に記載の電力増幅器。
16. 前記少なくとも１つのドライバ構造が、１つまたは複数のパッシブバランを備える、
    請求項１から請求項１２のいずれか一項に記載の電力増幅器。
17. 電力増幅器が、
    ａ）入力インピーダンスマッチングネットワーク、
    ｂ）出力インピーダンスマッチングネットワーク、または、
    ｃ）前記入力インピーダンスマッチングネットワークと前記出力インピーダンスマッチングネットワークとの両方、
    を備える、
    請求項１から請求項１６のいずれか一項に記載の電力増幅器。
18. 前記アクティブセルのうちの少なくともいくつかの前記アクティブセルが、
    ａ）入力インピーダンスマッチングネットワーク、
    ｂ）出力インピーダンスマッチングネットワーク、または、
    ｃ）入力インピーダンスマッチングネットワークと出力インピーダンスマッチングネットワークとの両方、
    を備える、
    請求項１から請求項１７のいずれか一項に記載の電力増幅器。
19. 前記アクティブセルのすべてが、入力インピーダンスマッチングネットワークを備える、
    請求項１８に記載の電力増幅器。
20. 前記アクティブセルのすべてが、出力インピーダンスマッチングネットワークを備える、
    請求項１８または請求項１９に記載の電力増幅器。
21. 前記増幅器入力からの信号を、実質的に同じ遅延を伴って、Ｍ個の最低部のトランジスタの制御端子に分配する１つまたは複数の分配要素をさらに備える、
    請求項１から請求項２０のいずれか一項に記載の電力増幅器。
22. 実質的に等しい遅延を伴って、各行内、各列内、または各列と各列との両方内において、前記アクティブセルの前記制御端子に駆動信号を分配する１つまたは複数の分配要素をさらに備える、
    請求項１から請求項２１のいずれか一項に記載の電力増幅器。
23. 各行内、各列内、または各列と各列との両方内において、前記アクティブセルから前記出力信号を、前記出力信号が同相の状態で収集する１つまたは複数の収集要素をさらに備える、
    請求項１から請求項２２のいずれか一項に記載の電力増幅器。
24. 異なる遅延を伴って、各行内、各列内、または各列と各列との両方内において、前記アクティブセルの前記制御端子に駆動信号を分配する分配要素と、
    各行内、各列内、または各列と各列との両方内において、前記アクティブセルから出力信号を、前記出力信号が位相の異なる状態で収集する１つまたは複数の収集要素と、
    をさらに備え、
    前記アクティブセルから前記増幅器出力に提供される電力が同相であるように、前記収集要素が前記分配要素の前記遅延と反対の遅延を含む、
    請求項１から請求項２１のいずれか一項に記載の電力増幅器。
25. 前記電力増幅器が、集積回路に、例えば、モノリシックマイクロ波集積回路に、ハイブリッドマイクロ波集積回路に、またはマルチチップモジュールに実装された、
    請求項１から請求項２４のいずれか一項に記載の電力増幅器。
26. 前記アクティブセルの各々が、電荷制御型半導体四極トランジスタを備え、例えば、前記アクティブセルの各々が、電界効果トランジスタまたはバイポーラトランジスタを備える、
    請求項１から請求項２５のいずれか一項に記載の電力増幅器。
27. 前記アクティブセルの各々が、ＩＩＩ−Ｖ族半導体ベースのトランジスタ、例えば、ＡｌＧａＮ／ＧａＮベースのトランジスタまたはＧａＡｓベースのトランジスタを備える、
    請求項１から請求項２６のいずれか一項に記載の電力増幅器。
28. 前記アクティブセルの各々が、シリコンベースのトランジスタ、例えば、ＳｉＧｅヘテロ接合トランジスタを備える、
    請求項１から請求項２７のいずれか一項に記載の電力増幅器。
29. 前記複数のアクティブセルが、プッシュプル段の一部である、
    請求項１から請求項２８のいずれか一項に記載の電力増幅器。
30. 前記プッシュプル段が、第２の複数のアクティブセルを備える相補的または疑似相補的なプッシュプル段である、
    請求項２９に記載の電力増幅器。
31. 前記増幅器出力と複数の前記アクティブセルのうちの１つにおける前記アクティブセル内における第１のトランジスタの主端子との間における結合と、
    前記増幅器出力と前記第１のトランジスタの前記制御端子との間における結合と、
    をさらに備え、
    前記結合が一緒に、前記増幅器入力における信号とは逆位相で導通させるように前記第１のトランジスタをバイアスし、それにより、前記第１の複数のアクティブセルに対する前記第２の複数のアクティブセルの逆位相動作をもたらす、
    請求項２９または請求項３０に記載の電力増幅器。
32. 前記増幅器出力と前記第１のトランジスタの前記制御端子との間における前記結合が、
    ドライバ要素におけるトランジスタの主端子と前記増幅器出力との間における伝導路と、
    前記ドライバ要素における前記トランジスタの制御端子と前記第１のトランジスタの前記制御端子との間における伝導路と、
    を含む、
    請求項３１に記載の電力増幅器。
33. 前記増幅器出力と前記第１のトランジスタの前記制御端子との間における前記結合が、パッシブコンポーネントからなる、
    請求項３１または請求項３２に記載の電力増幅器。
34. 各前記アクティブセルが、並列化された複数のトランジスタを含む、
    請求項１から請求項３３のいずれか一項に記載の電力増幅器。
35. 各前記アクティブセルが、トランジスタのマトリックスを含む、
    請求項１から請求項３４のいずれか一項に記載の電力増幅器。
36. 各前記アクティブセルの前記トランジスタの前記マトリックスを形成する前記トランジスタ間における第１の相互接続と、
    前記アクティブセル間における第２の相互接続と、
    をさらに備え、
    前記第１の相互接続が、前記第２の相互接続と異なるレベルで半導体デバイスに一体化された、
    請求項３５に記載の電力増幅器。
37. 前記増幅器出力において負荷に結合された高周波ポートと、
    前記二次元マトリックスの前記スタックに結合されたコンバインドポートと、
    ＤＣ電源に結合された低周波ポートと、
    を含むバイアスティーをさらに備える、
    請求項１から請求項２８および請求項３４から請求項３６のいずれか一項に記載の電力増幅器。
38. 入力インピーダンスをもつアンテナ組立体と、
    請求項１から請求項３７のいずれか一項に記載の電力増幅器と、
    を備え、
    前記電力増幅器の最適な負荷インピーダンスが前記アンテナ組立体の前記入力インピーダンスに実質的にマッチングするように、ＮとＭとが構成された、
    デバイス。
39. −１２ｄＢ以下の間における反射係数が、前記アンテナ組立体により制限される帯域幅にわたって達成される、
    請求項３８に記載のデバイス。
40. 電力増幅器であって、
    直列に複数のアクティブセルの主端子をスタックすることにより形成されたＮ×Ｍの前記アクティブセルの二次元マトリックスを備え、
    前記スタックが、並列に結合されて前記二次元マトリックスを形成し、
    前記二次元マトリックスの実効出力電力が、前記アクティブセルの各々の出力電力の約Ｎ×Ｍ倍であるように、前記電力増幅器が、前記アクティブセルの駆動を連動させるドライバ構造をさらに備える、
    電力増幅器。
41. 前記二次元マトリックスにより駆動される負荷に結合された高周波ポートと、
    前記二次元マトリックスの前記スタックに結合されたコンバインドポートと、
    ＤＣ電源に結合された低周波ポートと、
    を含むバイアスティーをさらに備える、
    請求項４０に記載の電力増幅器。
42. 直列に複数のアクティブセルの主端子をスタックすることにより形成された前記アクティブセルの第２の二次元マトリックスをさらに備え、
    前記スタックが、並列に結合されて前記第２の二次元マトリックスを形成し、前記二次元マトリックスおよび前記第２の二次元マトリックスが、相補的または疑似相補的な段を形成するように結合された、
    請求項４０に記載の電力増幅器。
43. 電力増幅器が、前記二次元マトリックス内における前記アクティブセルの前記駆動と逆位相で前記第２の二次元マトリックスの前記アクティブセルの駆動を連動させる第２のドライバ構造をさらに備える、
    請求項４２に記載の電力増幅器。
44. 所望のＤＣ出力電圧と実際の出力電圧との間の差を表すエラー信号を出力するエラー増幅器を含む制御ループをさらに備える、
    請求項４３に記載の電力増幅器。
45. 前記第２のドライバ構造が、前記エラー信号に応答して、前記実際のＤＣ出力電圧を調節するように結合された、
    請求項４３または請求項４４に記載の電力増幅器。
46. 前記二次元マトリックスおよび前記第２の二次元マトリックスが、前記相補的な段を形成するように結合され、
    前記電力増幅器が、前記二次元マトリックス内における前記アクティブセルの前記駆動と同相で前記第２の二次元マトリックスの前記アクティブセルの駆動を連動させる第２のドライバ構造をさらに備える、
    請求項４２から請求項４５のいずれか一項に記載の電力増幅器。
47. 前記ドライバ構造が、１つの前記アクティブセルの主端子からの駆動信号を同じ前記スタック内における別の前記アクティブセルの制御端子に分配するブートストラップ結合回路を備える、
    請求項４０から請求項４６のいずれか一項に記載の電力増幅器。
48. 前記ドライバ構造が、複数の不平衡トゥ平衡パッシブバランマトリックスドライバを備える、
    請求項４０から請求項４６のいずれか一項に記載の電力増幅器。
49. 前記ドライバ構造が、複数の前記スタック内における複数の前記アクティブセルの制御端子に駆動信号を分配する行ドライバを備える、
    請求項４０から請求項４６のいずれか一項に記載の電力増幅器。
50. 前記行ドライバが、前記アクティブセルによる電流の伝導を連動させるために、適切な遅延を伴って、複数の前記アクティブセルの前記制御端子に駆動信号の一部を結合する複数の分配線を備える、
    請求項４９に記載の電力増幅器。
51. 前記アクティブセルの各々が、並列に結合された複数のトランジスタを備える、
    請求項４０から請求項５０のいずれか一項に記載の電力増幅器。
52. 前記アクティブセルの各々が、トランジスタの二次元マトリックスを備える、
    請求項４０から請求項５１のいずれか一項に記載の電力増幅器。
53. 各前記アクティブセルの前記二次元マトリックスを形成する前記トランジスタ間における第１の相互接続と、
    前記アクティブセル間における第２の相互接続と、
    をさらに備え、
    前記第１の相互接続が、前記第２の相互接続と異なるレベルで半導体デバイスに一体化された、
    請求項４０から請求項５２のいずれか一項に記載の電力増幅器。
54. Ｎが、Ｍに等しくない、
    請求項４０から請求項５３のいずれか一項に記載の電力増幅器。
55. 前記アクティブセルのうちの少なくともいくつかの前記アクティブセルが、入力インピーダンスマッチングネットワークを備える、
    請求項４０から請求項５４のいずれか一項に記載の電力増幅器。
56. 前記アクティブセルのうちの少なくともいくつかの前記アクティブセルが、出力インピーダンスマッチングネットワークを備える、
    請求項４０から請求項５５のいずれか一項に記載の電力増幅器。
57. 入力インピーダンスをもつアンテナ組立体と、
    請求項４０から請求項５６のいずれか一項に記載の電力増幅器と、
    を備え、
    前記電力増幅器の最適な負荷インピーダンスが前記アンテナ組立体の前記入力インピーダンスに実質的にマッチングするように、ＮとＭとが構成された、
    デバイス。
58. −１２ｄＢ以下の反射係数が、前記アンテナ組立体により制限される帯域幅にわたって達成される、
    請求項５７に記載のデバイス。