KR20180109990A - 매트릭스 전력 증폭기 - Google Patents

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KR20180109990A
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독토르.-잉그. 프라이드베르트 반 라아이
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프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우.
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Abstract

전력 증폭기는 다수의 액티브 셀의 주 단자들을 직렬로 스태킹함으로써 형성된 NxM개의 액티브 셀의 2차원 매트릭스를 포함한다. 스택들은 2차원 매트릭스를 형성하도록 병렬로 커플링된다. 전력 증폭기는 2차원 매트릭스의 유효 출력 전력이 액티브 셀들 각각의 출력 전력의 대략 NxM 배이도록 액티브 셀들의 구동을 조율하기 위한 드라이버 구조물을 포함한다.

Description

매트릭스 전력 증폭기
본 발명은 전력 증폭기들, 예를 들어, 트랜지스터들의 적어도 2차원 매트릭스를 포함하고 안테나 또는 다른 부하의 임피던스와 매칭하도록 튜닝될 수 있는 전력 증폭기들에 관한 것이다.
트랜지스터들은 제어 단자에 입력되는 제어 신호를 증폭할 수 있는 디바이스들이다. 트랜지스터들은 각종의 상이한 재료들로 제조될 수 있고, 각종의 상이한 기하형상들을 가질 수 있으며, 각종의 상이한 물리적 메커니즘들에 따라 동작할 수 있다. 재료들의 예는 실리콘, 갈륨 비화물, 갈륨 질화물, 및 실리콘 탄화물을 포함한다. 이들 및 다른 재료들은 절연된 제어 단자들을 포함하는(예컨대, IGBT들, MOSFET들, HEMT들 또는 HFET들) 또는 PN 접합들로 제조된 제어 단자들을 포함하는(예컨대, BJT들 또는 JFET들) 바이폴라 트랜지스터들 및 전계 효과 트랜지스터들과 같은 디바이스들을 형성하는 데 사용될 수 있다.
재료들 및 디바이스 구조들과 관계없이, 개별 트랜지스터들 전부는 그들의 안전한 동작 범위들에 대한 근본적인 한계들을 갖는다. 예를 들어, 주 단자(main terminal)들에 걸쳐 과도하게 큰 전압이 인가되면, 절연 파괴(dielectric breakdown)가 일어날 수 있고 트랜지스터가 손상되거나 파괴될 수 있다. 다른 예로서, 주 단자들 사이에 과도하게 큰 전류가 흐르면, 트랜지스터가 또한 손상되거나 파괴될 수 있다.
개별 트랜지스터들의 동작 범위들이 일부 적용분야들에는 적당할 수 있지만, 그들이 다른 적용분야들의 요구사항들을 충족시키기에는 불충분할 수 있다. 예를 들어, 일부 적용분야들은 잘 설계된 트랜지스터들의 항복 전압을 초과하는 전압들 또는 피크 전류들을 초과하는 전류들을 요구할 수 있다. 이러한 적용분야들의 예들은 (예컨대, 군사 및 민간 분야 둘 다에서의 위성 통신 및 지상파 방송들을 위한) 예컨대, 레이더 신호들 및 통신 신호들의 전송을 위한 안테나들을 구동하는 것을 포함한다.
이러한 적용분야들에서는, 큰 전압들 및/또는 전류들을 그룹으로서 핸들링하기 위해 개별 트랜지스터들이 그룹화될 수 있다. 예를 들어, 스택(stack) 내의 제1 트랜지스터의 주 단자들을 통해 흐르는 전류의 거의 전부가 또한 스택 내의 후속 트랜지스터(들)의 주 단자들을 통해 흐르도록 개별 트랜지스터들이 스태킹될(stacked)(또는 "직렬 스태킹될(series-stacked)") 수 있다. 스택 내의 트랜지스터들 각각은 이 전류를 구동하는 전압의 일부 부분을 지탱(support)한다. 트랜지스터들의 스택에 걸쳐 지탱되는 총 전압이 개별 트랜지스터들의 항복 전압을 초과할 수 있다.
다른 예로서, 본질적으로 동일한 전압이 다수의 트랜지스터의 주 단자들에 걸쳐 커플링되도록 개별 트랜지스터들이 병렬 연결될(paralleled) 수 있다. 다수의 트랜지스터가 도통(conductive)일 때, 그룹을 통하는 순 전류 흐름이 개별 구성 트랜지스터들의 피크 전류를 초과할 수 있다.
이상화된 소신호 모델(small-signal model)들에서, 소스의 출력 임피던스("소스 임피던스"라고도 함)를 부하의 임피던스와 매칭시키는 것에 의해 신호 소스로부터 부하로의 전력 전달이 개선될 수 있다. 이러한 모델들에서, 무한한 범위의 주파수들에 걸쳐 부하의 임피던스가 소스 임피던스의 복소 공액(complex conjugate)과 정확히 동일할 때 최대 가능 전력이 전달된다.
그렇지만, 실세계의 대신호(large-signal) 적용분야들에서는, "소스 임피던스"가 제대로 정의되지 않거나, 엄밀히 말하면, 선형성의 결여 또는 중첩 법칙(superposition law)의 부재로 인해 존재하지 않는다. 그럼에도 불구하고, 이론과 실제는 부하 임피던스의 특정 값들에 대해 전력의 충분히 큰 부분이 전달된다(즉, 전력 부가 효율(power-added efficiency: PAE)이 충분히 높다)는 것을 보여준다. "최적 부하 임피던스"라는 용어는 본 명세서에서 일정 범위의 관심 동작 주파수들에 걸쳐 전력의 충분히 큰 부분이 전달되는 상황들을 특징짓기 위해 사용된다.
액티브 셀들의 적어도 2차원 매트릭스를 포함하는 전력 증폭기들이 기술된다. 액티브 셀들은 일반적으로 개별 트랜지스터들이다. 트랜지스터들의 2차원 매트릭스는, 병렬로 커플링됨으로써 "2차원 매트릭스"를 형성하는, 다수의 액티브 셀의 스택들에 의해 형성된다. 매트릭스 내의 각각의 스택은 주어진 전류를 전도하는 동안 비교적 큰 전압을 지탱할 수 있다. 각각의 스택은 따라서 그 자신의 - 비교적 큰 - 최적 부하 임피던스를 갖는 소스인 것으로 간주될 수 있다. 그렇지만, 스택들이 병렬로 커플링되기 때문에, 2차원 매트릭스는 구성 스택들의 임피던스의 몇 분의 1(fraction)인 순 임피던스(net impedance)를 갖는다. 따라서, 매트릭스 전체의 임피던스가 부하의 임피던스와 매칭하고 일정 범위의 관심 동작 주파수들에 걸쳐 전력의 비교적 큰 부분을 전달하도록 조정(tailor)될 수 있다.
보다 상세하게는, 매트릭스 전력 증폭기의 입력 포트의 임피던스("Zin_port") 및 출력 포트의 임피던스("Zout_port") - 그리고 대응하는 전력 분배 및 수집 레일(power distribution and collection rail)들의 임피던스 - 는 증폭기 내의 액티브 셀들의 수에 대체로 독립적이다. 그 대신에, Zin_port 및 Zout_port는 로우(row)들의 수(N)와 칼럼(column)들의 수(M)의 비는 물론, 개별 액티브 셀들의 입력 및 출력 임피던스(즉, 제각기, "Zcell_in" 및 "Zcell_out")에만 의존적이다. 특히,
Figure pct00001
이고
Figure pct00002
이다.
일반적으로, Zcell_in 및 Zcell_out은 (예컨대, 액티브 셀 디바이스 기하형상 및 다른 특성들을 조정하는 것에 의해) 비교적 제한된 범위에 걸쳐 조정가능하다. 그렇지만, 매트릭스 전력 증폭기 내의 로우들의 수 대 칼럼들의 수의 비(N/M)는 조절(adjust)하기가 훨씬 더 쉽다. 따라서, 이 파라미터들 전부를 제어하는 것에 의해, 임의의(arbitrary) 입력 및 출력 포트 임피던스들의 매트릭스 전력 증폭기들이 달성될 수 있다.
매트릭스 전력 증폭기의 대역폭은 개별 셀들의 대역폭 및 복소값의 입력/출력 포트 임피던스들(Zin_port 및 Zout_port)과 (실수값의) 시스템 임피던스(Z0)의 매칭에 의해서만 제한된다. 비(N/M)가 임의의 특정 수의 액티브 셀로 제약되지 않기 때문에(예컨대, 100개의 액티브 셀의 10x10 매트릭스가 16개의 액티브 셀의 4x4 매트릭스와 동일한 N/M 비를 가짐), 달성가능한 출력 전력이 액티브 셀들의 수에 의해 제한되지 않는다. 오히려, 달성가능한 출력 전력은 앞서 기술된 실세계 고려사항들(예컨대, 매트릭스 전력 증폭기 내의 전력 매칭 네트워크들의 잔류 크기 및 위상 에러(residual magnitude and phase error)들, 유한 손실(finite loss)들을 포함함)에 의해 제한된다. 이러한 비-이상적인 것들(non-idealities)이 없다면, 이론적인 출력 전력은 매트릭스 크기(matrix size)(N*M)에 비례하여 증가할 것이다.
본 명세서에 기술된 매트릭스 전력 증폭기들은 2차원 매트릭스 전력 증폭기의 액티브 셀들을 개별적으로 그리고 동기적으로 구동하는 액티브 또는 패시브 입력 드라이버 구조물들을 사용할 수 있다. 이상적인 2차원 매트릭스에서, 액티브 셀들 각각은 그 각자의 제어 단자에서 별개의 동일한 구동 신호를 수신할 것이다. 게다가, 제어 단자들을 구동하는 데 전류가 손실되지 않을 것이다. 각종의 물리적 현실들(예컨대, 컴포넌트들의 물리적 특성들, 기생 커패시턴스들 및 인덕턴스들 등의 약간의 미스매치들)로 인해 이러한 이상적인 거동을 달성하는 것이 불가능하지만, 본 명세서에 기술된 전력 증폭기들 내의 액티브 셀들을 구동하는 것이 매트릭스 내의 단일 셀의 유효 출력 전력의 대략 N*M 배인 총 전력 출력을 제공하도록 충분히 동기적이며, 여기서 N은 매트릭스 내의 로우들의 수이고 M은 칼럼들의 수이다.
일부 구현들에서, 본 명세서에 기술된 전력 증폭기들은 "액티브 소스 팔로워 리턴(active source follower return)"을 포함할 수 있다. 특히, 액티브 소스 팔로워 리턴은 반대 극성의 구동 신호들에 의해 구동되는 한 쌍의 매트릭스 증폭기에 의해 구현될 수 있다. 2개의 매트릭스 증폭기는, 제각기, 출력을 "푸시 업(push up)" 및 "풀 다운(pull down)"하기 위해 상보적(complementary) 또는 준상보적(quasi-complementary) 토폴로지로 어셈블링된다. 일부 구현들에서, 액티브 소스 팔로워 리턴들은 (모놀리식) 마이크로파 집적 회로(MIC) 디바이스로서 구현될 수 있다. 이러한 경우들에서, 액티브 소스 팔로워 리턴은 집적 회로 디바이스들의 다른 장점들을 유지하면서 높은 전압 및 전류 신호들을 출력할 수 있다.
일부 구현들에서, 매트릭스 전력 증폭기들의 액티브 셀들의 제어 단자들은 마이크로파 또는 밀리미터파 주파수 구동 신호들을 전송하고 액티브 셀들을 (거의) 동기적으로 구동하기에 적합한 전송 라인들을 사용하여 로우들에서, 칼럼들에서, 또는 로우들과 칼럼들 둘 다에서 서로 커플링된다. 일반적으로, 전송 라인들의 특성 임피던스는 50 Ω이도록 선택될 수 있다. 그렇지만, 일부 상황들(예컨대, 대형 트랜지스터 셀들)에서는, 특히 높은 절대 또는 상대 대역폭들이 요구되는 경우, 매트릭스 증폭기 내에서 액티브 셀들의 입력 및 출력 매칭을 위해 보다 낮은 임피던스 값(예컨대, 20 Ω 또는 심지어 10 Ω)을 선택하는 것이 유리할 수 있다. 다른 예로서, 전송 라인들의 길이들이 0이 아니고(즉, 액티브 셀들의 제어 단자들이 직접적으로 커플링되지 않음), 오히려 상이한 제어 단자들로의 구동 신호들의 분배가 거의 동일하고 액티브 셀들의 거의 동기적인 구동이 달성될 수 있도록 길이들이 선택될 수 있다. 0이 아닌 전송 라인 길이들을 갖는 것에 의해, 이웃하는 액티브 셀들이 서로 물리적으로 분리될 수 있으며, 비교적 큰 전력들조차도 증폭될 수 있도록 액티브 셀들 간의 열적 커플링(thermal coupling)이 충분히 감소될 수 있다.
본 명세서에 기술된 매트릭스 전력 증폭기들 전부는 RF 소스에 의해 출력된 RF 신호를 증폭시킨다. RF 신호는 각종의 상이한 방법들로 매트릭스 전력 증폭기들에 커플링될 수 있다. 예를 들어, 일부 구현들에서, RF 신호는:
- 매트릭스 전력 증폭기의 하단 로우(bottom row) 내의 액티브 셀들에 직접적으로(즉, RF 소스와 액티브 셀들 사이에 개재 액티브 드라이버 없이(그러나 임의로 패시브 임피던스 매칭 네트워크를 사용하여)), 그리고
- 칼럼 드라이버의 베이스에 있는 개재 액티브 드라이버를 통해 매트릭스 전력 증폭기의 다른 액티브 셀들에 커플링될 수 있다.
이러한 매트릭스 전력 증폭기들의 예들이, 예컨대, 도 9, 도 10, 및 도 11에 도시되어 있다. 일부 구현들에서, 하단 로우 내의 모든 액티브 셀들로부터의 전력 출력(즉, Pout,BC)이 동일하다고 가정하면(그 액티브 셀들 및 그 셀들에의 전력 분배가 동일하면 그러할 것임), 매트릭스 전력 증폭기의 전력 출력(즉, Pout)은 하단 로우 내의 개별 셀들의 전력 출력과 액티브 셀들의 총수의 곱과 대략 동일하며, 즉
Figure pct00003
이다.
게다가, 각각의 액티브 셀의 이득(즉, GBC)은 그 액티브 셀로의 주어진 전력 입력에 대한 그 액티브 셀의 전력 출력(즉, Pout,BC)에 의해 주어진다. 전력이 하단 로우 내의 액티브 셀들과 칼럼 드라이버의 베이스에 있는 액티브 드라이버 사이에 균등하게 분배된다고 가정하면, 하단 로우 내의 각각의 액티브 셀로의 전력 입력은 칼럼 드라이버의 베이스에 있는 액티브 드라이버를 고려하기 위해 총 전력 입력(즉, Pin)을 칼럼들의 수(즉, M) + 1의 합으로 나눈 것에 의해 주어지며, 즉
Figure pct00004
이다.
따라서, 매트릭스 증폭기의 총 전력 이득(즉, G2D)은:
Figure pct00005
에 의해 주어진다.
다른 예로서, 일부 구현들에서, RF 신호는:
- 매트릭스 전력 증폭기의 하단 로우 내의 액티브 셀들에 직접적으로(즉, RF 소스와 액티브 셀들 사이에 개재 액티브 드라이버 없이(그러나 임의로 패시브 임피던스 매칭 네트워크를 사용하여)), 그리고
- 매트릭스 전력 증폭기의 다른 액티브 셀들에 직접적으로(즉, RF 소스와 액티브 셀들 사이에 개재 액티브 드라이버 없이(그러나 임의로 패시브 임피던스 매칭 네트워크를 사용하여)) 커플링될 수 있다.
이러한 매트릭스 전력 증폭기들의 예들이, 예컨대, 도 4 내지 도 8에 도시되어 있다. 이 구현들에서, 매트릭스 전력 증폭기의 전력 출력 및 매트릭스 증폭기의 전체 전력 이득은 수학식 3, 수학식 4, 및 수학식 5에 주어진 것과 동일하다.
그렇지만, 이 구현들에서, 매트릭스 증폭기의 유효 전력 이득 및 매트릭스 내의 개별 전력 액티브 셀들의 최대 출력 전력이 주파수가 증가함에 따라 감소하는데, 그 이유는 각각의 셀에 필요한 입력 전력이 출력에 전달될 수 없기 때문이다.
다른 예로서, 일부 구현들에서, RF 신호는:
- 개재 액티브 드라이버를 거쳐 매트릭스 전력 증폭기의 모든 액티브 셀들 - 하단 로우 내의 것들을 포함함 - 에 커플링될 수 있다.
이러한 매트릭스 전력 증폭기의 일 예가, 예컨대, 도 3에 도시되어 있다. 이러한 매트릭스 전력 증폭기들에서, 매트릭스 전력 증폭기 내의 각각의 액티브 셀로의 전력 입력은 총 전력 입력(즉, Pin)을 액티브 셀들의 총수로 나눈 것에 의해 주어진다. 환언하면, 각각의 액티브 셀로의 전력 입력은 총 전력 입력(즉, Pin)을 매트릭스 크기(N*M)로 나눈 것이다. 따라서, 동일한 액티브 셀들을 가정하면,
Figure pct00006
이다.
따라서, 매트릭스 증폭기의 총 전력 이득(즉, G2D)은:
Figure pct00007
에 의해 주어진다.
이러한 매트릭스 전력 증폭기들은 매트릭스 차원(matrix dimension)들에 기인한 어떠한 이득 증배(gain multiplication)도 갖지 않는다.
또 다른 예로서, 일부 구현들에서, RF 신호는:
- 매트릭스 전력 증폭기의 칼럼 드라이버의 단일 하단 드라이버 셀에 커플링될 수 있다.
매트릭스 전력 증폭기의 하단 로우 및 상부 로우(upper row)들 내의 액티브 셀들이 액티브 발룬(active balun)들 또는 차동 증폭기들의 체인 또는 스택에 의해 구동될 수 있다. 각각의 액티브 디바이스는 대응하는 로우 내의 모든 액티브 셀들을 구동할 수 있다.
이러한 매트릭스 전력 증폭기의 예들이, 예컨대, 도 12에 도시되어 있다. 이러한 매트릭스 전력 증폭기들에서, 매트릭스 전력 증폭기로의 전력 입력 전체가하단 액티브 셀에 제공된다. 따라서,
Figure pct00008
이고,
매트릭스 증폭기의 총 전력 이득(즉, G2D)은:
Figure pct00009
에 의해 주어진다.
이것은 이 드라이버의 하단 셀만이 RF 입력 소스에 의해 구동되는 액티브 드라이버 칼럼을 갖는 이상적인 2D 매트릭스 전력 증폭기의 이론적인 이상적 경우이다.
이를 고려하여, 매트릭스 전력 증폭기의 다양한 양태들이 기술될 수 있다. 제1 양태에서, 전력 증폭기는 증폭기 입력 및 증폭기 출력, 복수의 NxM개의 액티브 셀 - N 및 M은 둘 다 2 이상이고 액티브 셀들은 MxN 매트릭스로서 와이어링됨(wired) -, 및 액티브 셀들을 구동하기 위한 적어도 하나의 드라이버 구조물을 포함한다. a), b), 또는 c) 중 하나가 적용되며, 여기서 a)가 적용될 때, 매트릭스 칼럼들 각각은 직렬로 커플링되고 스택으로서 구동되는 N개의 액티브 셀을 포함하며, 여기서 스택들은 병렬로 커플링되며, b)가 적용될 때, 매트릭스 로우들 각각은 병렬로 구동되도록 커플링된 M개의 액티브 셀을 포함하고, 여기서 적어도 2개의 매트릭스 로우는 직렬로 커플링되며, c)가 적용될 때, 매트릭스 칼럼들 각각은 직렬로 커플링되고 스택으로서 구동되는 N개의 액티브 셀을 포함한다. 스택들은 병렬로 커플링되고, 매트릭스 로우들 각각은 병렬로 구동되도록 커플링된 M개의 액티브 셀을 포함한다. 적어도 2개의 매트릭스 로우가 직렬로 커플링된다. 각각의 액티브 셀의 제어 단자는 드라이버 입력 구조물을 포함하는 신호 경로를 거쳐 증폭기 입력에 커플링되고, 여기서 액티브 셀들 전부는 증폭기 입력에의 전기 신호 입력에 의해 제어가능하다.
제1 및 임의의 다른 양태는 하기의 특징들 중 하나 이상을 포함할 수 있다. 드라이버 구조물은 복수의 액티브 구동 요소를 포함하고, 각각의 액티브 셀의 제어 단자를 증폭기 입력에 커플링시키는 신호 경로는 구동 요소들을 포함한다. 액티브 셀들 중 적어도 일부 액티브 셀들의 제어 단자를 증폭기 입력에 커플링시키는 신호 경로는 액티브 셀들 중 다른 액티브 셀들을 포함한다. 각각의 액티브 셀의 제어 단자는 실질적으로 동일한 입력 전력을 수신하도록 증폭기 입력에 커플링된다. 증폭기 출력에서 한 칼럼을 따라 있는 액티브 셀들의 출력 전압들이 가산되고 칼럼들의 출력 전류들이 가산되도록 액티브 셀들의 출력들이 커플링된다. 증폭기 출력에서 로우를 따라 있는 액티브 셀들의 출력 전류들이 가산되고 로우들의 출력 전압들이 가산되도록 액티브 셀들의 출력들이 커플링된다. 액티브 셀들의 최하단 로우 내의 액티브 셀들 내의 트랜지스터들의 제어 단자들에의 입력 신호들은 불평형(unbalanced)이다. 액티브 셀들의 상부 로우들 내의 액티브 셀들 내의 트랜지스터들의 제어 단자들에의 입력 신호들은 평형(balanced)이다. 전력 증폭기는 상부 로우들 내의 액티브 셀들에 대해 불평형 신호들을 평형 입력 신호들로 변환하도록 커플링된 액티브 발룬을 포함한다. 상부 로우들 내의 액티브 셀들의 평형 입력 신호들은 상부 로우들 내의 액티브 셀들의 출력 전류들 및 전압들이 최하단 로우 내의 액티브 셀들의 출력 전류들 및 전압들과 매칭하도록 하는 전류 및 전압을 갖는다. 액티브 셀들 중 제1 액티브 셀의 출력 전류와 동일한 칼럼 내의 제2 직후(immediately subsequent) 액티브 셀의 출력 전류 사이의 차이는 액티브 셀들 중 제1 액티브 셀의 출력 전류의 10% 미만이다. 한 칼럼 내의 액티브 셀들 중 최하단 액티브 셀의 출력 전류와 그 칼럼 내의 최상부 액티브 셀의 출력 전류 사이의 차이는 액티브 셀들 중 최하단 액티브 셀의 출력 전류의 10% 미만이다. 액티브 셀들 각각의 출력 전력은 실질적으로 동일하다. 전력 증폭기의 출력 전력은 액티브 셀들 각각의 출력 전력의 NxM 배와 실질적으로 동일하다. 적어도 하나의 드라이버 구조물은 하나의 액티브 셀의 주 단자로부터의 구동 신호를 다른 액티브 셀의 제어 단자에 분배하기 위한 부트스트랩 커플링 회로부(bootstrap coupling circuitry)를 포함한다. 부트스트랩 커플링 회로부는 제1 액티브 셀의 출력 전압 또는 전류의 일부를 제2 액티브 셀의 제어 단자에 인가하기 위한 전압 분할기(voltage divider) 또는 전류 분할기(current divider)를 포함한다. 부트스트랩 커플링 회로부는 한 칼럼 내의 제1 액티브 셀의 주 단자로부터의 구동 신호를 동일한 칼럼 내의 제2 액티브 셀의 제어 단자에 분배한다. 적어도 하나의 드라이버 구조물은 액티브 차동 드라이버 증폭기를 포함한다. 적어도 하나의 드라이버 구조물은 하나 이상의 패시브 발룬(passive balun)을 포함한다. 전력 증폭기는 a) 입력 임피던스 매칭 네트워크, b) 출력 임피던스 매칭 네트워크, 또는 c) 입력 임피던스 매칭 네트워크 및 출력 임피던스 매칭 네트워크 둘 다를 포함한다. 액티브 셀들 중 적어도 일부는 a) 입력 임피던스 매칭 네트워크, b) 출력 임피던스 매칭 네트워크, 또는 c) 입력 임피던스 매칭 네트워크 및 출력 임피던스 매칭 네트워크 둘 다를 포함한다. 예를 들어, 액티브 셀들 전부는 입력 임피던스 매칭 네트워크를 포함할 수 있고 그리고/또는 액티브 셀들 전부는 출력 임피던스 매칭 네트워크를 포함할 수 있다. 전력 증폭기는 증폭기 입력으로부터의 신호를 실질적으로 동일한 지연으로 M개의 최하단 트랜지스터의 제어 단자들에 분배하기 위한 하나 이상의 분배 요소를 포함한다. 전력 증폭기는 구동 신호들을 실질적으로 동일한 지연들로 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 액티브 셀들의 제어 단자들에 분배하기 위한 하나 이상의 분배 요소를 포함한다. 전력 증폭기는 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 액티브 셀들로부터 출력 신호들을 수집하기 위한 하나 이상의 수집 요소 - 출력 신호들은 동위상(in phase)임 - 를 포함한다. 전력 증폭기는 구동 신호들을 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 액티브 셀들의 제어 단자들에 상이한 지연들로 분배하기 위한 분배 요소들, 및 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 액티브 셀들로부터 출력 신호들을 수집하기 위한 하나 이상의 수집 요소 - 출력 신호들은 위상이 어긋나(out of phase) 있음 - 를 포함하며, 여기서 수집 요소들은 액티브 셀들로부터 증폭기 출력에 제공되는 전력이 동위상이도록 분배 요소들의 지연들을 상쇄(counter)시키기 위한 지연들을 포함한다. 전력 증폭기는 집적 회로로, 예를 들어, 모놀리식 마이크로파 집적 회로로, 하이브리드 마이크로파 집적 회로로, 또는 멀티-칩 모듈로 구현된다. 액티브 셀들 각각은, 예를 들어, 전하 제어 반도체 쿼드루폴 트랜지스터(charge-controlled semiconductor quadrupole transistor)를 포함하며, 여기서 액티브 셀들 각각은 전계 효과 트랜지스터 또는 바이폴라 트랜지스터를 포함한다. 액티브 셀들 각각은 III-V족 반도체 기반 트랜지스터, 예를 들어, AlGaN/GaN 기반 트랜지스터 또는 GaAs 기반 트랜지스터를 포함한다. 액티브 셀들 각각은 실리콘 기반 트랜지스터, 예를 들어, SiGe 헤테로접합 트랜지스터를 포함한다. 복수의 액티브 셀은 푸시-풀 스테이지(push-pull stage)의 일부이다. 푸시-풀 스테이지는 제2 복수의 액티브 셀을 포함하는 상보적 또는 준상보적 푸시-풀 스테이지이다. 전력 증폭기는 증폭기 출력과 복수의 액티브 셀 중 하나의 액티브 셀 내의 제1 트랜지스터의 주 단자 사이의 커플링 및 증폭기 출력과 제1 트랜지스터의 제어 단자 사이의 커플링을 포함한다. 이 커플링들은 함께 제1 트랜지스터를 증폭기 입력 상의 신호와 역위상(anti-phase)으로 도통하도록 바이어싱시키고 그로써 제1 복수의 액티브 셀에 대해 제2 복수의 액티브 셀의 역위상 동작을 수행한다. 증폭기 출력과 제1 트랜지스터의 제어 단자 사이의 커플링은 드라이버 요소 내의 트랜지스터의 주 단자와 증폭기 출력 사이의 전도 경로(conduction path) 및 드라이버 요소 내의 트랜지스터의 제어 단자와 제1 트랜지스터의 제어 단자 사이의 전도 경로를 포함한다. 증폭기 출력과 제1 트랜지스터의 제어 단자 사이의 커플링은 패시브 컴포넌트들로 이루어져 있다. 각각의 액티브 셀은 병렬 연결된 복수의 트랜지스터를 포함한다. 각각의 액티브 셀은 트랜지스터들의 매트릭스를 포함한다. 전력 증폭기는 각각의 액티브 셀의 트랜지스터들의 매트릭스를 형성하는 트랜지스터들 사이의 제1 상호연결부들 및 액티브 셀들 자체들 사이의 제2 상호연결부들을 포함한다. 제1 상호연결부들은 제2 상호연결부들과 상이한 레벨에서 반도체 디바이스에 통합된다. 전력 증폭기는 증폭기 출력 상의 부하에 커플링된 고주파 포트(high frequency port), 2차원 매트릭스의 스택들에 커플링된 겸용 포트(combined port), 및 DC 소스에 커플링된 저주파 포트(low frequency port)를 갖는 바이어스 티(bias tee)를 포함한다.
제2 양태에서, 디바이스는 입력 임피던스를 갖는 안테나 어셈블리 및 제2 양태의 또는 제3 양태의 특징들 중 임의의 것을 갖거나 갖지 않는 제1 양태의 전력 증폭기를 포함하며, 여기서 N 및 M은 전력 증폭기의 최적 부하 임피던스가 안테나 어셈블리의 입력 임피던스와 실질적으로 매칭하도록 구성된다.
제2 및 임의의 다른 양태는 하기의 특징들 중 하나 이상을 포함할 수 있다. 안테나 어셈블리에 의해 제한된 대역폭에 걸쳐 -12 dB 이하의 반사 계수가 달성될 수 있다.
제3 양태에서, 전력 증폭기는 다수의 액티브 셀의 주 단자들을 직렬로 스태킹함으로써 형성된 NxM개의 액티브 셀의 2차원 매트릭스를 포함하며, 여기서 스택들은 2차원 매트릭스를 형성하도록 병렬로 커플링된다. 전력 증폭기는 2차원 매트릭스의 유효 출력 전력이 액티브 셀들 각각의 출력 전력의 대략 NxM 배이도록 액티브 셀들의 구동을 조율(coordinate)하기 위한 드라이버 구조물을 포함한다.
제3 및 임의의 다른 양태는 하기의 특징들 중 하나 이상을 포함할 수 있다. 전력 증폭기는 2차원 매트릭스에 의해 구동되는 부하에 커플링된 고주파 포트, 2차원 매트릭스의 스택들에 커플링된 겸용 포트, 및 DC 소스에 커플링된 저주파 포트를 갖는 바이어스 티를 포함한다. 전력 증폭기는 다수의 액티브 셀의 주 단자들을 직렬로 스태킹함으로써 형성된 액티브 셀들의 제2 2차원 매트릭스를 포함하며, 여기서 스택들은 제2 2차원 매트릭스를 형성하도록 병렬로 커플링된다. 2차원 매트릭스와 제2 2차원 매트릭스는 상보적 또는 준상보적 스테이지를 형성하도록 커플링된다. 전력 증폭기는 제2 2차원 매트릭스의 액티브 셀들의 구동을 2차원 매트릭스 내의 액티브 셀들의 구동과 역위상으로 조율하기 위한 제2 드라이버 구조물을 포함한다. 전력 증폭기는 원하는 DC 출력 전압과 실제 출력 전압 간의 차이를 나타내는 에러 신호를 출력하기 위한 에러 증폭기를 포함하는 제어 루프를 포함한다. 제2 드라이버 구조물은 에러 신호에 응답하여 실제 DC 출력 전압을 레귤레이트(regulate)하도록 커플링된다. 2차원 매트릭스와 제2 2차원 매트릭스는 상보적 스테이지를 형성하도록 커플링된다. 전력 증폭기는 제2 2차원 매트릭스의 액티브 셀들의 구동을 2차원 매트릭스 내의 액티브 셀들의 구동과 동위상으로 조율하기 위한 제2 드라이버 구조물을 포함한다. 드라이버 구조물은 하나의 액티브 셀의 주 단자로부터의 구동 신호를 동일한 스택 내의 다른 액티브 셀의 제어 단자에 분배하기 위한 부트스트랩 커플링 회로부를 포함한다. 드라이버 구조물은 복수의 불평형-평형 패시브 발룬 매트릭스 드라이버(unbalanced-to-balanced passive balun matrix driver)를 포함한다. 드라이버 구조물은 구동 신호를 복수의 스택 내의 복수의 액티브 셀의 제어 단자들에 분배하기 위한 로우 드라이버(row driver)를 포함한다. 로우 드라이버는 구동 신호의 부분들을 액티브 셀들에 의한 전류 전도를 조율하도록 적절한 지연들로 복수의 액티브 셀의 제어 단자들에 커플링시키기 위한 복수의 분배 라인을 포함한다. 액티브 셀들 각각은 병렬로 커플링된 복수의 트랜지스터를 포함한다. 액티브 셀들 각각은 트랜지스터들의 2차원 매트릭스를 포함한다. 전력 증폭기는 각각의 액티브 셀의 2차원 매트릭스를 형성하는 트랜지스터들 사이의 제1 상호연결부들 및 액티브 셀들 자체들 사이의 제2 상호연결부들을 포함한다. 제1 상호연결부들은 제2 상호연결부들과 상이한 레벨에서 반도체 디바이스에 통합된다. N은 M과 동일할 필요가 없다. 액티브 셀들 중 적어도 일부는 입력 임피던스 매칭 네트워크를 포함한다. 액티브 셀들 중 적어도 일부는 출력 임피던스 매칭 네트워크를 포함한다.
제4 양태에서, 디바이스는 입력 임피던스를 갖는 안테나 어셈블리 및 제4 양태의 또는 제1 양태의 특징들 중 임의의 것을 갖거나 갖지 않는 제3 양태의 전력 증폭기를 포함하며, 여기서 N 및 M은 전력 증폭기의 최적 부하 임피던스가 안테나 어셈블리의 입력 임피던스와 실질적으로 매칭하도록 구성된다.
제4 및 임의의 다른 양태는 하기의 특징들 중 하나 이상을 포함할 수 있다. 안테나 어셈블리에 의해 제한된 대역폭에 걸쳐 -12 dB 이하의 반사 계수가 달성된다.
하나 이상의 구현들의 상세들이 첨부 도면들 및 이하의 설명에서 기재된다. 다른 특징들 및 장점들은 설명 및 도면들로부터 그리고 청구 범위로부터 명백할 것이다.
도 1은 매트릭스 전력 증폭기의 개략적 표현이다.
도 2는 매트릭스 전력 증폭기의 개략적 표현이다.
도 3은 칼럼 매칭된(column-matched) 매트릭스 전력 증폭기의 개략적 표현이다.
도 4는 칼럼 매칭된 매트릭스 전력 증폭기의 개략적 표현이다.
도 5는 칼럼 매칭된 매트릭스 전력 증폭기의 개략적 표현이다.
도 6은 칼럼 매칭된 매트릭스 전력 증폭기의 개략적 표현이다.
도 7은 발룬의 3개의 구현의 개략적 표현을 도시한다.
도 8은 칼럼 매칭된 매트릭스 전력 증폭기의 개략적 표현이다.
도 9는 로우 매칭된(row-matched) 매트릭스 전력 증폭기에 대한 평형 액티브 매트릭스 드라이버(balanced active matrix driver)의 개략적 표현이다.
도 10은 임피던스 매칭 차동 증폭기의 개략적 표현이다.
도 11은 로우 매칭된 매트릭스 전력 증폭기에 대한 평형 액티브 매트릭스 드라이버의 개략적 표현이다.
도 12는 로우 매칭된 매트릭스 전력 증폭기에 대한 평형 액티브 매트릭스 드라이버의 개략적 표현이다.
도 13은 로우 매칭된 매트릭스 전력 증폭기의 개략적 표현이다.
도 14는 신호 소스로부터의 신호를 트랜지스터들의 로우에 분배하도록 커플링될 수 있는 분배 라인 및 임피던스 매칭 요소의 개략적 표현이다.
도 15 및 도 16은 분배 레일 및 공통 수집 레일의 전부 또는 일부분을 구현하는 데 사용될 수 있는 패시브 분할기들/결합기들의 개략적 표현들이다.
도 17은 신호 소스로부터의 신호를 트랜지스터들의 로우에 분배하도록 커플링될 수 있는 분배 라인 및 임피던스 매칭 요소의 개략적 표현이다.
도 18은 신호 소스로부터의 신호를 트랜지스터들의 로우에 분배하도록 커플링될 수 있는 분배 라인 및 임피던스 매칭 요소의 개략적 표현이다.
도 19는 신호 소스로부터의 신호를 트랜지스터들의 로우에 분배하도록 커플링될 수 있는 분배 라인 및 임피던스 매칭 요소의 개략적 표현이다.
도 20은 한 쌍의 신호 소스로부터의 신호들을 트랜지스터들의 로우에 분배하도록 커플링될 수 있는 분배 라인 및 임피던스 매칭 요소의 개략적 표현이다.
도 21은 매트릭스 전력 증폭기의 M개의 칼럼을 통과하는 신호들을 수집하고 이들을 부하로 보내도록 커플링된 불평형 수집 레일(unbalanced collection rail)의 개략적 표현이다.
도 22 및 도 23은 매트릭스 전력 증폭기 내의 한 쌍의 로우의 개략적 표현들이다.
도 24는 매트릭스 전력 증폭기의 개략적 표현이다.
도 25는 매트릭스 전력 증폭기의 개략적 표현이다.
도 26은 매트릭스 전력 증폭기의 개략적 표현이다.
도 27은 매트릭스 전력 증폭기의 개략적 표현이다.
도 28은 매트릭스 전력 증폭기의 개략적 표현이다.
도 29는 매트릭스 전력 증폭기의 개략적 표현이다.
도 30a는 매트릭스 전력 증폭기의 개략적 표현이다.
도 30b는 임피던스 매칭 차동 증폭기의 개략적 표현이다.
도 31은 매트릭스 전력 증폭기의 개략적 표현이다.
도 32는 2차원 매트릭스 전력 증폭기의 개략적 표현이다.
도 33은 2차원 매트릭스 전력 증폭기의 개략적 표현이다.
도 34는 매트릭스 전력 증폭기의 개략적 표현이다.
도 35는 매트릭스 전력 증폭기의 개략적 표현이다.
도 36은 한 쌍의 매트릭스 증폭기를 포함하는 푸시-풀 스테이지(3600)의 개략적 표현이다.
도 37은 한 쌍의 매트릭스 증폭기를 포함하는 푸시-풀 스테이지의 개략적 표현이다.
도 38은 "H-타입" 구성으로 커플링된 한 쌍의 푸시-풀 스테이지를 포함하는 2차원 매트릭스 전력 증폭기의 개략적 표현이다.
도 39는 한 쌍의 매트릭스 증폭기를 포함하는 푸시-풀 스테이지(3900)의 개략적 표현이다.
다양한 도면들에서의 유사한 참조 심벌들은 유사한 요소들을 가리킨다.
도 1은, 예컨대, 마이크로파 또는 밀리미터파 주파수들의 신호들을 증폭하기 위한 매트릭스 전력 증폭기(100)의 개략적 표현이다. 매트릭스 전력 증폭기(100)는 개별 트랜지스터들(105)에 의해 형성된 액티브 셀들의 집합체(collection)를 포함한다. 트랜지스터들(105)이 다수의 스택(110)으로 커플링된다. 스택들(110) 자체들은 불평형 분배 레일(115)과 불평형 수집 레일(120) 사이에 병렬로 커플링된다. 분배 레일(115)은 신호 소스(50)로부터의 신호를 스택들(110) 각각 내의 최하단 트랜지스터들(105)에 분배하도록 커플링된다. 수집 레일(120)은 스택들을 통과하는 신호들을 수집하고 이들을 부하(70)로 보내도록 커플링된다. 매트릭스 드라이버(125)는 신호 소스(50)에 의해 발생되는 구동 신호들을 분배하는 패시브 요소 또는 신호 소스(50)의 출력에 기초하여 구동 신호들을 발생시키는 액티브 셀일 수 있다. 어느 경우든지, 구동 신호들은 복수의 평형 로우 매칭 구조물(balanced row matching structure)을 거쳐 개별 트랜지스터들(105)의 제어 단자들에 분배된다. 구동 신호에 응답하여, 트랜지스터들(105)은 레일들(115, 120) 사이에 그리고 신호 소스(50)와 부하(70) 사이에 다수의 보다 높은 및 보다 낮은 전도율 경로를 교대로 형성하기 위해 보다 더 전도성인 것으로부터 보다 덜 전도성인 것으로 그리고 또다시 역으로 스위칭한다. 스택들(110)이 병렬로 커플링되기 때문에, 매트릭스 전력 증폭기(100)는 부하(70)의 임피던스와 매칭하고 따라서 최대 가능 전력의 비교적 큰 부분을 부하(70)에 전달하도록 조정될 수 있는 최적 부하 임피던스를 갖는다.
매트릭스 전력 증폭기(100)는 복수의 로우 드라이버가 구동 신호를 로우별로(in a row-wise fashion) 상이한 스택들(110) 내의 트랜지스터들(105)에 분배하도록 커플링되어 있다는 점에서 "로우 매칭된" 전력 증폭기이다. 예시된 구현에서, 매트릭스 전력 증폭기(100)의 트랜지스터들(105)은 매트릭스의 4개의 상이한 "로우"(137)에서 발견되는 것으로 간주될 수 있다. 각각의 로우(137) 내의 트랜지스터들(105)이 상이한 스택들(110)에서 발견되더라도, 각각의 로우(137) 내의 트랜지스터들(105)은, 예시된 구현에서, 분배 라인(130) 및 임피던스 매칭 요소(135)를 포함하는 각자의 로우 매칭 구조물에 커플링된다. 예시된 구현에서, 임피던스 매칭 요소(135)는 액티브 드라이버 증폭기로서 도시되어 있다. 그렇지만, 임피던스 매칭 요소(135)가 또한 패시브 임피던스 매칭 네트워크에 의해 형성될 수 있다. 각각의 구동 신호의 일부 부분은 분배 라인(130) 및 임피던스 매칭 요소(135)에 의해 각각의 로우(137) 내의 트랜지스터들(105) 상의 제어 단자들에 커플링된다. 분배 라인(130) 및 임피던스 매칭 요소(135)는 각각의 로우(137) 내의 트랜지스터들(105)에 의한 전류 전도를 조율함으로써 구동 신호들을 증폭시키도록 구동 신호들의 부분들을 적절한 지연들로 제어 단자들에 커플링시킨다. 각각의 트랜지스터(105)의 제어 단자에 커플링된 구동 신호는 소스/이미터 주 단자의 전위를 기준으로 한다. 주어진 트랜지스터(105)의 제어 단자에 들어가는 임의의 제어 전류가 또한 소스/이미터 주 단자에 의해 트랜지스터(105)를 떠나가지만 동일한 스택(110) 내의 "선행(preceding)" 트랜지스터(105)의 드레인/컬렉터 전류에 기여하지 않는다는 점에서 구동 신호들은 "무접지(ground-free)"이다. 명확함을 위해, 예시된 개략적 표현에서, 동일한 스택(110) 내의 임의의 주어진 트랜지스터(105) 바로 아래에 있는 트랜지스터(105)가 "선행" 트랜지스터(105)이다. 예시된 개략적 표현에서의 컴포넌트들의 배향 및 배치(disposition)가 임의적이며 "선행" 트랜지스터가 실세계 디바이스에서의 상이한 물리적 배치(예컨대, "후속(subsequent)" 트랜지스터의 위쪽에, 좌측에, 또는 후방에 있음)에도 불구하고 "선행"인 채로 있을 것임을 이해해야 한다. 그 대신에, "선행" 및 "후속" 트랜지스터들은 신호 소스(50)와 부하(70) 사이의 전도성 경로에서의 그들의 상대 배치에 의해 식별될 수 있다. 어느 경우든지, 소스/이미터 주 단자에 의해 트랜지스터(105)를 떠나는 전류는, 선행 트랜지스터(105)의 드레인/컬렉터 전류에 기여하지 않고, 그 트랜지스터(105) 바로 아래에 위치된 분배 라인(130)을 통해 임피던스 매칭 요소(135)로 복귀한다.
예시된 구현에서, 신호 소스(50)는 매트릭스 전력 증폭기(100) 내의 액티브 셀들의 주 단자들 사이에 원하는 전류 흐름을 달성하는 신호를 출력하는 RF 소스이다. 예를 들어, 신호 소스(50)는 원하는 통신 전송을 나타내는 신호를 출력할 수 있다. 일부 구현들에서, 신호 소스(50)는 거의 DC(일반적으로, 상이한 트랜지스터들이 용량 분리되도록(capacitive decoupled) 하는 몇 백 MHz)와 대략 1/3 fT - fT는 트랜지스터들(105)의 단위 이득 전이 주파수(unity gain transition frequency)임 - 사이의 반송파 또는 중심 주파수를 갖는 신호를 출력할 수 있다. 예를 들어, 일부 III-V족 전계 효과 트랜지스터들에서, fT는 30 GHz 정도일 수 있다. 입력 신호 소스(50)에 의해 출력된 신호의 일부 부분은 임피던스 매칭 요소(135)에 의해 레일(115)에 커플링된다. 예시된 구현에서, 임피던스 매칭 요소(135)는 액티브 드라이버 증폭기로서 도시되어 있다. 이와 같이, 예시된 구현에서, 신호 소스(50)가 트랜지스터들(105)의 제어 단자들을 구동하는 구동 신호를 직접 출력하지 않는다. 오히려, 신호 소스(50)는 이러한 구동 신호를 발생시키기 위해 임피던스 매칭 요소(135)에 의해 증폭되는 신호를 출력한다. 다른 구현들에서, 임피던스 매칭 요소(135)가 패시브 임피던스 매칭 네트워크에 의해 형성될 수 있다. 이러한 구현들에서, 신호 소스(50)가 트랜지스터들(105)의 제어 단자들을 구동하는 구동 신호를 직접적으로 출력할 수 있다.
분배 레일(115)은 제1 로우(138) 내의 트랜지스터들(105)의 제어 단자들 및 소스/이미터 주 단자들 둘 다에 DC 신호 및 통신 신호의 부분들을 분배하도록 커플링된다. 일부 구현들에서, 임피던스 매칭 요소(135)는 발룬으로서 기능할 수 있고, 분배 레일(115)은 접지(earth)에 대해 대칭적인 2선 전송 라인(two wire transmission line)으로서 구현될 수 있다. 분배 레일(115)은 RF 로딩 및 게이트 바이어싱 네트워크(RF loading and gate biasing network)(140)에서 종단(terminate)된다. 예시된 구현에서, RF 로딩 및 게이트 바이어싱 네트워크(140)는 제1 로우(138) 내의 트랜지스터들(105)의 제어 단자들을 거쳐 스택들(110)을 통하는 전류 흐름을 제어하는 DC 신호를 출력하는 DC 소스(145)를 포함한다. 특히, 전류가 제1 로우(138) 내의 트랜지스터들(105)을 통해 흐르기 시작하면, 후속 로우(137)에서의 전류 흐름이 뒤따른다. 예시된 구현에서, DC 소스(145)로부터 출력된 전위는 접지에 대해 네거티브이며 스택들(110)이 전도성일 때 수집 레일(120) 상의 전위를 풀 다운시킨다. DC 소스(145)에 의해 출력된 전위는 커패시턴스(150)에 의해 분배 레일(115)의 2선 전송 라인의 접지된 와이어로부터 격리되고 임피던스(155)에 의해 다른 와이어에 커플링된다. 예시된 구현에서, 임피던스(155)는 임피던스 매칭 요소(135)에 의해 매칭되는 부하의 일부분을 제공하는 실수 임피던스(real impedance)이다.
수집 레일(120)은 각각의 스택들(110)로부터의 전력 출력을 수집하고 이를 부하(70) 쪽으로 보낸다. 수집 레일(120)은 또한 접지에 대해 대칭적인 2선 전송 라인으로서 구현될 수 있다. 어느 경우든지, 수집 레일(120)의 와이어들 중 하나는 고전압 바이어스 티(170)의 겸용 포트에 커플링된다. 부하(70)는 바이어스 티(170)의 고주파 포트에 커플링되고, DC 소스(160)는 저주파 포트에 커플링된다. 접지되지 않은 와이어들이 이와 같이 매트릭스 전력 증폭기(100)에 전력을 공급하기에 적당한 DC 전위를 갖는 DC 소스(160)에 의해 바이어싱된다. 임피던스 매칭 요소들(135)이 액티브 드라이버 증폭기들로서 구현되는 예시된 구현에서, DC 소스(160)에 의해 출력된 DC 전위는 하나 이상의 전력 라인(168)에 의해 그 액티브 구동 증폭기들로 전도된다.
예시된 구현에서, 전력 증폭기(100)는 개별 트랜지스터들(105)의 집합체를 포함한다. 트랜지스터들(105)은, 임의의 개별 매칭 또는 프리매칭(prematching)을 갖거나 갖지 않는, 다수의 상이한 유형의 반도체 디바이스, 예컨대, 전계 효과 트랜지스터(FET) 또는 바이폴라 접합 트랜지스터(BJT) 중 임의의 것일 수 있다. 일부 구현들에서, 매트릭스 전력 증폭기(100)의 액티브 셀들은 개별 트랜지스터들이 아니라 오히려, 예컨대, 증폭기 모듈들에 어셈블링된, 다수의 트랜지스터이다.
도 2는 매트릭스 전력 증폭기(200)의 개략적 표현이다. 매트릭스 전력 증폭기(200)는 또한 다수의 스택(110)으로 커플링되는 개별 트랜지스터들(105)을 포함한다. 스택들(110) 자체들은 불평형 분배 레일(115)과 불평형 수집 레일(120) 사이에 병렬로 커플링된다. 전력 증폭기(100)(도 1)와 달리, 매트릭스 전력 증폭기(200)가 신호 소스(50)와 분배 레일(115) 사이의 발룬으로서 잠재적으로 기능할 수 있는 임피던스 매칭 요소(135)를 포함하지 않기 때문에, 분배 레일(115)은 필연적으로 불평형이다.
매트릭스 전력 증폭기(200)가 구동 신호를 칼럼별로(in a column-wise fashion) 스택들(110) 각각의 트랜지스터들(105)에 분배하도록 커플링되어 있는 복수의 칼럼 드라이버(205)를 포함한다는 점에서 매트릭스 전력 증폭기(200)는 "칼럼 매칭된" 전력 증폭기이다. 예시된 구현에서, 매트릭스 전력 증폭기(200)의 트랜지스터들(105)은 매트릭스의 4개의 상이한 "칼럼"(237)에서 발견되는 것으로 간주될 수 있다. 각각의 칼럼(237) 내의 트랜지스터들(105)은 동일한 스택(110)에서 발견되고 단일 칼럼 드라이버(205)에 커플링된다. 칼럼 드라이버들(205)은, 예컨대, 이하에서 기술되는 것들을 비롯한, 차동 증폭기들을 포함하는 (액티브) 칼럼 드라이버들 및 (패시브) 부트스트래핑 칼럼 드라이버들을 비롯한, 각종의 상이한 방법들로 구현될 수 있다. 칼럼 드라이버들(205)은 액티브 또는 패시브 요소들일 수 있다.
각각의 칼럼 드라이버(205)는 제어 단자 커플링(control terminal coupling)(210) 및 주 단자 커플링(main terminal coupling)(215)을 포함한다. 제어 단자 커플링들(210)은 칼럼 드라이버(205)를 각자의 트랜지스터들(105)의 제어 단자들에 커플링시킨다. 주 단자 커플링들(215)은 칼럼 드라이버(205)를 각자의 트랜지스터들(105)의 소스/이미터 주 단자들에 커플링시킨다. 각각의 트랜지스터(105)의 제어 단자에 커플링된 구동 신호는 소스/이미터 주 단자의 전위를 기준으로 한다. 제1 로우(138)(이하에서 논의됨) 외에도, 단자 커플링들(210, 215)은 트랜지스터들(105)을 구동하기 위한 평형 커플링(balanced coupling)을 형성한다. 사실상, 구동 신호들은 무접지이고 주어진 트랜지스터(105)의 제어 단자에 들어가는 임의의 제어 전류는 또한 소스/이미터 주 단자에 의해 트랜지스터(105)를 떠나가지만 동일한 스택(110) 내의 선행 트랜지스터(105)의 드레인/컬렉터 전류에 기여하지 않는다.
매트릭스 전력 증폭기(200)의 제1 로우(138)에서, 트랜지스터들(105)의 소스/이미터 주 단자는 모두가 접지에 커플링된다. 그 결과, 제1 로우(138) 내의 트랜지스터들(105)의 소스/이미터 주 단자들에 대한 주 단자 커플링들(215)이 또한 접지에 커플링되고 따라서 불평형 커플링(unbalanced coupling)을 형성한다. 매트릭스 전력 증폭기(100)(도 1)에서와 같이, DC 소스(145)는 제1 로우(138) 내의 트랜지스터들(105)의 제어 단자들을 거쳐 스택들(110)을 통해 흐르는 전류를 제어한다.
도 3은 칼럼 매칭된 매트릭스 전력 증폭기(300)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(300)의 단일 스택(110)(그리고 따라서 단일 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(300)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다.
매트릭스 전력 증폭기(300)는 신호 소스(50)에 의해 발생된 신호들을 평형 분배 라인들(310)의 집합체에 분배하는 불평형 패시브 매트릭스 드라이버(305)를 포함한다. 각각의 분배 라인(310)은 구동 신호의 각자의 부분을 상이한 스택들(110) 내의 트랜지스터들(105)에 커플링시킨다. 다시 한번 말하지만, 매트릭스 전력 증폭기(300)의 개략적 표현에 단일 스택(110)만이 예시되어 있지만, 동작가능(operational) 매트릭스 전력 증폭기(300)가 다수의 스택(110)을 포함할 것이다.
불평형 패시브 매트릭스 드라이버(305)는 발룬 트랜스포머(315)에 의해 각각의 평형 분배 라인들(310)에 커플링된다. 발룬 트랜스포머들(315)은 패시브 매트릭스 드라이버(305) 상의 불평형 신호를 분배 라인들(310) 상의 평형 신호로 변환할 뿐만 아니라, 발룬 트랜스포머들(315)은 구동 신호를 상이한 스택들(110) 내의 트랜지스터들(105)에 커플링시키기 위한 임피던스 매칭 요소들로서도 기능한다.
각각의 평형 분배 라인(310)은 발룬 트랜스포머(315) 권선의 제1 단자를 트랜지스터들(105)의 소스/이미터 주 단자들에 커플링시키는 전도성 경로(320), 발룬 트랜스포머(315) 권선의 다른 제2 단자를 트랜지스터들(105)의 제어 단자들에 커플링시키는 전도성 경로(325), 및 각자의 발룬 트랜스포머(315)의 중앙 탭(345) 또는 각자의 발룬 트랜스포머(315)의 제2 단자 중 어느 하나와 접지에 대한 DC 소스(335) 사이의 전도성 경로(330)를 포함한다. 각각의 DC 소스(335)는 각자의 트랜지스터(105)의 제어 단자를 바이어싱시킨다. 각각의 소스/이미터 전도성 경로(320)는 분배 라인(310)의 나머지를 트랜지스터들(105)의 각자의 소스/이미터 단자들 상의 DC 전위로부터 격리시키는 커패시턴스(340)를 포함한다. DC 소스 전도성 경로들(330) 각각은 RF 신호를 DC 소스들(335)로부터 격리시키는 인덕턴스(350)를 포함한다.
도 4는 칼럼 매칭된 매트릭스 전력 증폭기(400)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(400)의 단일 스택(110)(그리고 따라서 단일 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(400)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다.
매트릭스 전력 증폭기(400)는 신호 소스(50)에 의해 발생된 신호들을 스택(110) 내의 트랜지스터들(105)에 분배하기 위해 병렬 부트스트래핑 드라이버 회로들(405)을 사용한다. 병렬 부트스트래핑 드라이버 회로들(405)은 스택(110) 내의 각자의 "후속" 트랜지스터(105)(예컨대, 제(k+1) 스테이지 트랜지스터(105))의 제어 단자를 구동하기 위해 각각의 각자의 트랜지스터(105)(예컨대, 제k 스테이지 트랜지스터(105))의 출력 전압, 예컨대, 드레인/컬렉터 전압의 일부분을 전달한다.
각각의 병렬 부트스트래핑 드라이버 회로(405)는 임피던스 요소들(415) 및 커패시턴스들(420)을 포함한다. 임피던스 요소들(415)은 임의의 패시브 복소 임피던스이고, 하나 이상의 인덕터, 커패시터, 및/또는 패시브 저항 요소를 포함할 수 있다. 드라이버 회로(405)의 임피던스 요소들(415)은 각각의 각자의 선행 트랜지스터(예컨대, 제k 스테이지)의 출력 전압의 일부분을 스택(110) 내의 각자의 후속 트랜지스터(105)(제(k+1) 스테이지)의 제어 단자에 전달하는 AC 전압 분할기 회로를 형성한다. 예를 들어, 제k 스테이지 드라이버 회로(405)의 임피던스 요소들(415)은 제k 스테이지 트랜지스터(105)의 상부 주 단자(436)(예컨대, 드레인/컬렉터)에서의 전압과 제k 스테이지 트랜지스터(105)의 하부 주 단자(437)(예컨대, 소스/이미터)에서의 전압 사이의 전압 분할기를 형성한다. 제k 스테이지 드라이버 회로(405)(예컨대, 임피던스 요소들(415) 사이의 단자)의 출력은 제(k+1) 스테이지 트랜지스터(105)의 입력 단자(예컨대, 게이트)에 제공된다.
트랜지스터들(105)의 "상부" 주 단자들은 신호 소스(50)와 부하(70) 사이의 전도성 경로에서 스택(110)의 출력단(output end) 쪽에(즉, 수집 레일(120)에 가장 가깝게) 배치된 단자들이다. 예시된 개략적 표현들에서, 상부 주 단자들 전부가 드레인/컬렉터 단자들이지만, 꼭 이러한 것은 아니다. 트랜지스터들(105)의 "하부" 주 단자들은 스택(110)의 입력단(input end) 쪽에(즉, 분배 레일(115)에 가장 가깝게) 배치된 단자들이다. 예시된 개략적 표현들에서, 하부 주 단자들 전부가 소스/이미터 단자들이지만, 꼭 이러한 것은 아니다.
커패시턴스들(420)은 각각의 후속 트랜지스터(105)에 대한 구동 신호를 선행 트랜지스터(105)의 각자의 소스/이미터 및 드레인/컬렉터 단자들 상의 DC 전위들로부터 격리시킨다. 스택 내의 각각의 트랜지스터(105)에 의해 발생된 전력의 일부가 각자의 후속 트랜지스터(105)를 구동하는 데 사용되기 때문에, 신호 소스(50)에 의해 발생된 신호들의 주파수가 증가함에 따라 스택(110)의 총 출력 전력은 감소한다.
분배 레일(115) 및 임피던스 매칭 요소(410)는 신호 소스(50)에 의해 발생된 신호의 일부분을 상이한 스택들(110) 내의 하단 로우(406) 트랜지스터들(105)에 전도하지만, 트랜지스터들(105)의 상부 로우(407)는 전압 분할기들 또는 드라이버 회로들(405)로부터의 입력 신호들로 구동된다. 이와 유사하게, 출력 임피던스 매칭 요소들(455)은 각각의 스택(110)의 출력 신호를 수집 레일(120)에 커플링시킨다. 다시 한번 말하지만, 매트릭스 전력 증폭기(400)의 개략적 표현에 단일 스택(110)만이 예시되어 있지만, 동작가능 매트릭스 전력 증폭기(400)가 다수의 스택(110)을 포함할 것이다.
각각의 제k 스테이지 트랜지스터(105)(제1 스테이지를 제외함)의 제어 단자는 DC 전압 분할기 회로(430)에 의해 바이어싱된다. DC 전압 분할기 회로들(430) 각각은 그 제k 스테이지 트랜지스터(105)의 상부 주 단자(436)(예컨대, 드레인/컬렉터)와 각각의 "선행"(예컨대, 제(k-1) 스테이지) 트랜지스터(105)의 하부 주 단자(437) 사이의 전압을 분할하는 저항들(435)을 포함한다. 제1(최하위) 스테이지 트랜지스터(105)는 DC 소스(145)에 의해 바이어싱된다.
분배 라인들(440)은 부트스트랩된 구동 신호 및 스택 내의 트랜지스터들(105) 사이의 스택 전류(stack current) 둘 다를 커플링시킨다. 분배 라인들(440)은 2개의 신호 라인(445) 및 하나의 접지 라인(450)을 포함하는 3-라인 전송 라인(three-line transmission line)들이다. 각각의 분배 라인(440)에서, 하나의 신호 라인(445)은 부트스트랩된 구동 신호를 운반(carry)하고 다른 신호 라인(445)은 트랜지스터들(105) 사이에서 스택 전류를 운반한다.
도 5는 칼럼 매칭된 매트릭스 전력 증폭기(500)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(500)의 단일 스택(110)(그리고 따라서 단일 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(500)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다. 매트릭스 전력 증폭기(500)는, 각각의 트랜지스터(105)의 제어 단자가 DC 전압 분할기 회로(430) 대신에 DC 전압원(505)에 의해 바이어싱된다는 점을 제외하고는, 매트릭스 전력 증폭기(400)(도 4)와 유사하다. 게다가, 각각의 DC 소스는 인덕턴스(510)에 의해 RF 신호들로부터 격리된다.
매트릭스 증폭기(400)에서와 같이, 매트릭스 증폭기(500)의 분배 라인들(440)은 부트스트랩된 구동 신호 및 스택 내의 트랜지스터들(105) 사이의 스택 전류 둘 다를 커플링시킨다. 분배 라인들(440)은 2개의 신호 라인(445) 및 하나의 접지 라인(450)을 포함하는 3-라인 전송 라인들이다. 각각의 분배 라인(440)에서, 하나의 신호 라인(445)은 부트스트랩된 구동 신호를 운반하고 다른 신호 라인(445)은 트랜지스터들(105) 사이에서 스택 전류를 운반한다.
매트릭스 증폭기들(400 및 500)의 부트스트래핑 드라이버 회로들(405)은, 부트스트랩된 구동 신호가 트랜지스터 스택에 병렬 연결된 전압 분할기를 통해 획득되기 때문에, 병렬 부트스트랩된(parallel boot-strapped) 것으로 간주된다. 그에 부가하여, 부트스트랩된 구동 신호 및 스택 전류 각각은 분배 라인들(440) 내의 상이한 신호 라인들(445)을 통해 스택 내의 트랜지스터들(105) 사이에 커플링된다.
도 6은 칼럼 매칭된 매트릭스 전력 증폭기(600)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(600)의 단일 스택(110)(그리고 따라서 단일 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(600)가, 출력 임피던스 및 증폭을 비롯하여, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다.
매트릭스 전력 증폭기(600)는 신호 소스(50)에 의해 발생된 신호들을 스택(110) 내의 트랜지스터들(105)에 분배하기 위해 직렬 부트스트래핑을 사용한다. 발룬들(605)은 스택(110) 내의 각자의 후속 트랜지스터들(105)의 제어 단자를 구동하기 위해 매트릭스 전력 증폭기(600)의 하부 로우들(606, 607) 내의 각각의 트랜지스터(105)로부터의 출력 전류(예컨대, 드레인/컬렉터 전류)의 일부분을 전달한다. 발룬들(605)은 하부 로우들(606, 607) 중의 하나 내의 트랜지스터로부터의 출력 전류의 일부분을 그 다음 상위 로우 내의 각자의 후속 트랜지스터(105)에 대한 제어 단자 구동 신호로서 커플링시키기도 하고 불평형 출력 전류를 평형 구동 신호로 변환하기도 하는 3-단자 디바이스들이다.
도 7은 발룬(605)의 3개의 구현의 개략적 표현을 도시하고 있다. 제1 구현은 트랜스포머(605a)이다. 트랜스포머(605a)는 1차 코일(705) 및 2차 코일(710) 그리고 1차 코일(705) 및 2차 코일(710) 둘 다에 커플링된 공통 단자(715)를 포함한다. 일부 구현들에서, 트랜스포머들(605a)의 변환 비(transformation ratio)의 공칭 값은 트랜지스터들(105)의 전류 이득과 매칭하도록 선택된다. 트랜스포머(605a)가 매트릭스 전력 증폭기(600)에서 발룬(605)으로서 사용될 때, 1차 코일(705)의 단자는 트랜지스터(105)의 상부 주 단자(636)(예컨대, 드레인/컬렉터)에 커플링되고, 공통 단자(715)는 각자의 후속 트랜지스터(105)의 하부 주 단자(637)(예컨대, 소스/이미터)에 커플링되며, 2차 코일(710)의 단자는 각자의 후속 트랜지스터(105)의 제어 단자에 커플링된다. 따라서, 출력 신호 2차 코일(710)은 입력 구동 신호를 각자의 후속 트랜지스터(105)의 제어 단자에 공급한다.
발룬(605)의 제2 구현은 T(또는 Y) 네트워크로 구성된 3개의 어드미턴스 요소(admittance element)(720)를 포함하는 T-회로(605b)이다. 발룬(605)의 제3 구현은 파이(또는 델타) 네트워크로 구성된 3개의 임피던스 요소(730)를 포함하는 파이-회로(605c)이다. 발룬(605)의 상이한 구현들이 매트릭스 전력 증폭기들의 상이한 실세계 구현들에서 사용될 수 있다. 예를 들어, T-회로(605b)의 어드미턴스 요소들(720)은 일부 마이크로파 집적 회로 디바이스들에서 유리할 수 있는 반면, 파이-회로(605c)의 임피던스 요소들(730)은, 프로세싱 기술 및 매트릭스 전력 증폭기 내의 다른 컴포넌트들의 설계와 같은 인자들에 따라, 다른 것들에서 유리할 수 있다.
도 6을 또다시 참조하면, 커패시턴스들(620)은 발룬들(605)과 트랜지스터들(105)의 제어 단자들 사이의 전도성 경로에 포함된다. 커패시턴스들(620)은 각각의 트랜지스터(105)에 대한 구동 신호를 트랜지스터들(105)의 각자의 소스/이미터 및 드레인/컬렉터 단자들 상의 DC 전위로부터 격리시킨다. 게다가, 스택 내의 각각의 트랜지스터(105)에 의해 발생된 전력의 일부가 각자의 후속 트랜지스터(105)를 구동하는 데 사용되기 때문에, 신호 소스(50)에 의해 발생된 신호들의 주파수가 증가함에 따라 스택(110)의 총 출력 전력은 감소한다.
분배 레일(115)은 신호 소스(50)에 의해 발생된 신호들의 각자의 부분을 상이한 스택들(110) 내의 하단 로우(606) 트랜지스터들(105)로 운반한다. 임피던스 매칭 요소들(610)은 분배 레일(115) 상의 소스 신호를 상이한 스택들(110) 내의 하단 로우(606) 트랜지스터들(105)에 커플링시킨다. 이와 유사하게, 출력 임피던스 매칭 요소들(655)은 각각의 스택(110)의 출력 신호를 수집 레일(120)에 커플링시킨다. 다시 한번 말하지만, 매트릭스 전력 증폭기(600)의 개략적 표현에 단일 스택(110)만이 예시되어 있지만, 동작가능 매트릭스 전력 증폭기(600)가 다수의 스택(110)을 포함할 것이다.
각각의 트랜지스터(105)의 제어 단자는 DC 전압 분할기 회로(630)에 의해 바이어싱된다. DC 전압 분할기 회로들(630) 각각은 트랜지스터(105)의 상부 주 단자(예컨대, 드레인/컬렉터)(636)와 선행 트랜지스터(105)의 하부 주 단자(예컨대, 소스/이미터)(637) 사이의 전압을 분할하는 저항들(635)을 포함한다. DC 전압 분할기 회로들(630) 각각은 플로팅 바이어스(floating bias)를 각자의 트랜지스터(105)의 제어 입력에 제공한다. 예외는, 접지되어 있는, 하단 로우(606) 내의 트랜지스터(105)의 하부 주 단자에 연결된 DC 전압 분할기 회로(630)이다.
분배 라인들(640)은 스택 내의 트랜지스터들(105)을 커플링시킨다. 분배 라인들(640)은 2개의 신호 라인(645) 및 하나의 접지 라인(650)을 포함하는 불평형 3-라인 전송 라인들이다. 일반적으로, DC 전압 분할기 회로들(630)은 신호 라인들(645) 중 하나에 커플링되고 각자의 트랜지스터(105)의 상부 및 하부 주 단자들은 다른 신호 라인(645)에 커플링된다. 하단 로우(606) 내의 트랜지스터(105)를 제1 후속 로우(607)을 커플링시키는 분배 라인(660)은 불평형 2-라인 전송 라인이다. 분배 라인(660)은 하나의 신호 라인(645) 및 하나의 접지 라인(650)을 포함한다. 분배 라인(660) 내의 신호 라인(645)은 하단 로우(606) 내의 트랜지스터(105)의 상부 주 단자 및 후속(제2) 로우 내의 트랜지스터(105)의 하부 주 단자에 커플링된다. 하단 로우(606) 내의 트랜지스터의 하부 출력에 연결되는 DC 전압 분할기 회로(630)는 분배 라인(660) 내의 접지 라인(650)에 커플링된다.
도 8은 칼럼 매칭된 매트릭스 전력 증폭기(800)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(800)의 단일 스택(110)(그리고 따라서 단일 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(800)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다. 매트릭스 전력 증폭기(800)는, 각각의 트랜지스터(105)의 제어 단자가 DC 전압 분할기 회로(630) 대신에 DC 전압원(805)에 의해 바이어싱된다는 점을 제외하고는, 도 6 및 도 7을 참조하여 앞서 기술된 매트릭스 전력 증폭기(600)와 유사하다. 게다가, 각각의 DC 소스는 인덕턴스(810)에 의해 RF 신호들로부터 격리된다. 그에 부가하여, 매트릭스 전력 증폭기(600)의 3-라인 분배 라인들(660)이, 2개의 평형 신호 라인(645)을 포함하고 접지 라인을 포함하지 않는, 평형 2-라인 분배 라인(815)으로 대체될 수 있다.
도 9는 로우 매칭된 매트릭스 전력 증폭기(900)에 대한 평형 액티브 매트릭스 드라이버(905)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(900)의 단일 스택(110)(그리고 따라서 단일 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(900)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다.
평형 액티브 매트릭스 드라이버(905)는 신호 소스(50)에 의해 발생된 신호들을 평형 분배 라인들(910)의 집합체에 분배한다. 각각의 분배 라인(910)은 구동 신호의 각자의 부분을 상이한 스택들(110) 내의 트랜지스터들(105)에 커플링시킨다. 다시 한번 말하지만, 매트릭스 전력 증폭기(900)의 개략적 표현에 단일 스택(110)만이 예시되어 있지만, 동작가능 매트릭스 전력 증폭기(900)가 다수의 스택(110)을 포함할 것이다.
평형 액티브 매트릭스 드라이버(905)는 스태킹된 임피던스 매칭 차동 증폭기들(915)의 세트를 포함한다. 평형 액티브 매트릭스 드라이버(905)는 각각의 스택(110) 내의 트랜지스터들(105)보다 하나 적은 임피던스 매칭 차동 증폭기(915)를 포함한다. 예를 들어, 도시된 예에서, 액티브 매트릭스 드라이버(905)는 4개의 트랜지스터(105)의 스택(110)을 구동하기 위해 3개의 임피던스 매칭 차동 증폭기(915)를 포함한다. 제1 차동 증폭기(915) 및 스택의 하단 로우(로우 1) 내의 트랜지스터(105)는 신호 소스(50)에 의해 동시에 구동된다. 액티브 매트릭스 드라이버(905) 내의 각각의 제k 차동 증폭기(915)는 이어서 스택(110) 내의 제(k+1) 트랜지스터(105)를 구동한다.
보다 상세하게는, 도 10은 평형 액티브 매트릭스 드라이버들에서 사용될 수 있는 임피던스 매칭 차동 증폭기(915)의 개략적 표현이다. 차동 증폭기(915)는 반전 입력 단자(1080), 비반전 입력 단자(1082), 하이 출력 단자(high output terminal)(1084), 및 로우 출력 단자(low output terminal)(1086)를 포함한다. 차동 증폭기(915)는 입력 단자들(1080, 1082) 상의 신호 간의 차이를 나타내는 신호를 출력 단자들(1084, 1086) 상에 출력한다.
도 9를 또다시 참조하면, 차동 증폭기들(915)은 액티브 매트릭스 드라이버(905)에서 각각의 차동 증폭기(915)(제k 차동 증폭기(915))의 출력 단자들(1084, 1086)이 그 다음 후속 차동 증폭기(915)(제(k+1) 차동 증폭기(915))의 입력 단자들(1080, 1082)에 커플링되도록 스태킹된다. 일부 구현들에서, 임피던스 매칭 네트워크(도시되지 않음)가 차동 증폭기들(915) 각각 사이에 커플링될 수 있다. 그에 부가하여, 각각의 차동 증폭기(915)의 출력 단자들(1084, 1086)은 구동 신호를 스택(110)의 로우 2 내지 로우 N 내의 각자의 트랜지스터(105)에 제공하는 평형 분배 라인(910)에 커플링된다.
각각의 평형 분배 라인(910)은 차동 증폭기(915)의 제1 출력 단자(1084, 1086)를 트랜지스터(105)의 소스/이미터 주 단자에 커플링시키는 전도성 경로(920) 및 차동 증폭기(915)의 다른 출력 단자(1084, 1086)를 트랜지스터(105)의 제어 단자에 커플링시키는 전도성 경로(325)를 포함한다. 각각의 소스/이미터 전도성 경로(920)는 분배 라인(910)의 나머지를 트랜지스터들(105)의 각자의 소스/이미터 단자들 상의 DC 전위로부터 격리시키는 커패시턴스(940)를 포함한다. 보다 구체적으로는, 제2 내지 제N 차동 증폭기(910)의 비반전 출력 단자(1086)는 제어 단자 전도성 경로(925)에 커플링되고, 제2 내지 제N 차동 증폭기(910)의 반전 출력 단자(1084)는 소스/이미터 전도성 경로(920)에 커플링된다. 그렇지만, 제1 차동 증폭기(915)의 출력 단자들(1084, 1086)과 분배 라인(910)의 연결이 스와핑(swap)된다. 즉, 제1 차동 증폭기(910)의 반전 출력 단자(1084)는 제어 단자 전도성 경로(925)에 커플링되고, 제1 차동 증폭기(910)의 비반전 출력 단자(1086)는 소스/이미터 전도성 경로(920)에 커플링된다.
게다가, 일부 구현들에서, 분배 라인들(910)은 차동 증폭기(915) 출력 단자들(1084, 1086)의 임피던스를 트랜지스터들(105)의 입력 임피던스와 매칭시키기 위한 임피던스 매칭 네트워크(도시되지 않음)를 포함할 수 있다.
차동 증폭기들(915)은 2개의 별개의 DC 경로: ODD 및 EVEN 경로에 의해 공급된다. 홀수 차동 증폭기들(915(1 내지 N))은 ODD 경로에 의해 공급되고, 짝수 차동 증폭기들(915(1 내지 N))은 EVEN 경로에 의해 공급된다. 각각의 DC 경로는 소스 팔로워 회로(950, 955)에 의해 공급되고 각자의 ODD 또는 EVEN 경로에서 최상위(highest order)(N 또는 N-1) 차동 증폭기(915)의 하이 전원 단자(high supply terminal)(1090)에 커플링된다. 보다 구체적으로는, 제N 차동 증폭기(915)의 하이 전원 단자(1090)는 소스 팔로워 회로(950)(ODD DC 경로)에 커플링된다. 반면에, 제(N-1) 차동 증폭기(915)의 하이 전원 단자(1090)는 소스 팔로워 회로(955)(EVEN DC 경로)에 커플링된다.
전도성 경로(956)는 제N 차동 증폭기(915)의 로우 전원 단자(low supply terminal)를 액티브 매트릭스 드라이버(905) 내의 그 다음 하위 ODD 차동 증폭기(915), 구체적으로는, 도시된 예에서의 제1 차동 증폭기(915)의 하이 전원 단자에 커플링시킨다. 제1 차동 증폭기(915)의 로우 전원 단자는 네거티브 DC 소스에 커플링된다.
제(N-1)(여기서 제2) 차동 증폭기(915)의 로우 전원 단자는 도시된 예에서 접지에 커플링된다. 그렇지만, 보다 큰 액티브 매트릭스 드라이버(905) 스택에서, 제(N-1) 차동 증폭기(915)의 로우 전원 단자는 전도성 경로에 의해 그 다음 하위 짝수 차동 증폭기(915)의 하이 전원 단자에 커플링될 수 있다.
소스 팔로워(950)는 각각이 하이 드레인측 전위(high drain-side potential)와 로우 소스측 전위(low source-side potential) 사이에 커플링되는 한 쌍의 매칭된 트랜지스터(952)를 포함한다. 하이 드레인측 전위(단자(960))는 RF 수집 레일(120)에 커플링된다. 로우 소스측 전위는 전압 분할기 회로의 임피던스들(965a 및 965b) 사이에 커플링된다. 전압 분할기 회로는 단자(960) 및 RF 수집 레일(120)에 역시 커플링된 임피던스들(965a, 965b, 및 965c)에 의해 생성된다. 임피던스들(965a, 965b, 및 965c)은, 임피던스들(965a 및 965b) 사이에서 전압 분할기 회로에 커플링되는, 트랜지스터들(952)의 제어 단자들을 바이어싱시키기 위해 수집 레일(120)로부터의 RF 출력 전압을 분할한다. 트랜지스터들(952)의 소스 단자들은 커패시턴스(954a)를 통해 임피던스들(965a 및 965b) 사이에서 전압 분할기 회로에 그리고 제N 차동 증폭기(915)의 로우 전원 단자에 커플링된다. 커패시턴스(954a)는 제N 차동 증폭기(915)의 로우 전원 단자를 RF 수집 레일(120) 상의 DC 전위로부터 격리시킨다.
소스 팔로워(955)는 하이 드레인측 전위와 로우 소스측 전위 사이에 커플링되는 트랜지스터(953)를 포함한다. 하이 드레인측 전위는 임피던스들(965a 및 965b) 사이에서 전압 분할기 회로에 그리고 트랜지스터들(952)의 소스 단자들에 커플링된다. 로우 소스측 전위는 전압 분할기 회로의 임피던스들(965b 및 965c) 사이에 커플링된다. 트랜지스터(953)의 소스 단자는 커패시턴스(954b)를 통해 임피던스들(965b 및 965c) 사이에서 전압 분할기 회로에 그리고 제(N-1) 차동 증폭기(915)의 로우 전원 단자에 커플링된다. 커패시턴스(954b)는 제(N-1) 차동 증폭기(915)의 로우 전원 단자를 RF 수집 레일(120) 상의 DC 전위로부터 격리시킨다.
소스 팔로워들(950, 955)은 RF 수집 레일(120)을 통해 매트릭스 전력 증폭기(900)의 RF 출력 신호에 의해 공급된다. 따라서, 차동 증폭기들(915)의 하이 및 로우 전원 단자들 전부는 플로팅 AC 전위 하에 있고, 스택(110) 내의 대응하는 트랜지스터들(105)의 전체 RF 전압 출력 스윙(full RF voltage output swing)을 수용할 수 있다.
도 11은 로우 매칭된 매트릭스 전력 증폭기(1100)에 대한 평형 액티브 매트릭스 드라이버(905)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(1100)의 도 1의 단일 트랜지스터 스택(110)(그리고 따라서 단일 트랜지스터(105) 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(1100)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다.
평형 액티브 매트릭스 드라이버(1105)는 신호 소스(50)에 의해 발생된 신호들을 평형 분배 라인들(1110)의 집합체에 분배한다. 각각의 분배 라인(1110)은 구동 신호의 각자의 부분을 상이한 스택들(110) 내의 트랜지스터들(105)에 커플링시킨다. 다시 한번 말하지만, 매트릭스 전력 증폭기(1100)의 개략적 표현에 단일 트랜지스터 스택(110)만이 예시되어 있지만, 동작가능 매트릭스 전력 증폭기(1100)가 다수의 스택(110)을 포함할 것이다.
평형 액티브 매트릭스 드라이버(1105)는 스태킹된 차동 증폭기들(1115)의 세트를 포함한다. 제1 차동 증폭기(1115) 및 스택의 하단 로우(제1 로우) 내의 트랜지스터(105)는 신호 소스(50)에 의해 동시에 구동된다. 액티브 매트릭스 드라이버(1105) 내의 각각의 제k 차동 증폭기(1115)는 이어서 스택(110) 내의 제(k+1) 트랜지스터(105)를 구동한다.
차동 증폭기들(1115) 각각은 각각이 하이 드레인측 전위와 로우 소스측 전위 사이에 커플링되는 한 쌍의 매칭된 트랜지스터(1194)를 포함한다. 제1 차동 증폭기(1115)만이 전류원(1188)을 포함한다. 제N 차동 증폭기(1115)를 제외하고는, 각각의 제k 차동 증폭기(1115)에 대한 하이 드레인측 전위는 제(k+1) 차동 증폭기(1115)의 로우 소스측 전위에 의해 공급된다. 제N 차동 증폭기(1115)에 대한 하이 드레인측 전위는 RF 수집 레일(120)에 의해 공급된다. 이와 유사하게, 제1 차동 증폭기(1115)를 제외하고는, 각각의 제k 차동 증폭기(1115)에 대한 로우 소스측 전위는 제(k-1) 차동 증폭기(1115)의 하이 소스측 전위에 의해 공급된다. 제1 차동 증폭기(1115)에 대한 로우 소스측 전위는 DC 전원(1150)에 의해 공급된다. 따라서, 제1 차동 증폭기(1115)를 통하는 DC 전류가 액티브 매트릭스 드라이버(1105) 내의 각각의 차동 증폭기에 의해 재사용되도록 차동 증폭기들(1115)이 스태킹된다.
액티브 매트릭스 드라이버(1105) 내의 차동 증폭기들(1115)은 평형 분배 라인들(1135)을 통해 서로 커플링된다. 일부 구현들에서, 임피던스 매칭 네트워크(도시되지 않음)가 또한 차동 증폭기들(1115) 각각 사이에 커플링될 수 있다. 그에 부가하여, 각각의 차동 증폭기(1115)의 출력 단자들(1184)(제N 차동 증폭기(1115)의 출력 단자들은 제외함)은 구동 신호를 스택(110)의 로우 2 내지 로우 N 내의 각자의 트랜지스터(105)에 제공하는 평형 분배 라인(1110)에 커플링된다.
각각의 평형 분배 라인(1110)은 차동 증폭기(1115)의 제1 출력 단자(1184)를 트랜지스터(105)의 소스/이미터 주 단자에 커플링시키는 전도성 경로(1120) 및 차동 증폭기(1115)의 다른 출력 단자(1184)를 트랜지스터(105)의 제어 단자에 커플링시키는 전도성 경로(1125)를 포함한다. 각각의 소스/이미터 전도성 경로(1120)는 분배 라인(1110)의 나머지를 트랜지스터들(105)의 각자의 소스/이미터 단자들 상의 DC 전위로부터 격리시키는 커패시턴스(1140)를 포함한다. 게다가, 일부 구현들에서, 분배 라인들(1110)은 차동 증폭기(1115) 출력 단자들(1084, 1086)의 임피던스를 트랜지스터들(105)의 입력 임피던스와 매칭시키기 위한 임피던스 매칭 네트워크(도시되지 않음)를 포함할 수 있다.
그에 부가하여, 트랜지스터들(1194)의 제어 단자들(차동 증폭기들(1115)의 입력 단자들(1182))은 각각의 선행 제(k-1) 차동 증폭기(1115)의 출력 단자들(1184)에 커플링된다. 임피던스들(1196)의 각각의 세트에 걸친 전위 강하는, 제1 차동 증폭기(1115)를 제외하고는, 각각의 차동 증폭기(1115)의 입력(트랜지스터들(1194)의 제어 단자들)을 구동하는 데 사용된다. 제1 차동 증폭기(1115) 내의 트랜지스터들(1194) 중 제1 트랜지스터의 제어 단자는 RF 소스(50)에 의해 구동되고, 트랜지스터들(1194) 중 제2 트랜지스터의 제어 단자는 DC 소스(145)로부터의 DC 전위로 바이어싱된다. 제1 차동 증폭기(1115) 내의 트랜지스터들(1194) 중 제1 트랜지스터의 제어 단자는 임피던스 매칭 네트워크(1130)를 통해 RF 소스(50)에 커플링된다.
도시된 바와 같이, 제1 차동 증폭기(1115)의 트랜지스터들(1194)의 소스들은 서로 커플링되고 전류원(1188)으로의 공통 경로를 공유한다. 트랜지스터들(1194)의 임피던스의 비교적 작은 차이들을 제외하고는, 양쪽 출력 단자(1184)와 전류원(1188) 사이의 임피던스는 따라서 거의 동일하다. 제1 차동 증폭기(1115)는 따라서 발룬으로서 기능할 수 있고, 불평형 RF 소스 신호를 평형 출력으로 변환할 수 있다.
게다가, 차동 증폭기들(1115)(2 내지 N) 각각의 트랜지스터들(1194) 중 하나의 트랜지스터의 제어 단자는 RF 수집 레일(120)로부터의 RF 출력 신호의 일부분에 의해 바이어싱된다. 임피던스들(1162)의 네트워크에 의해 생성된 전압 분할기 회로(1160)는 RF 출력 신호의 전압을 분할한다.
전류원(1188)은 액티브 매트릭스 드라이버(1105) 내의 차동 증폭기들(1115) 전부에 대한 DC 전류를 제공한다. 전류원(1188)은 차동 증폭기들(1115)을 통하는 전류를 공급하는 트랜지스터(1189)를 포함한다. 트랜지스터(1189)의 제어 단자는 임피던스(1191)를 통해 DC 소스(1150)에 의해 바이어싱된다. 그에 부가하여, 트랜지스터(1189)의 소스 단자는 임피던스(1193)를 통해 DC 소스(1150)에 커플링된다.
도 12는 로우 매칭된 매트릭스 전력 증폭기(1200)에 대한 평형 액티브 매트릭스 드라이버(1205)의 개략적 표현이다. 편의를 위해, 매트릭스 전력 증폭기(1200)의 단일 트랜지스터 스택(110)(그리고 따라서 단일 트랜지스터(105) 칼럼)만이 예시되어 있다. 그렇지만, 매트릭스 전력 증폭기(1200)가, 출력 임피던스 및 증폭을 비롯한, 동작 요구들에 따라 조정되는 다수의 로우 및 칼럼을 포함할 수 있다는 것을 이해해야 한다. 평형 액티브 매트릭스 드라이버(1205)는, 제1 로우 트랜지스터(105)가 RF 소스(50)로부터의 RF 신호에 의해 직접 구동되지 않는다는 점을 제외하고는, 도 11을 참조하여 앞서 기술된 평형 매트릭스 드라이버(1105)와 유사하다. 그 대신에, 매트릭스 드라이버(1205)가 부가의 차동 증폭기(1115)를 포함한다. RF 소스(50)는 단지 소스 팔로워 회로들(1210)의 세트를 통해 제1 차동 증폭기(1115)를 구동한다. 도시된 바와 같이, 소스 팔로워들(1210)은 RF 소스의 제로 DC 레벨을 매트릭스 증폭기의 최하위 로우의 게이트 전압 전위 미만의 네거티브 DC 전압들에서 동작하는 최하단 차동 증폭기 내의 FET 쌍에 의해 요구되는 네거티브 게이트 전압으로 시프트시키기 위한 DC 전위 시프터로서 기능하는 저항과 결합될 수 있다. 대안적으로, 다이오드 체인(diode chain)이 이러한 DC 전위 시프터(DC potential shifter)로서 사용될 수 있다.
도 13은 로우 매칭된 매트릭스 전력 증폭기(1300)의 개략적 표현이다. 예시된 구현에서, 각각의 로우 분배 라인(130)은 실수 임피던스(1310) 및 용량성 임피던스(1315)에서 종단되는 평형 2-도체 전송 라인(balanced two conductor transmission-line)으로서 구현된다. 전송 라인의 제1 도체는 각각이 로우(137)의 트랜지스터들(105)의 각자의 제어 단자에 커플링하는 일련의 도체(1320)에 의해 형성된다. 전송 라인의 제2 도체는 동일한 로우(137) 내의 트랜지스터들(105)의 소스/이미터 주 단자들에 커플링하는 일련의 도체(1325)에 의해 형성된다. 도체들(1320, 1325)은 매트릭스 전력 증폭기(1300) 내의 트랜지스터들(105)에 의한 전류 전도가 조율되도록 구동 신호들의 트랜지스터들(105)의 제어 단자들에의 도착을 지연시키도록 치수가 정해진다. 특히, 각각의 로우(137) 내의 트랜지스터들(105)의 전류 신호들은 로우 분배 라인들(130) 상의 대응하는 지연들과 매칭하는 지연들로 공통 수집 레일(120)에서 칼럼별로(in a column-wise manner) 수집된다. 임피던스들(1310, 1315)의 값들은 구동 신호가 매트릭스 드라이버(125)로부터 로우 분배 라인(130)에 적절하게 커플링되도록 로우 분배 라인(130)의 임피던스를 설정하도록 구성된다. 이전에 논의된 바와 같이, 매트릭스 드라이버(125)는 각각의 로우 분배 라인(130)에 대한 무접지 출력(ground-free output)들을 제공하는 액티브 또는 패시브 드라이버일 수 있다.
전력 증폭기(1300)에서, 인공 LC(artificial LC) 또는 분산 전송 라인들이 사용된다. 이 구현은 하단 입력 라인에 대한 그리고 상부 로우들의 입력을 구동하기 위한 피더(feeder)들로서 사용될 수 있다. 하단 로우의 입력 및 상단 로우의 출력은, 제각기, 전계 효과 트랜지스터(FET) 또는 바이폴라 접합 트랜지스터(BJT) 분산 증폭기 또는 불균일 분산 전력 증폭기(non-uniform distributed power amplifier: NDPA) 구조물의 드라이버 라인들의 입력 및 출력과 동일할 수 있다. 대칭적(예컨대, 무접지) 피더 네트워크들은 제2 및 상부 로우들의 입력 라인들에 사용된다. 상부 로우들의 입력 레일들은 개별 로우들에 대한 대칭적(예컨대, 무접지) 출력들을 제공하는 패시브 또는 액티브 드라이버/피더 네트워크에 의해 구동된다.
도 14는 신호 소스(50)로부터의 신호를 트랜지스터들(105)의 로우에 분배하도록 커플링될 수 있는 분배 라인(130) 및 임피던스 매칭 요소(135)의 개략적 표현이다. 분배 라인(130) 및 임피던스 매칭 요소(135)의 예시된 구현은 칼럼간 도체(column-to-column conductor)들(1405), 스택 도체들(1407), 및 임피던스 매칭 요소들(1410)의 집합체를 포함한다.
각각의 임피던스 매칭 요소(1410)는 각자의 스택(110)과 연관되며 제어 단자 출력(1415) 및 주 단자 출력(1420)을 포함한다. 제어 단자 출력들(1415)은 연관된 스택(110) 내의 트랜지스터(105)의 각자의 제어 단자에 커플링되어야 한다. 주 단자 출력들(1420)은 연관된 스택(110) 내의 동일한 트랜지스터(105)의 각자의 주 단자에 커플링되어야 한다. 각각의 임피던스 매칭 요소(1410)는 트랜지스터들(105)의 입력 임피던스를 소스의 기준 임피던스(reference impedance)(ZL)와 공칭적으로 매칭시킬 수 있다. 일부 구현들에서, 이 임피던스가, 예컨대, 2*ZL로 증대(raise)될 수 있다. 이것은, 예컨대, 쿼터-라인 트랜스포머(quarter-line transformer)들, 라인-커패시터(line-capacitor)들, 또는 개별 LC 트랜스포머(discrete LC transformer)들을 사용하여 행해질 수 있다.
각각의 스택 도체(1407)는 각자의 스택(110)과 연관되어 있다. 칼럼간 도체들(1405)은 인접한 스택들(100)과 연관되어 있는 스택 도체들(1407) 사이에 커플링된다. 스택 도체들(1407) 및 칼럼간 도체들(1405)은 매트릭스 전력 증폭기 내의 트랜지스터들(105)에 의한 전류 전도가 조율되도록 구동 신호들의 각각의 스택 내의 트랜지스터들(105)의 제어 단자들에의 도착을 지연시키도록 치수가 정해진다. 예시된 구현에서, 스택 도체들(1407) 및 칼럼간 도체들(1405)은 불평형 도체들이며, - 주 단자 출력들(1420)과 함께 - 기준 전위에 커플링된다. 예시된 구현에서, 이 기준 전위는 접지이다.
칼럼간 도체들(1405), 스택 도체들(1407), 및 임피던스 매칭 요소들(1410)의 이 조합은 "캐스케이디드 라인 및 프리매치(cascaded line and prematch)" 토폴로지라고 지칭될 수 있다. 특히, 도체들(1405, 1407)은 상이한 스택들(110)에서의 전류 전도를 조율하기 위해 구동 신호를 분배하도록 캐스케이드된다. 임피던스 매칭 요소들(1410)은 구동 신호의 충분히 큰 부분이 각각의 스택(110) 내의 트랜지스터들(105)에 커플링되도록 보장한다. 이러한 분배 라인(130) 및 임피던스 매칭 요소(135)는, 평면 모놀리식 구현들을 비롯한, 마이크로파 집적 회로 구현들에서 특히 유리할 수 있다. 특히, 분배 라인(130) 및 임피던스 매칭 요소(135)에 대해 이용가능한 제한된 면적으로 인해, 반도체 제조 기법들을 사용하여 콤팩트한 "캐스케이디드 라인 및 프리매치" 토폴로지를 구현할 수 있는 것이 유리할 수 있다.
일부 구현들에서, 대응하는 "캐스케이디드 라인 및 프리매치" 토폴로지가 분배 레일(115) 및 공통 수집 레일(120) 중 어느 하나 또는 둘 다를 형성하는 데 사용될 수 있다. 예를 들어, 각각의 스택(110) 내의 최하단 트랜지스터(105)는 각자의 임피던스 매칭 요소에 커플링될 수 있고, 칼럼간 도체들(1405) 및 스택 도체들(1407)을 통과하는 신호는 소스(50)로부터 출력된 신호에 응답하여 스택들을 통한 전류 전도를 조율하도록 적당히 지연될 수 있다. 다른 예로서, 각각의 스택(110) 내의 최상부 트랜지스터(105)는 각자의 임피던스 매칭 요소에 커플링될 수 있고 이 최상부 트랜지스터(105)를 통과하는 전류는 부하(70)에 전달하기 위해 스택 도체들 및 칼럼간 도체들을 사용하여 적당히 지연될 수 있다.
도 15 및 도 16은 분배 레일(115) 및 공통 수집 레일(120)의 전부 또는 일부분을 구현하는 데 사용될 수 있는 패시브 분할기들/결합기들(1500, 1600)의 개략적 표현들이다. 예시된 구현들에서, 분할기들/결합기들(1500, 1600) 각각은 각자의 루트 단자(root terminal)(1505, 1605), 몸통 부분(trunk portion)(1510, 1610), 및 브랜치 단자들(1515, 1615)의 집합체를 포함한다.
분할기들/결합기들(1500, 1600)이 분배 레일(115)의 일부일 때, 루트 단자들(1505, 1605)은 소스(50)로부터 신호를 수신하도록 커플링될 입력들로서 기능하고, 브랜치 단자들(1515, 1615)은 그 신호를 각각의 스택 내의 최하단 트랜지스터(105)의 구동 단자들에 분산하기 위한 출력들로서 기능한다. 분할기들/결합기들(1500, 1600)이 수집 레일(120)의 일부일 때, 루트 단자들(1505, 1605)은 부하(70)로의 출력들로서 기능하고, 브랜치 단자들(1515, 1615)은 스택들(110) 각각을 통해 전도되는 전류들을 수신하기 위한 입력들로서 기능한다. 몸통 부분들(1510, 1610)은 루트 단자들과 브랜치 단자들을 커플링시키고 대칭적 패시브 M 대 1 또는 1 대 M 커플링을 제공한다.
일부 구현들에서, 분할기들/결합기들(1500, 1600)은 임피던스 매칭 요소들과 함께 사용된다. 그렇지만, 꼭 이러한 것은 아니다. 예를 들어, 분할기들/결합기들(1500, 1600)은 임피던스 매칭 요소들 없이 "부트스트래핑" 로우 드라이버 토폴로지들(예컨대, 도 4 내지 도 8)을 포함하는 매트릭스 전력 증폭기들에서 사용될 수 있다.
도 17은 신호 소스(50)로부터의 신호를 트랜지스터들(105)의 로우에 분배하도록 커플링될 수 있는 분배 라인(130) 및 임피던스 매칭 요소(135)의 개략적 표현이다. 일반적으로, 분배 라인(130) 및 임피던스 매칭 요소(135)가 신호를 분배하는 트랜지스터들(105)의 로우는 하단 로우보다는 매트릭스의 상위 로우들 중 하나일 것이다. 그렇지만, 일부 구현들에서, 분배 라인(130) 및 임피던스 매칭 요소(135)는 또한 신호를 매트릭스 증폭기의 하단 로우에 분배하는 데 사용될 수 있다. 분배 레일(115)의 예시된 구현은 글로벌 입력 임피던스 매칭 요소(global input impedance matching element)(1705), 칼럼간 도체들(1710), 및 로컬 임피던스 매칭 요소(local impedance matching element)들(1715)을 포함한다.
글로벌 입력 임피던스 매칭 요소(1705)는 전송 라인들(1710) 및 임피던스 매칭 요소들(1715)의 체인의 입력 임피던스(1725)를 소스(50)에 의해 보이는 매칭 요소(1705)의 입력 임피던스(1720)와 매칭시키는 디바이스이다. 일부 구현들에서, 글로벌 입력 임피던스 매칭 요소(1705)는 고주파 입력에 대해서는 기준 임피던스 "ZL"와 직접적으로 매칭할 수 있고, 저주파 입력에 대해서는 기준 임피던스의 배수의 임피던스, 즉 "M*ZL" - "M"은 로우 내의 셀들의 총수 및 매트릭스 내의 칼럼들의 수임 - 과 강제 매칭(force match)할 수 있다. 일부 구현들에서, 글로벌 입력 임피던스 매칭 요소(1705)는 다이플렉서(diplexer)로서 구현될 수 있다.
각각의 로컬 임피던스 매칭 요소(1715)는 각자의 스택(110)과 연관되며 제어 단자 출력(1415) 및 주 단자 출력(1420)을 포함한다. 제어 단자 출력들(1415)은 연관된 스택(110) 내의 트랜지스터(105)의 각자의 제어 단자에 커플링되어야 한다. 주 단자 출력들(1420)은 연관된 스택(110) 내의 동일한 트랜지스터(105)의 각자의 주 단자에 커플링되어야 한다.
칼럼간 도체들(1710) 및 로컬 임피던스 매칭 요소들(1715)은 함께 액티브 셀들(105) 각각에 입력되는 소스(50)로부터의 신호의 부분들을 정의한다. 일부 구현들에서, 도체들(1710) 및 임피던스 매칭 요소들(1715)은 함께 로우의 끝에서의 "ZL"의 특성 임피던스(도 17의 개략적 표현에서 우측에 있는) 및 매 액티브 셀(105)에 대한 "ZL/k" - "k"는 매트릭스의 하단 로우(138)에서의 최하단 액티브 셀(105)의 위치임 - 의 특성 임피던스를 정의한다. 따라서, 하단 로우 내의 제1 액티브 셀(105)은 "ZL/M" - "M"은 로우 내의 셀들의 총수 및 매트릭스 내의 칼럼들의 수임 - 의 특성 임피던스를 가질 것이다. 도 17에 도시된 구현에서, M은 4이다. 이 구현은 "병렬 라인 피드 및 매치(parallel line feed and match)" 토폴로지라고 지칭될 수 있다.
그 결과, 고주파들에서, 로우의 시작에서의 입력 임피던스는 ZL/M이다. 저주파들에서, 입력 임피던스는 ZL이다. 일부 구현들에서, 고주파들에 대한 부가의 매칭 네트워크가 사용될 수 있고 고주파 입력 임피던스는, 예컨대, ZL/M으로부터 ZL로 증대될 수 있다.
도 18은 신호 소스(50)로부터의 신호를 트랜지스터들(105)의 로우에 분배하도록 커플링될 수 있는 분배 라인(130) 및 임피던스 매칭 요소(135)의 개략적 표현이다. 예시된 구현에서, 분배 라인(130) 및 임피던스 매칭 요소(135)가 신호를 분배하는 트랜지스터들(105)의 로우는 하단 로우보다는 매트릭스의 상위 로우들 중 하나일 것이다. 분배 레일(115)의 예시된 구현은 칼럼간 도체들(1810) 및 임피던스 매칭 요소들(1815)의 집합체를 포함한다.
각각의 임피던스 매칭 요소(1815)는 각자의 스택(110)과 연관되며 제어 단자 출력(1415) 및 주 단자 출력(1420)을 포함한다. 제어 단자 출력들(1415)은 연관된 스택(110) 내의 트랜지스터(105)의 각자의 제어 단자에 커플링되어야 한다. 주 단자 출력들(1420)은 연관된 스택(110) 내의 동일한 트랜지스터(105)의 각자의 주 단자에 커플링되어야 한다.
칼럼간 도체들(1810)은 임피던스 매칭 요소들(1815)(그리고 따라서 제각기 연관된 트랜지스터들(105)의 입력 경로들)을 직렬로 연결시킨다. 특히, 전도성 경로(1817)는 임피던스 매칭 요소들(1815) 각각을 통과하고 전도성 경로(1817)를 따라 전도되는 신호들은 복귀 라인(1819)을 거쳐 신호 소스(50)로 복귀한다. 예시된 구현에서, 전도성 경로(1817)와 복귀 라인(1819)은 DC 신호들을 신호 소스(50)로 복귀하지 못하게 블로킹(block)하는 커패시턴스(1825)에 의해 분리된다. 다른 구현들에서, 캐패시터(1825)가 생략될 수 있고 전도성 경로(1817)와 복귀 라인(1819)이 직접적으로 연결된다.
각각의 임피던스 매칭 요소(1815)는 전도성 경로(1817) 상의 신호의 일부분을 연관된 스택(110) 내의 각자의 트랜지스터(105)에 커플링시킨다. 임피던스 매칭 요소들(1815)이 나타내는 임피던스들은 전도성 경로(1817)를 따라 있는 임피던스 매칭 요소들(1815)의 위치에 의존한다. 특히, 전도성 경로(1817)의 끝에 있는(예시된 표현에서 우측에 있는) 임피던스 매칭 요소(1815)는 ZL/M - M은 매트릭스 내의 칼럼들의 수임 - 의 특성 임피던스를 나타낸다. 다른 임피던스 매칭 요소들(1815)은 "ZL/k" - "k"는 전도성 경로(1817)를 따라 있는 임피던스 매칭 요소(1815)의 위치임 - 의 특성 임피던스를 나타낸다. 예시된 표현에서, "k"는 최좌측 임피던스 매칭 요소(1815)에 대해 1이고, "k"는 좌측으로부터 두 번째인 임피던스 매칭 요소(1815)에 대해 2이며, 이하 마찬가지이다. 따라서, 소스(50)로부터 매칭 및 분배 서브회로(130, 135) 전체를 볼 때의 임피던스(1820)는 ZL과 매칭된다. 그 결과, 로우 내의 제k 트랜지스터(105)에 대해, DC 피드는 직렬 연결된 "강제 매칭(forced matching)" 임피던스들을 통해 제k 트랜지스터(105)의 좌측으로 제공된다. 그에 따라, 이 구현은 "직렬 라인 피드 및 매치(series line feed and match)" 토폴로지라고 지칭될 수 있다.
일부 구현들에서, 임피던스 매칭 요소들(1815)은 고주파들에서 ZL/M의 임피던스와 직접적으로 매칭하거나 저주파수들에서 매칭을 강제하는 다이플렉서들 또는 다른 구조물들로서 구현된다.
도 19는 신호 소스(50)로부터의 신호를 트랜지스터들(105)의 로우에 분배하도록 커플링될 수 있는 분배 라인(130) 및 임피던스 매칭 요소(135)의 개략적 표현이다. 분배 라인(130) 및 임피던스 매칭 요소(135)의 예시된 구현은 트랜스포머들(1905), 칼럼간 도체들(1910), 및 임피던스 매칭 요소들(1915)의 집합체를 포함한다.
각각의 임피던스 매칭 요소(1915)는 각자의 스택(110)과 연관되며 제어 단자 출력(1415) 및 주 단자 출력(1420)을 포함한다. 제어 단자 출력들(1415)은 연관된 스택(110) 내의 트랜지스터(105)의 각자의 제어 단자에 커플링되어야 한다. 주 단자 출력들(1420)은 연관된 스택(110) 내의 동일한 트랜지스터(105)의 각자의 주 단자에 커플링되어야 한다.
트랜스포머들(1905) 각각은 제1 권선(1930) 및 제2 권선(1935)을 포함한다. 제1 권선들(1930) 및 칼럼간 도체들(1910)의 도체들 중 하나는 전도성 경로(1917)를 형성하기 위해 직렬로 커플링된다. 칼럼간 도체들(1910)의 도체들 중 다른 하나는 복귀 라인(1919)을 형성하도록 서로 커플링된다. 예시된 구현에서, 전도성 경로(1917)와 복귀 라인(1919)은 DC 신호들을 신호 소스(50)로 복귀하지 못하게 블로킹하는 커패시턴스(1945)에 의해 분리된다. 다른 구현들에서, 캐패시터(1825)가 생략될 수 있고 전도성 경로(1917)와 복귀 라인(1919)이 직접적으로 연결될 수 있다. 트랜스포머들(1905)은 (도 18에 도시된 것과 같은) 입력 DC 경로 내의 강제 매칭 직렬 저항들이 없어도 로우의 각각의 액티브 셀(105)에 대한 직접 DC 입력 피드를 가능하게 해준다.
일부 구현들에서, 도 19에 개략적으로 표현된 회로부는 또한, 임피던스(155)(도 1)와 같은, DC 디커플링 저항(DC decoupling resistance)을 포함할 수 있다. 이 경우들에서, 이 회로부는 신호 소스(50)로부터의 신호를 스택들(110) 각각 내의 최하단 트랜지스터들(105)에 분배하기 위한 분배 레일(115)로서 사용될 수 있다. 이 구현들 중 일부에서, 최하단 트랜지스터들(105)의 소스/이미터 주 단자들은 주 단자 출력(1420)보다는 접지에 커플링될 수 있다.
도 20은 한 쌍의 신호 소스(50a, 50b)로부터의 신호들을 트랜지스터들(105)의 로우에 분배하도록 커플링될 수 있는 분배 라인(130) 및 임피던스 매칭 요소(135)의 개략적 표현이다. 분배 라인(130) 및 임피던스 매칭 요소(135)의 예시된 구현은 3-도체 칼럼간 도체들(2010) 및 임피던스 매칭 요소들(2015)의 집합체를 포함한다.
예시된 구현에서, 신호 소스들(50a, 50b)은 전계 효과 트랜지스터들의 매칭된 쌍이다. 평형 제어 신호가 신호 소스들(50a, 50b)의 양쪽 제어 단자(53)에 입력된다. 신호 소스(50a)의 제1 주 단자(즉, 예시된 구현에서 드레인 단자)는 칼럼간 도체들(2010) 중 제1 도체(2020)에 커플링된다. 신호 소스(50b)의 제1 주 단자(즉, 예시된 구현에서 드레인 단자)는 칼럼간 도체들(2010) 중 제2 도체(2025)에 커플링된다. 칼럼간 도체들(2010) 중 제3 도체(2030)는 공통 복귀 라인이다. 제3 도체(2030)의 한쪽 단부는 각자의 저항(2055)에 의해 신호 소스(50a)의 제1 주 단자 및 신호 소스(50b)의 제1 주 단자 - 는 물론 도체들(2020, 2025) - 각각에 커플링된다. 예시된 구현에서, 제3 도체(2030)의 다른 쪽 단부는 DC 신호들을 신호 소스들(50a, 50b)로 복귀하지 못하게 블로킹하는 각자의 커패시턴스(2045)에 의해 도체들(2020, 2025) 각각에 커플링된다.
각각의 도체(2020, 2025)에, 임피던스 매칭 요소들(2015)(그리고 따라서 제각기 연관된 트랜지스터들(105))이 번갈아 직렬로 커플링된다. 특히, 도체(2020)는 하나 걸러 하나의 임피던스 매칭 요소(2015)(즉, 예시된 구현에서 제1 및 제3)를 통과하는 전도성 경로를 형성한다. 도체(2025)는 하나 걸러 하나의 임피던스 매칭 요소(2015)(즉, 예시된 구현에서 제2 및 제4)를 통과하는 전도성 경로를 형성한다. 도체(2020)는 따라서 신호 소스(50a)에 의해 발생된 구동 신호를 로우 내의 액티브 요소들(105)의 절반에 분배하는 반면, 도체(2025)는 신호 소스(50b)에 의해 발생된 구동 신호를 로우 내의 액티브 요소들(105)의 다른 절반에 분배한다.
도 18의 "직렬 라인 피드 및 매치" 토폴로지에서와 같이, 각각의 임피던스 매칭 요소(2015)는 도체들(2020, 2025) 각각 상의 신호의 일부분을 연관된 스택(110) 내의 각자의 트랜지스터(105)에 커플링시킨다. 임피던스 매칭 요소들(2015)이 나타내는 임피던스들은 도체들(2020, 2025)을 따라 있는 임피던스 매칭 요소들(2015)의 위치에 의존한다. 특히, 도체(2020)의 끝에 있는(예시된 표현에서 우측에 있는) 임피던스 매칭 요소(2015)는 ZL/M/2 - M은 매트릭스 내의 칼럼들의 총수임 - 의 특성 임피던스를 나타낸다. 다른 임피던스 매칭 요소들(2015)은 "ZL/k" - "k"는 도체들(2020, 2025) 각각을 따라 있는 임피던스 매칭 요소(2015)의 위치임 - 의 특성 임피던스를 나타낸다. 예시된 표현에서, "k"는 최좌측 및 최좌측에서 두 번째 임피던스 매칭 요소들(2015) 둘 다에 대해 1인데, 그 이유는 그 임피던스 매칭 요소들(2015)이 도체들(2020, 2025) 중 상이한 것을 따라 있기 때문이다. 그 결과, DC 피드는 각각의 트랜지스터(105)의 좌측에 있는 감소된 수의 직렬 연결된 "강제 매칭" 임피던스들을 통해 제공되며, 따라서 각각의 개별 액티브 셀에 대한 DC 직렬 피드 저항을 감소시킨다. 그에 따라, 이 구현은 "완전 대칭 라인들을 갖는 직렬 라인 피드 및 매치(series line feed and match with full-symmetrical lines)" 토폴로지라고 지칭될 수 있다.
"완전 대칭 라인들을 갖는 직렬 라인 피드 및 매칭" 토폴로지의 예시된 구현이 2개의 신호 소스(50a, 50b) 및 2개의 도체(2020, 2025)로 도시되어 있지만, 다른 구현들에서, 2개 초과의 신호 소스 및/또는 2개 초과의 도체가 구동 신호를 단일 로우 내의 액티브 셀들(105)에 제공하는 데 사용될 수 있다.
도 21은 매트릭스 전력 증폭기의 M개의 칼럼을 통과하는 신호들을 수집하고 이들을 부하(70)로 보내도록 커플링된 불평형 수집 레일(120)의 개략적 표현이다. 편의를 위해, 4개의 스택(110)의 트랜지스터들(105)의 최상부 로우만이 예시되어 있다. 수집 레일(120)의 예시된 구현은 칼럼간 도체들(2105) 및 임피던스 매칭 요소들(2110)의 집합체를 포함한다.
각각의 임피던스 매칭 요소(2110)는 각자의 스택(110)과 연관되고, 예시된 구현에서, 인덕턴스(2115) 및 커패시턴스(2120)를 포함한다. 매칭 요소들(2110)을 형성하는 컴포넌트들의 크기(magnitude)는, 예컨대, 각각의 각자의 스택(110)의 유효 출력 커패시턴스를 보상하도록 구성될 수 있다. 다른 구현들에서, 임피던스 매칭 요소들(2110)은 생략될 수 있고 각각의 각자의 스택(110)의 출력은 칼럼간 도체들(2105) 각각에 직접적으로 커플링될 수 있다.
수집 레일(120)의 예시된 불평형 구현에서, 각각의 칼럼간 도체(2105)는 접지된 와이어(grounded wire) 및 비접지된 와이어(ungrounded wire)를 포함한다. 비접지된 와이어들은 직렬로 그리고 스택들(110)의 출력들에 커플링된다. 예시된 배향에서, 최좌측 칼럼간 도체(2105)는 N*ZL - N은 매트릭스 내의 로우들의 수임 - 의 임피던스를 갖는다. 좌측으로부터 계속하면, 제k 칼럼간 도체(2105)는 N*ZL/k - N은 매트릭스 내의 로우들의 수임 - 의 임피던스를 갖고, 마지막 제N 라인은 N*ZL/M - M은 매트릭스 내의 칼럼들의 수임 - 의 임피던스를 갖는다. 라인들(2105)의 라인 길이들은 인접한 스택들(110)의 입력 또는 출력 신호들 간의 지연과 매칭하도록 치수가 정해진다. 예를 들어, 불평형 수집 레일(120)이 매트릭스 증폭기에서 도 18에 도시된 것과 같은 분배 라인(130) 및 임피던스 매칭 요소(135)와 함께 사용되는 경우, 라인들(2105)의 라인 길이들은 전도성 경로(1817)의 각자의 부분들과 연관된 지연들과 매칭하도록 치수가 정해진다. 직렬 연결된 비접지된 와이어들의 한쪽 말단(terminus)은 고전력 바이어스 티(170)의 겸용 포트에 커플링된다. 바이어스 티(170)의 고주파 포트는 부하(70)에 커플링되고 저주파 포트는 DC 소스(160)에 커플링된다. 비접지된 와이어들은 따라서 "매트릭스 드레인/컬렉터 전압"(즉, 로우들의 수(N) x 개별 셀들의 드레인/컬렉터 전압 또는 N*VDD)을 수집 레일(120)의 직렬 연결된 비접지된 와이어들을 거쳐 상단 로우의 개별 셀들에 공급하는 DC 소스(160)에 의해 바이어싱된다. 부하 저항 값은 RL=N/M*R_Cripps이고, 기준 임피던스 값(ZL)은 부하 저항 값(RL)과 동일하다. "R_Cripps"는 - 전력, 또는 전력 부가 효율, 또는 이들 사이의 어떤 절충을 위한 - 개별 FET/BJT 셀의 최적 부하 저항이다.
예시된 구현에서, 하나의 스택(110) 내의 상단 액티브 셀은 출력 프리매치 네트워크(output prematch network)(2130)를 포함한다. 출력 프리매치 네트워크(2130)는 임의적 컴포넌트이며, 일반적으로, 매트릭스 증폭기의 매 스택(110) 내의 상단 액티브 셀 또는 매트릭스 증폭기의 매 셀 중 어느 하나에 대해 설치(deploy)될 것이다. 각각의 출력 프리매치 네트워크(2130)는, 전력 출력이 높고 높은 전력 부가 효율이 달성되도록, 매트릭스 내의 각자의 셀의 출력을 그 셀에 의해 보이는 임피던스와 매칭시키도록 구성된다. 일반적으로, 전력 부가 효율이 가능한 한 높은 것이 바람직하다. 수집 레일(120)과 관련하여, 스택(110)의 상단 액티브 셀 상의 각각의 출력 프리매치 네트워크(2130)는 수집 레일(120) 상의 그 셀에 의해 보이는 임피던스와 매칭하도록 구성된다. 수집 레일(120)의 이 구현은 "특별" 불균일 분산 전력 증폭기(NDPA) 토폴로지라고 지칭될 수 있다. 특히, 수집 레일(120)의 예시된 구현은 모든 액티브 셀들이 대략 동일한 셀 크기(cell size)를 갖는다는 점에서 "특별"하며, 이는 매칭을 개선시키기 위해 셀 크기가 변하는 고전적인 NDPA와 대조적이다. 특별 NDPA에서, 출력 라인들의 특성 임피던스들이 스태킹 인자(stacking factor)(N)로 나누어지기 때문에 거의 동일한 액티브 셀 크기들이 가능하다. 액티브 셀 크기들이 거의 동일하기 때문에, 평면 통합 기술(planar integrated technology)에서의 구현이 용이하게 된다.
도 22 및 도 23은 매트릭스 전력 증폭기 내의 한 쌍의 로우(137)의 개략적 표현들이다. 분배 라인들(130)은 각각의 로우(137) 내의 트랜지스터들(105)의 제어 단자들에 커플링된다. 한 쌍의 로우(137) 및 단일 분배 라인(130)만이 예시되어 있지만, 완전한 매트릭스 전력 증폭기는 몇 개의 부가의 로우 및 분배 라인을 가질 수 있다.
예시된 분배 라인(130)은 평형 2-도체 전송 라인으로서 구현되고, 제어 신호 라인(2205) 및 주 신호 라인(2210)을 포함한다. 제어 신호 라인(2205)은 구동 신호의 일부 부분을 각자의 로우(137) 내의 트랜지스터들(105)의 제어 단자들 각각에 분배하도록 커플링된다. 도 22에 예시된 구현에서, 구동 신호는 도체(2215)에 의해 제어 단자들에 직접적으로 커플링된다. 도 23에 예시된 구현에서, 구동 신호는 임피던스 매칭 요소(2305)를 거쳐 커플링된다. 도체들(2215) 또는 임피던스 매칭 요소(2305) 중 어느 하나 및 제어 신호 라인(2205)의 부분들과 연관된 지연들은 각자의 로우(137) 내의 트랜지스터들(105)에 의한 전류 전도를 조율하도록 선택될 수 있다.
주 신호 라인(2210)은 제어 신호 라인(2205)으로부터 구동 신호들을 수신하는 동일한 로우(137) 및 선행 로우(137) 둘 다 내의 트랜지스터들(105)의 주 단자들에 커플링된다. 특히, 주 신호 라인(2210)은 제어 신호 라인(2205)으로부터 구동 신호들을 수신하는 동일한 로우(137) 내의 트랜지스터들(105)의 소스 또는 이미터 단자 및 선행 로우(137) 내의 트랜지스터들(105)의 드레인 또는 컬렉터에 커플링된다. 그 결과, 주 신호 라인(2210)은 하나의 로우(137) 내의 트랜지스터들(105)의 드레인 또는 컬렉터 단자들의 출력들을 결합시키고 그 결과를 다음 로우(137) 내의 트랜지스터들(105)의 소스 또는 이미터 단자들 사이에 분할한다.
도 22에 예시된 구현에서, 주 신호 라인(2210)은 인접 로우들(137) 내의 트랜지스터들(105)의 주 단자들 사이의 (예시된 바와 같이, 수직) 도체들에 커플링하는 스택간 도체(stack-to-stack conductor)들(2220)의 그룹을 포함한다. 도 23에 예시된 구현에서, 주 신호 라인(2210)은 선행 로우(137) 내의 트랜지스터들(105)의 드레인 또는 컬렉터에 커플링하는 불평형 임피던스 매칭 요소(2315)와 임피던스 매칭 요소(2305) - 제어 신호 라인(2205)으로부터 구동 신호들을 수신하는 동일한 로우(137) 내의 트랜지스터들105)의 소스 또는 이미터 단자에 커플링함 - 사이의 위치에 커플링하는 임피던스 매칭 요소들(2310)의 그룹을 포함한다. 다른 구현들에서, 인접 로우들(137) 내의 개별 트랜지스터들(105)의 주 단자들 사이의 도체들은 하나의 로우(137) 내의 트랜지스터들(105)의 드레인 또는 컬렉터 단자들 상의 신호들을 결합시키고 이어서 결과적인 신호를 다음 로우(137) 내의 트랜지스터들(105)의 소스 또는 이미터 단자들 간에 분할하는 결합기/분할기 요소들에 의해 대체될 수 있다.
하나의 로우(137) 내의 트랜지스터들(105)의 출력들을 결합시키고 이어서 그 결과를 다음 로우(137) 내의 트랜지스터들(105) 간에 분할하는 것에 의해, 매트릭스 증폭기 내에서의 전도가 평형일 수 있다. 특히, 결과적인 매트릭스 증폭기는 입력 제어 신호가 라인들(2205)을 거쳐 로우 방향으로 피드되고 개별 트랜지스터들(105)의 출력 신호들이 라인들(2215)을 거쳐(또는, 대안적으로 도 23에서, 매칭 요소들(2305 및 2315)을 거쳐) 수집되거나 액티브 셀들의 하나의 로우로부터 다음 로우로 전달되는 직교 로우 및 칼럼 상호연결 스킴(orthogonal row and column interconnection scheme)을 갖는다.
도 22에 예시된 구현에서, 주 신호 라인(2210)은 인덕턴스(2230)를 거쳐 주 신호 라인(2210)에 커플링되는 임의적 DC 소스(2225)에 의해 바이어싱된다. DC 소스(2225)는 주 신호 라인(2210)을 DC 소스(160)에 의해 수집 레일(120)에 공급되는 전위의 몇 분의 1인 전위로 바이어싱할 수 있다. 특히, DC 소스(2225)는 제k 로우(137)를 DC 소스(160)에 의해 공급된 것의 k/N - N은 로우들의 총수임 - 과 동일한 전위로 바이어싱시킬 수 있다. DC 소스(2225)를 주 신호 라인(2210)에 커플링시키는 것에 의해, DC 소스(160)는 매트릭스 증폭기 전체에 전력을 공급할 필요가 없다. 오히려, DC 드레인 바이어싱이 부분적으로 또는 전체적으로 로우별로(in a partly or fully row-wise manner) 분할될 수 있어, 다수의 보다 작은 소스가 그 전력을 공급할 수 있게 해준다.
도 24는 매트릭스 전력 증폭기(2400)의 개략적 표현이다. 매트릭스 전력 증폭기(2400)는 다수의 스택(110)을 구동시키는 단일 액티브 매트릭스 드라이버(125)를 포함한다. 스택들(110) 자체들은 불평형 분배 레일(115)과 불평형 수집 레일(120) 사이에 병렬로 커플링된다. 분배 레일(115)은 신호 소스(50)로부터의 신호를 스택들(110) 각각 내의 최하단 트랜지스터들(105)에 분배하도록 커플링된다. 수집 레일(120)은 스택들을 통과하는 신호들을 수집하고 이들을 부하(70)로 보내도록 커플링된다. DC 소스(160)는 모든 스택들(110)을 바이어싱시키도록 커플링된다.
액티브 매트릭스 드라이버(125)는 로우들(137) 각각을 각자의 로우 분배 라인(130)을 사용하여 개별적으로 구동한다. 로우 분배 라인(130)은 실수 임피던스(1310) 및 용량성 임피던스(1315)에서 종단한다. 임피던스들(1310, 1315)의 값들은 구동 신호가 매트릭스 드라이버(125)로부터 로우 분배 라인(130)에 적절하게 커플링되도록 로우 분배 라인(130)의 임피던스와 매칭하도록 구성된다. 특히, 커패시터(1315)는 입력 제어 전압과 출력 단자 전압 사이의 DC 분리를 위해 사용되는 반면, 저항기(1310)는 라인들(130)의 특성 임피던스와 매칭하도록 설정된다.
도 25는 매트릭스 전력 증폭기(2500)의 개략적 표현이다. 매트릭스 전력 증폭기(2500)는 액티브 매트릭스 드라이버(125)를 포함하지 않는다. 오히려, 각각의 스택(110)은, 예컨대, 도 4, 도 5, 도 6, 및 도 8에 예시된 것과 같은 병렬 또는 직렬 "부트스트래핑" 드라이버를 포함한다. 이 구현들에서, 분배 레일(115)은 신호 소스(50)로부터의 신호를 최하단 로우(138) 내의 트랜지스터들(105)에 분배하도록 커플링된다. 로우(138) 내의 트랜지스터들(105)의 드레인 또는 컬렉터 상의 결과적인 전위는 후속 로우들(137) 내의 트랜지스터들(105)의 제어 단자들을 바이어싱시키도록 부트스트랩되어, 연쇄적인 전류 제어(wave of current control)가 스택들(110)의 예시된 방향에서 하단으로부터 상단으로 트랜지스터들(105)의 2차원 매트릭스를 통과하게 된다. DC 소스(160)는 모든 스택들(110)을 바이어싱시키도록 커플링된다.
도 26은 매트릭스 전력 증폭기(2600)의 개략적 표현이다. 매트릭스 전력 증폭기(2600)는 각각이 다수의 스택(110)을 구동하는 다수의 액티브 매트릭스 드라이버(125)를 포함한다. 각각의 스택(110)은 분배 레일(115)과 수집 레일(120) 사이에 직렬로 커플링된 액티브 셀들의 집합체에 의해 형성된다. 그렇지만, 예시된 구현에서, 각각의 액티브 셀은 병렬 연결된 한 쌍의 트랜지스터(105)에 의해 형성된다. 특히, 쌍 내의 양쪽 트랜지스터의 제어 단자들은 서로 커플링되고 단일 제어 신호를 수신한다. 게다가, 양쪽 트랜지스터의 각자의 주 단자들이 커플링되어, 액티브 셀들의 액티브 면적(active area)을 두 배로 함으로써 액티브 셀들의 전류 운반 능력을 사실상 두 배로 한다. 따라서, 예시적인 개략적 표현에서, 각각의 액티브 매트릭스 드라이버(125)는 한 쌍의 스택(110)을 구동하며, 하나의 스택(110)은 예시적으로 액티브 매트릭스 드라이버(125)의 좌측에 배치되고 하나의 스택(110)은 예시적으로 액티브 매트릭스 드라이버(125)의 우측에 배치된다.
일부 구현들에서, 상이한 액티브 매트릭스 드라이버들(125)에 의해 구동되는 액티브 셀들의 주 단자들은 상이한 액티브 매트릭스 드라이버들(125)에 의해 구동되는 트랜지스터들(105)의 출력들을 결합시키도록 서로 커플링될 수 있다. 결과적인 신호는 이어서 다음 로우 내의 트랜지스터들(105) 간에 분할될 수 있다. 이러한 접근법의 일 예가 도 22 및 도 23에 그러나 액티브 셀당 하나의 트랜지스터(105)와 관련하여 도시되어 있다.
도 27은 매트릭스 전력 증폭기(2700)의 개략적 표현이다. 매트릭스 전력 증폭기(2700)는 다수의 불평형 패시브 매트릭스 드라이버(305)를 포함한다. 예시된 구현에서, 각각의 불평형 패시브 매트릭스 드라이버(305)는 발룬 트랜스포머(315)에 의해 다수의 트랜지스터(105)를 포함하는 액티브 셀에 커플링된다. 발룬 트랜스포머들(315)은 패시브 매트릭스 드라이버들(305) 상의 불평형 신호를 평형 신호들로 변환하는 것과, 구동 신호들을 상이한 스택들(110) 내의 트랜지스터들(105)에 커플링시키기 위한 임피던스 매칭 요소들로서 기능하는 것 둘 다를 한다.
예시된 구현에서, 상이한 패시브 매트릭스 드라이버들(305)에 의해 구동되는 액티브 셀들의 주 단자들은 상이한 패시브 매트릭스 드라이버들(305)에 의해 구동되는 트랜지스터들(105)의 출력들을 결합시키도록 서로 커플링될 수 있다. 결과적인 신호는 이어서 다음 로우 내의 트랜지스터들(105) 간에 분할된다.
예시된 구현에서, 불평형 패시브 매트릭스 드라이버들(305) 중 2개(즉, 개략적 표현의 중간에 배치된 패시브 매트릭스 드라이버들(305))는 단일의 접지된 복귀 라인을 공유한다. 꼭 이러한 것은 아니다. 예를 들어, 일부 구현에서, 각각의 패시브 매트릭스 드라이버들(305)은 개별 복귀 라인을 포함할 수 있다.
예시된 구현에서, 불평형 패시브 매트릭스 드라이버들(305) 중 2개(즉, 개략적 표현에서 좌측에 그리고 우측에 배치된 패시브 매트릭스 드라이버들(305))는 개별적인 접지된 복귀 라인을 갖는다. 꼭 이러한 것은 아니다. 예를 들어, 일부 구현에서, 이 2개의 패시브 매트릭스 드라이버(305)는 또한 단일 복귀 라인을 공유할 수 있다.
도 28 및 도 29는 매트릭스 전력 증폭기들(2800, 2900)의 개략적 표현들이다. 매트릭스 전력 증폭기들(2800, 2900) 둘 다는 매트릭스에서 칼럼들의 수(M)가 로우들의 수(N)와 동일하지 않다는 점에서 "비정방형(non-square)" 매트릭스의 예들이다. 일부 구현들에서, 이것은 (예컨대, Cripps 부하선 방법(Cripps load-line method)을 사용하여) 매트릭스 내의 액티브 셀들의 임피던스를 외부 시스템 부하의 임피던스와 매칭시키는 것을 용이하게 할 수 있다.
일부 구현들에서, 매트릭스 전력 증폭기들(2800, 2900)은 액티브 매트릭스 드라이버(125)를 포함할 수 있다. 일부 이러한 구현들에서, 이러한 액티브 매트릭스 드라이버(125)의 크기 또는 다른 특성들이 매트릭스 내의 액티브 셀들의 크기 또는 다른 특성들과 상이할 수 있다. 이러한 구현들에서, 신호 소스(50)에 의해 출력되는 신호의 전력이 액티브 매트릭스 드라이버(125) 및 매트릭스의 하단 로우(138) 내의 액티브 셀들 각각에 동일하게 분배되지 않을 것이다. 위의 수학식 4 및 수학식 5가 이 불균일 분배를 고려하기 위해 조절될 수 있다.
도 30a는 매트릭스 전력 증폭기(3000)의 개략적 표현이다. 매트릭스 전력 증폭기(3000)는 병렬 연결된 복수의 액티브 셀(3005) - 그 각각은 다수의 트랜지스터(105)에 의해 형성됨 - 을 포함한다. 특히, 예시된 구현에서, 각각의 액티브 셀(3005)은 3개의 트랜지스터(105)를 포함한다. 이 트랜지스터들(105)의 제어 단자들 및 소스/이미터 주 단자들은 트랜지스터들(105)에 의한 전류 전도를 조율하기 위해 구동 신호의 부분들을 적절한 지연들로 제어 단자들에 커플링시키는 액티브 셀 분배 라인(3050)에 커플링된다. 그렇지만, 각각의 액티브 셀(3005) 내의 트랜지스터들(105)의 드레인/컬렉터 주 단자들은 액티브 셀(3005) 내의 각각의 트랜지스터(105)의 주 단자들 사이에서 전도되는 전류들을 수집하는 수집 라인(3010)에 커플링된다. 수집 라인(3010)은 하나의 액티브 셀(3005) 내의 트랜지스터들(105)의 드레인/컬렉터 주 단자들로부터 수집된 전류들을 불평형 라인(3015)을 통해 다음 액티브 셀(3005) 내의 트랜지스터들(105)의 소스/이미터 주 단자들에 그 다음 액티브 셀(3005)의 액티브 셀 분배 라인(3050)을 거쳐 전달한다.
액티브 셀 분배 라인들(3050)은 한쪽 단부에서(예시된 배향에서 우측에서) 하나의 액티브 셀(3005) 내의 트랜지스터들(105)의 드레인/컬렉터 주 단자들로부터 수집된 전류들을 수신하고, 그 전류들을 매트릭스 드라이버(125) 내의 임피던스 매칭 차동 증폭기(3055)의 비반전 단자와 관련하여 연관된 액티브 셀(3005) 내의 트랜지스터들(105)의 소스/이미터 주 단자들에 전달한다. 각각의 액티브 셀 분배 라인(3050)을 형성하는 라인들은 트랜지스터들(105)의 입력 커패시턴스들이 분산 증폭기(TWA)에서와 같이 셀 분배 라인(3050)에 숨겨지고 발룬들(3055)의 출력이 액티브 셀들과 매칭되도록 치수가 정해진다. 게다가, 출력 수집 라인은 신호 타이밍 및 로우(3005) 내의 각각의 트랜지스터(105)에 의해 보이는 부하 임피던스와 관련하여 불균일 분산 전력 증폭기(NDPA)에서와 같이 치수가 정해진다.
예시된 구현에서, 매트릭스 드라이버(125)는 액티브 셀들(3005) 사이의 차동 증폭기들(3055)뿐만 아니라, 차동 증폭기들(3055)에 대한 정확한 DC 바이어싱 전압들을 설정하는, 소스 팔로워들 또는 전압원들로서, 제각기, 기능하는 FET들에 연결된 저항성 전압 분할기 체인(resistive voltage divider chain)(168)을 포함한다.
도 30b는 로우 매칭된 매트릭스 전력 증폭기들에서 사용될 수 있는 임피던스 매칭 차동 증폭기(3055)의 개략적 표현이다. 차동 증폭기(3055)는 반전 입력 단자(3180), 비반전 입력 단자(3182), 하이 출력 단자(3184), 및 로우 출력 단자(3186)를 포함한다. 차동 증폭기(3055)는 또한 하이 전원 단자(3190) 및 로우 전원 단자(3192)를 포함한다.
차동 증폭기(3055)는 각각이 하이 드레인측 전위와 로우 소스측 전위 사이에 커플링되는 한 쌍의 매칭된 트랜지스터(3194)를 포함한다. 트랜지스터들(3194) 중 제1 트랜지스터의 제어 단자는 비반전 입력 단자(3182)에 커플링된다. 트랜지스터들(3194) 중 제2 트랜지스터의 제어 단자는 반전 입력 단자(3180)에 커플링된다. 입력 단자들(3180, 3182)에서의 전위의 차이들은 트랜지스터들(3194)의 전도율의 차이들을 초래한다. 트랜지스터들(3194)의 전도율의 그 차이들은 트랜지스터들(3194)의 드레인들을 하이 전원 단자(3190)에 커플링시키는 임피던스들(3196, 3197)에 걸쳐 상이한 전위 강하들을 초래한다. 출력 단자들(3184, 3186)은 결과적인 차이를 출력한다.
도시된 바와 같이, 트랜지스터들(3194)의 소스들은 서로 커플링되고 로우 전원 단자(3192)로의 공통 경로를 공유한다. 트랜지스터들(3194)의 임피던스의 비교적 작은 차이들을 제외하고는, 양쪽 출력 단자(3184, 3186)와 로우 전원 단자(3192) 사이의 임피던스는 따라서 거의 동일하다. 차동 증폭기(3055)는 따라서 발룬으로서 기능하고, 입력들(3180, 3182) 상의 불평형 입력을 출력 단자들(3184, 3186) 상의 평형 출력으로 변환할 수 있다.
도 31은 매트릭스 전력 증폭기(3100)의 개략적 표현이다. 매트릭스 전력 증폭기(3000)(도 30a)와 같이, 매트릭스 전력 증폭기(3100)는 또한 다수의 트랜지스터(105)에 의해 형성된 액티브 셀들(3005)의 집합체 및 그 트랜지스터들(105)의 드레인/컬렉터 주 단자들로부터 수집된 전류들을 다음 액티브 셀(3005) 내의 트랜지스터들(105)의 소스/이미터 주 단자들에 전달하는 수집 라인(3010)을 포함한다.
매트릭스 전력 증폭기(3100)에서, 매트릭스 드라이버(125)는 신호 소스(50)에 의해 출력된 RF 신호를 불평형 분배 라인(3105)을 통해 수신한다. 일련의 트랜스포머(3110)를 거쳐, 불평형 분배 라인(3105)은 액티브 셀 분배 라인들(3050)과 트랜지스터들(105)의 임피던스를 매칭시키도록 RF 신호를 액티브 임피던스 매칭 요소들(135)로서 기능하는 차동 증폭기들의 입력 단자들에 커플링시킨다.
도 32는 2차원 매트릭스 전력 증폭기(3200)의 개략적 표현이다. 2차원 매트릭스 전력 증폭기(3200)는 p-형 2차원 매트릭스(3205) 및 n-형 2차원 매트릭스(3210)를 포함한다. P-형 2차원 매트릭스(3205)는 액티브 요소들로서 기능하는 p-형 트랜지스터들(105)의 집합체를 포함한다. N-형 2차원 매트릭스(3210)는 액티브 요소들로서 기능하는 n-형 트랜지스터들(105)의 집합체를 포함한다. 접지에 대해 네거티브인 DC 신호를 출력하는 DC 소스(145)는 N-형 2차원 매트릭스(3210)를 통하는 전류 흐름을 제어한다. 접지에 대해 포지티브인 DC 신호를 출력하는 DC 소스(145)는 P-형 2차원 매트릭스(3205)를 통하는 전류 흐름을 제어한다. RF 소스(50)에 의해 출력되는 RF 신호는 매트릭스들(3205, 3210) 각각에 커플링하기 위해 소스 팔로워들 및 전류원들(예컨대, 제각기, npn 및 pnp 바이폴라 접합 트랜지스터들로 형성됨) 그리고 그들 사이의 DC 레벨 시프팅 저항기들을 포함하는 각자의 레벨 시프팅 회로부(3215, 3220)에 의해 레벨 시프트된다.
2차원 매트릭스 전력 증폭기(3200)는 따라서 접지 또는 제로 전위를 기준으로 한 "무DC(DC-free)" RF 출력을 부하(70)에 제공한다.
도 33은 "완전-H(full-H)" 구성으로 어셈블링된 한 쌍의 p-형 2차원 매트릭스(3205) 및 n-형 2차원 매트릭스(3210)를 포함하는 2차원 매트릭스 전력 증폭기(3200)의 개략적 표현이다. 2차원 매트릭스 전력 증폭기(3200)는 (예컨대, Lecher-타입 안테나 피더에의 출력을 위해) 요구되는 대칭적 RF 출력을 제공한다.
도 34는 매트릭스 전력 증폭기(3400)의 개략적 표현이다. 매트릭스 전력 증폭기(3400)는 병렬 연결된 복수의 액티브 셀(3005) - 그 각각은 4개의 트랜지스터(105)를 포함함 - 을 포함한다.
매트릭스 전력 증폭기들(3000, 3100)(도 30, 도 31)과 달리, 매트릭스 전력 증폭기(3400)는 액티브 셀들(3005) 사이에 커플링되는 바이어싱 회로부(3405)를 포함한다. 바이어싱 회로부(3405)는 인접 액티브 셀(3005) 내의 트랜지스터들(105)의 소스/이미터 주 단자들에 커플링되는 액티브 셀 분배 라인(3050)의 라인 및 불평형 라인(3015)을 거쳐 하나의 액티브 셀(3005)의 수집 라인(3010)을 바이어싱시킨다. 환언하면, 바이어싱 회로부(3405)는 하나의 액티브 셀(3005) 내의 트랜지스터들의 주 단자들(105)로부터의 출력과 인접 액티브 셀(3005) 내의 트랜지스터들(105)의 주 단자들의 입력을 둘 다 바이어싱시킨다.
그 결과, 트랜지스터들(105)의 소스/이미터 주 단자들과 제어 단자들 사이에서 전도되는 어떠한 DC 전류도 재사용되지 않는다. 이것은 본 명세서에서 제시되는 다른 토폴로지 변형들에 비해 출력 DC 공급 전압을 로우들의 수와 동일한 인자 N 배만큼 저하시키지만, 총 요구 DC 공급 전류(total required DC supply current)를 동일한 인자 N 배만큼 증가시킨다. 그럼에도 불구하고, 매트릭스 증폭기(3400)에서의 총 RF 출력 전압 및 전류 스윙은 이 다른 변형들에서와 실질적으로 동일하다.
도 35는 매트릭스 전력 증폭기(3400)의 개략적 표현이다. 매트릭스 전력 증폭기(3500)는 매트릭스 전력 증폭기들의 2차원 매트릭스의 2차원 매트릭스를 포함한다. 매트릭스 전력 증폭기(3500) 내의 매트릭스 전력 증폭기들은 본 명세서에 기술된 매트릭스 전력 증폭기들(100, 200, ...) 중 임의의 것일 수 있다. 일부 구현들에서, 매트릭스 전력 증폭기(3500) 내의 매트릭스 전력 증폭기들은 모놀리식 마이크로파 집적 회로들 대신에 하이브리드 집적 또는 멀티-칩 모듈 어셈블리 기술들을 사용하여 비교적 큰 단면들을 갖는 전송 라인 인터커넥트(transmission line interconnect)들을 사용하여 상호연결될 수 있다. 게다가, 결합 손실(combining loss)들이 효과적인 전력 결합을 위해 충분히 낮게 유지될 수 있다. 매트릭스 전력 증폭기들의 이러한 매트릭스에 의해, 원하는 임피던스 매칭을 유지하면서 총 출력 전력이 추가로 증가될 수 있다.
도 36은 한 쌍의 매트릭스 증폭기(3605, 3610)를 포함하는 푸시-풀 스테이지(3600)의 개략적 표현이다. 예시된 구현에서, 매트릭스 증폭기들(3605, 3610) 각각은 하나의 트랜지스터(105)의 주 단자 상의 신호 출력이 후속 트랜지스터(105)의 제어 단자를 구동하도록 함께 부트스트랩되는 트랜지스터들(105)의 단일 스택을 포함한다. 다른 구현들에서, 매트릭스 증폭기들(3605, 3610)은 다수의 이러한 스택을 포함할 수 있고 그리고/또는 본 명세서에 기술된 회로들 중 임의의 것을 사용하여 구동 신호를 분배할 수 있다.
매트릭스 증폭기들(3605, 3610)은 푸시-풀 스테이지(3600)를 형성하도록 서로 커플링된다. 푸시-풀 스테이지(3600)에서, 매트릭스 증폭기(3610)를 통하는 전류 흐름은 수집 레일(120)을 DC 소스(3615)에 의해 정의된 접지에 대해 포지티브 전위로 "풀 업(pull up)"시키도록 기능한다. 매트릭스 증폭기(3605)를 통하는 전류 흐름은 수집 레일(120)을 DC 소스(3612)에 의해 정의된 접지에 대해 네거티브 전위로 "푸시 다운(push down)"시키도록 기능한다.
푸시-풀 스테이지(3600)의 예시된 구현은 또한 교차 증폭기 부트스트래핑 트랜지스터(cross-amplifier bootstrapping transistor)(3620), 저항들(3652, 3654), 커패시턴스(3658), 및 인덕턴스(3659)를 포함한다. 특히, 매트릭스 증폭기(3610)의 하단 로우 내의 트랜지스터(들)(3625)의 제어 단자(들)가 그 트랜지스터(들)(3625)를 도통으로 스위칭하도록, 트랜지스터(3620) 및 이 컴포넌트들이 함께 수집 레일(120) 상의 신호 출력을 부트스트랩한다. 트랜지스터(들)(3625)의 주 단자 상의 출력된 신호들은 다음 로우 내의 트랜지스터(들)의 제어 단자를 구동하고, 구동 신호는 매트릭스 증폭기(3610)를 통하는 전류 흐름이 수집 레일(120)을 "풀 업"시키도록 기능할 때까지 매트릭스 증폭기(3610)의 매트릭스를 통해 전파한다.
수집 레일(120)은 매트릭스 증폭기들(3605, 3610) 둘 다를 통과하는 신호들을 수집하고 그들을 부하(70)에 커플링시키도록 커플링된다. 예시된 구현에서, 출력 임피던스 매칭 네트워크(3630)는 전력 전달을 개선시키기 위해 수집 레일(120)과 부하(70) 사이에 커플링된다. 수집 레일(120)과 부하(70) 사이에 배치된 바이어스 티가 없기 때문에, 바이어스 티들의 전류 한계들 및 (특히, 낮은) 주파수 성능 한계들이 회피될 수 있다.
게다가, 푸시-풀 스테이지(3600)는 수집 레일(120) 상의 DC 전위를 레귤레이트하는 저주파 제어 루프를 포함한다. 이 레귤레이션(regulation)의 결과로서, 푸시-풀 스테이지(3600)의 출력은 무DC이고, 즉 DC 전원들(3612, 3615)에 의해 공급되는 포지티브 및 네거티브 DC 공급 전압들에 대해 대칭적이다. 제어 루프는 에러 증폭기(3640)를 포함하고 매트릭스 증폭기(3610)를 푸시-풀 스테이지(3600)의 출력을 레귤레이트하기 위한 제어기로서 이용한다. 에러 증폭기(3640)는 출력 레일(120) 상의 전위와 접지 사이의 저주파 차이들을 결정하고 차이를 도체(3660) 상에 에러 신호로서 출력하도록 커플링되는 저주파 또는 의사-DC(quasi-DC) 차동 증폭기이다. 상부 컷오프 주파수(upper cut-off frequency)를 비롯한, 에러 증폭기(3640)의 주파수 응답은 저항성 및 용량성 요소들(3661, 3662, 3663, 3665, 3666)의 집합체에 의해 결정된다. 에러 신호는 도체(3660)에 의해 매트릭스 증폭기(3610)의 하단 로우 내의 트랜지스터(들)(3625)의 제어 단자(들)에 커플링된다. 트랜지스터(들)(3625)는 소스 팔로워로서 에러 신호에 응답하고 출력 레일(120) 상의 DC 전위를 0으로 조절한다.
예시된 푸시-풀 스테이지(3600)는 "액티브 소스 팔로워 리턴"이라고 지칭될 수 있다. 특히, 매트릭스 증폭기(3605)는 접지에 대해 네거티브 전위에 커플링된 소스 단자, RF 소스(50)에 커플링된 제어 단자, 및 출력 수집 레일(120)에 그리고 실수 임피던스들(3650, 3652, 3654) 및 커패시턴스들(3656, 3658)의 집합체를 거쳐 접지에 커플링된 드레인을 갖는 "공통 소스 증폭기"인 것으로 간주될 수 있다. 또한, 매트릭스 증폭기(3610)는 매트릭스 증폭기(3605)의 소스 팔로워에 대한 "액티브 리턴(active return)"인 것으로 간주될 수 있다. 특히, 매트릭스 증폭기(3610)는 교차 증폭기 부트스트래핑 트랜지스터(3620)를 거쳐 부트스트랩된 구동 신호에 응답하여 DC 소스(3615)로부터의 전류를 전도함으로써 출력 수집 레일(120)을 보다 높은 전위로 액티브적으로 복귀시킨다.
도 37은 한 쌍의 매트릭스 증폭기(3705, 3710)를 포함하는 푸시-풀 스테이지(3700)의 개략적 표현이다. 예시된 구현에서, 매트릭스 증폭기들(3705, 3710) 각각은 액티브 발룬들 또는 차동 증폭기들(3715 및 3720 또는 3725 및 3730)의 각자의 체인에 의해 구동되는 트랜지스터들(105)의 단일 스택을 포함한다. 각각의 차동 증폭기(3715, 3720, 3725, 3730)는 한 쌍의 트랜지스터를 포함하고 그 각자의 제어 단자들 상의 전위들 간의 차이를 증폭시켜 매트릭스 증폭기의 액티브 셀의 트랜지스터(105)를 구동한다.
예를 들어, 매트릭스 증폭기(3705)에서, 최하단 차동 증폭기(3715)는 최하단 차동 증폭기(3715) 내의 트랜지스터들의 제어 단자들에뿐만 아니라 매트릭스 증폭기(3705)의 하단 로우 내의 트랜지스터(105)의 제어 단자에도 커플링되는 신호 소스(50)로부터의 신호의 일부분을 증폭시킨다. 최하단 차동 증폭기(3715) 내의 트랜지스터들 중 하나의 트랜지스터(예시된 표현에서 좌측 트랜지스터)의 상부 주 단자(예컨대, 드레인/컬렉터)는 후속 차동 증폭기(3720) 내의 트랜지스터들 중 하나의 트랜지스터(예시된 표현에서 우측 트랜지스터)의 제어 단자에뿐만 아니라, 후속 로우 또는 액티브 요소들 내의 트랜지스터(105)의 제어 단자에도 커플링된다. 이 동일한 차동 증폭기(3720) 내의 다른 트랜지스터의 제어 단자는 하단 로우 내의 트랜지스터(105)의 상부 주 단자(예컨대, 드레인/컬렉터)에 커플링된다. 각각의 차동 증폭기(3720)를 형성하는 트랜지스터들의 제어 단자들에 인가되는 바이어스들의 차이들이 마찬가지로 후속 차동 증폭기(3720)로 전파되고 매트릭스 증폭기(3705) 내의 트랜지스터들(105)의 전도율이 일제히 제어된다.
차동 증폭기(3720) 내의 트랜지스터들의 제어 단자들이 연관된 트랜지스터(105)의 주 및 제어 단자 중 동일한 것에 항상 커플링된다는 것에 유의해야 한다. 환언하면, 각각의 차동 증폭기(3720)의 반전 입력은 연관된 트랜지스터(105)의 주 및 제어 단자 중 하나에 항상 커플링되고, 각각의 차동 증폭기(3720)의 비반전 입력은 다른 것에 항상 커플링된다.
매트릭스 증폭기(3710)에서, 최하단 차동 증폭기(3725)는, 매트릭스 증폭기(3710)를 통한 전류 전도가 매트릭스 증폭기(3705)를 통한 전류 전도의 증가 및 감소와 역위상으로 증가 및 감소되도록, 사실상 신호 소스(50)로부터의 신호를 반대 극성으로 증폭시킨다. 이것은 차동 증폭기들(3725, 3730)의 반전 및 비반전 입력들과 연관된 트랜지스터들(105)의 주 및 제어 단자 사이의 커플링들을 정반대로 하는 것에 의해 달성된다. 그 결과, 매트릭스 증폭기(3710)를 형성하는 트랜지스터들의 제어 단자들에 인가되는 바이어스들의 차이들은 매트릭스 증폭기(3705)에서의 차이들과 역위상이다.
매트릭스 증폭기들(3705, 3710)은 따라서 푸시-풀 스테이지(3700)를 형성하도록 서로 커플링된다. 푸시-풀 스테이지(3600)에서, 매트릭스 증폭기(3710)를 통하는 전류 흐름은 수집 레일(120)을 DC 소스(3615)에 의해 정의된 접지에 대해 포지티브 전위로 "풀 업"시키도록 기능한다. 매트릭스 증폭기(3705)를 통하는 전류 흐름은 수집 레일(120)을 접지에 대해 네거티브 전위로 "푸시 다운"시키도록 기능한다.
예시된 푸시-풀 스테이지(3700)는 또한 "공통 소스 증폭기"라고 지칭될 수 있다. 다른 구현들에서, 매트릭스 증폭기들(3705, 3710) 각각은 트랜지스터들(105)의 다수의 스택을 포함할 수 있다.
게다가, 푸시-풀 스테이지(3700)는 각각이 각자의 수집 레일(120) 상의 DC 전위를 레귤레이트하는 저주파 제어 루프들을 포함한다. 이 레귤레이션의 결과로서, 푸시-풀 스테이지(3700)의 출력은 무DC이고, 즉 DC 전원들(3612, 3615)에 의해 공급되는 포지티브 및 네거티브 DC 공급 전압들에 대해 대칭적이다. 제어 루프는 에러 증폭기(3640)를 포함하고 매트릭스 증폭기(3710)를 푸시-풀 스테이지(3700)의 출력을 레귤레이트하기 위한 제어기로서 이용한다. 에러 증폭기(3640)는 출력 레일(120) 상의 전위와 접지 사이의 저주파 차이들을 결정하도록 커플링되는 저주파 또는 의사-DC 차동 증폭기이다. 이 에러 신호는 도체(3660)에 의해 최하단 차동 증폭기(3725)에 커플링된다. 최하단 차동 증폭기(3725) 및 연관된 트랜지스터(105)는 출력 레일(120) 상의 DC 전위를 0으로 조절한다.
도 38은 (예컨대, Lecher-타입 안테나 피더에의 출력을 위해) 대칭적 RF 출력을 제공하도록 "H-타입"구성으로 커플링된 한 쌍의 푸시-풀 스테이지(3802, 3804)를 포함하는 2차원 매트릭스 전력 증폭기(3800)의 개략적 표현이다.
특히, 푸시-풀 스테이지(3802)는 한 쌍의 매트릭스 증폭기(3805, 3810)를 포함한다. 푸시-풀 스테이지(3804)는 한 쌍의 매트릭스 증폭기(3815, 3820)를 포함한다. 예시된 구현에서, 매트릭스 증폭기들(3805, 3810, 3815, 3820) 각각은 하나의 트랜지스터(105)의 주 단자 상의 신호 출력이 후속 트랜지스터(105)의 제어 단자를 구동하도록 함께 부트스트랩되는 트랜지스터들(105)의 단일 스택을 포함한다. 다른 구현들에서, 매트릭스 증폭기들(3805, 3810, 3815, 3820)은 다수의 이러한 스택을 포함할 수 있고 그리고/또는 본 명세서에 기술된 회로들 중 임의의 것을 사용하여 구동 신호를 분배할 수 있다.
각각의 푸시-풀 스테이지(3802, 3804)는 또한 교차 증폭기 부트스트래핑 트랜지스터(3620) 및 하나 이상의 연관된 저항, 커패시턴스, 및/또는 인덕턴스를 포함한다. 매트릭스 증폭기들(3810, 3820) 각각의 하단 로우 내의 트랜지스터(들)의 제어 단자(들)가 그 트랜지스터(들)를 도통으로 스위칭하도록, 각각의 트랜지스터(3620) 및 연관된 컴포넌트들이 함께 각자의 수집 레일(120) 상의 신호 출력을 부트스트랩한다. 트랜지스터(들)의 주 단자 상의 신호 출력은 차례로 매트릭스 증폭기들(3810, 3820) 각각에 의해 부트스트랩된다.
매트릭스 증폭기(3805)를 통과하는 푸시 신호(push signal)들 및 매트릭스 증폭기(3810)를 통과하는 풀 신호(pull signal)들은 수집 레일(120)에 의해 수집되어 부하(70)의 제1 단자(3870)로 보내진다. 또한, 매트릭스 증폭기(3815)를 통과하는 푸시 신호들 및 매트릭스 증폭기(3820)를 통과하는 풀 신호들은 수집 레일(120)에 의해 수집되어 부하(70)의 제2 단자(3875)로 보내진다. 이 신호들은, 부하(70)가 대칭적 RF 출력으로 구동되도록, 180도 위상이 어긋나 있다.
게다가, 매트릭스 전력 증폭기(3800)는 각각이 각자의 수집 레일(120) 상의 DC 전위를 레귤레이트하는 한 쌍의 저주파 제어 루프를 포함한다. 이 레귤레이션의 결과로서, 푸시-풀 스테이지들(3802 및 3804)의 출력은 무DC이고, 즉 DC 전원들(3612, 3615)에 의해 공급되는 포지티브 및 네거티브 DC 공급 전압들에 대해 대칭적이다. 제어 루프들 각각은 에러 증폭기(3640)를 포함하고 매트릭스 전력 증폭기들(3810, 3820) 각각을 매트릭스 증폭기(3800)의 출력을 레귤레이트하기 위한 제어기로서 이용한다. 에러 증폭기들(3640)은 각각이 각자의 출력 레일(120) 상의 전위와 접지 사이의 저주파 차이들을 결정하도록 커플링되는 저주파 또는 의사-DC 차동 증폭기들이다. 이 에러 신호는 각자의 도체(3660)(푸시-풀 스테이지(3802)에 대해서는 "A"로 그리고 푸시-풀 스테이지(3804)에 대해서는 "B"로 표기됨)에 의해 매트릭스 증폭기들(3810, 3820) 각각 내의 최하단 트랜지스터(들)(105)의 제어 단자(들)에 커플링된다. 이 최하단 트랜지스터(들)(105)는 각자의 출력 레일(120) 상의 DC 전위를 0으로 조절한다.
도 39는 한 쌍의 매트릭스 증폭기(3905, 3910)를 포함하는 푸시-풀 스테이지(3900)의 개략적 표현이다. 예시된 구현에서, 매트릭스 증폭기들(3905, 3910) 각각은 트랜지스터들의 4개의 스택(110)을 포함한다. 양쪽 매트릭스 증폭기(3905, 3910)에서의 각각의 로우 내의 트랜지스터들은 분배 라인(130) 및 각자의 임피던스 매칭 요소(135)에 의해 구동된다. 예시된 구현에서, 임피던스 매칭 요소들(135)은 액티브 드라이버 증폭기들로서 도시되어 있다.
도시된 바와 같이, 매트릭스 증폭기(3905)의 매칭 요소들(135) 내의 액티브 드라이버 증폭기들의 입력 극성은 매트릭스 증폭기(3910)의 매칭 요소들(135) 내의 액티브 드라이버 증폭기들의 입력 극성의 반대이다. 그 결과, 매트릭스 증폭기(3905) 내의 액티브 셀들은 2차원 매트릭스(3910) 내의 액티브 셀들과 역위상으로 구동된다.
다수의 구현들이 기술되었다. 그럼에도 불구하고, 다양한 수정들이 행해질 수 있다는 것을 잘 알 것이다. 예를 들어, (도 4 및 도 5에서 그리고 도 36 및 도 38의 푸시-풀 매트릭스 증폭기들에서) 매트릭스 증폭기의 칼럼들에 사용된 병렬 부트스트랩 드라이버 토폴로지는 액티브 칼럼 드라이버 스테이지와 관련하여 사용될 수 있다. 이러한 경우들에서, 병렬 부트스트랩 드라이버의 전압 분할기는 액티브 셀들 내의 트랜지스터들(105)에보다는 액티브 드라이버 내의 트랜지스터에 연결된다.
그에 따라, 다른 구현들이 이하의 청구항들의 범주 내에 속한다.

Claims (58)

  1. 전력 증폭기로서,
    증폭기 입력 및 증폭기 출력;
    복수의 NxM개의 액티브 셀 - N 및 M 둘 다는 2 이상이고 상기 액티브 셀들은 MxN 매트릭스로서 와이어링됨 -; 및
    상기 액티브 셀들을 구동하기 위한 적어도 하나의 드라이버 구조물
    을 포함하며;
    a), b), 또는 c) 중 하나가 적용되며,
    a)가 적용될 때, 매트릭스 칼럼(matrix column)들 각각은 직렬로 커플링되고 스택으로서 구동되는 N개의 액티브 셀을 포함하고, 상기 스택들은 병렬로 커플링되며,
    b)가 적용될 때, 매트릭스 로우(matrix row)들 각각은 병렬로 구동되도록 커플링된 M개의 액티브 셀을 포함하고, 적어도 2개의 매트릭스 로우는 직렬로 커플링되며,
    c)가 적용될 때, 상기 매트릭스 칼럼들 각각은 직렬로 커플링되고 스택으로서 구동되는 N개의 액티브 셀을 포함하며, 상기 스택들은 병렬로 커플링되고 상기 매트릭스 로우들 각각은 병렬로 구동되도록 커플링된 M개의 액티브 셀을 포함하며, 적어도 2개의 매트릭스 로우는 직렬로 커플링되고;
    각각의 액티브 셀의 제어 단자는 드라이버 입력 구조물을 포함하는 신호 경로를 거쳐 증폭기 입력에 커플링되고, 상기 액티브 셀들 전부는 상기 증폭기 입력에의 전기 신호 입력에 의해 제어가능한, 전력 증폭기.
  2. 제1항에 있어서, 상기 드라이버 구조물은 복수의 액티브 구동 요소를 포함하고, 각각의 액티브 셀의 상기 제어 단자를 상기 증폭기 입력에 커플링시키는 상기 신호 경로는 상기 구동 요소들을 포함하는, 전력 증폭기.
  3. 제1항 또는 제2항에 있어서, 상기 액티브 셀들 중 적어도 일부 액티브 셀들의 상기 제어 단자를 상기 증폭기 입력에 커플링시키는 상기 신호 경로는 상기 액티브 셀들 중 다른 액티브 셀들을 포함하는, 전력 증폭기.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 액티브 셀의 상기 제어 단자는 실질적으로 동일한 입력 전력을 수신하도록 상기 증폭기 입력에 커플링되는, 전력 증폭기.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 액티브 셀들의 출력들은
    상기 증폭기 출력에서 한 칼럼을 따라 있는 상기 액티브 셀들의 출력 전압들이 가산되고 상기 칼럼들의 출력 전류들이 가산되도록 커플링되는, 전력 증폭기.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 액티브 셀들의 출력들은
    상기 증폭기 출력에서 로우를 따라 있는 상기 액티브 셀들의 출력 전류들이 가산되고 상기 로우들의 출력 전압들이 가산되도록 커플링되는, 전력 증폭기.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    액티브 셀들의 최하단 로우 내의 상기 액티브 셀들 내의 트랜지스터들의 상기 제어 단자들에의 입력 신호들은 불평형(unbalanced)이고,
    액티브 셀들의 상부 로우들 내의 상기 액티브 셀들 내의 트랜지스터들의 상기 제어 단자들에의 입력 신호들은 평형(balanced)인, 전력 증폭기.
  8. 제7항에 있어서, 상기 전력 증폭기는 상기 상부 로우들 내의 상기 액티브 셀들에 대해 불평형 신호들을 평형 입력 신호들로 변환하도록 커플링된 액티브 발룬(active balun)을 포함하는, 전력 증폭기.
  9. 제6항 또는 제7항에 있어서, 상기 상부 로우들 내의 상기 액티브 셀들의 상기 평형 입력 신호들은 상기 상부 로우들 내의 상기 액티브 셀들의 출력 전류들 및 전압들이 상기 최하단 로우 내의 상기 액티브 셀들의 출력 전류들 및 전압들과 매칭하도록 하는 전류 및 전압을 갖는, 전력 증폭기.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 액티브 셀들 중 제1 액티브 셀의 출력 전류와 동일한 칼럼 내의 제2 직후(immediately subsequent) 액티브 셀의 출력 전류 사이의 차이는 상기 액티브 셀들 중 상기 제1 액티브 셀의 상기 출력 전류의 10% 미만인, 전력 증폭기.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 한 칼럼 내의 상기 액티브 셀들 중 최하단 액티브 셀의 출력 전류와 상기 칼럼 내의 최상부 액티브 셀의 출력 전류 사이의 차이는 상기 액티브 셀들 중 상기 최하단 액티브 셀의 상기 출력 전류의 10% 미만인, 전력 증폭기.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 액티브 셀들 각각의 출력 전력은 실질적으로 동일하고;
    상기 전력 증폭기의 출력 전력은 상기 액티브 셀들 각각의 상기 출력 전력의 NxM 배와 실질적으로 동일한, 전력 증폭기.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 적어도 하나의 드라이버 구조물은 하나의 액티브 셀의 주 단자로부터의 구동 신호를 다른 액티브 셀의 제어 단자에 분배하기 위한 부트스트랩 커플링 회로부(bootstrap coupling circuitry)를 포함하고, 상기 부트스트랩 커플링 회로부는 제1 액티브 셀의 출력 전압 또는 전류의 일부를 제2 액티브 셀의 제어 단자에 인가하기 위한 전압 분할기(voltage divider) 또는 전류 분할기(current divider)를 포함하는, 전력 증폭기.
  14. 제13항에 있어서, 상기 부트스트랩 커플링 회로부는 한 칼럼 내의 상기 제1 액티브 셀의 상기 주 단자로부터의 상기 구동 신호를 동일한 칼럼 내의 상기 제2 액티브 셀의 상기 제어 단자에 분배하는, 전력 증폭기.
  15. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 적어도 하나의 드라이버 구조물은 액티브 차동 드라이버 증폭기를 포함하는, 전력 증폭기.
  16. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 적어도 하나의 드라이버 구조물은 하나 이상의 패시브 발룬을 포함하는, 전력 증폭기.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 전력 증폭기는:
    a) 입력 임피던스 매칭 네트워크,
    b) 출력 임피던스 매칭 네트워크, 또는
    c) 입력 임피던스 매칭 네트워크 및 출력 임피던스 매칭 네트워크 둘 다를 포함하는, 전력 증폭기.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 액티브 셀들 중 적어도 일부 액티브 셀들은:
    a) 입력 임피던스 매칭 네트워크,
    b) 출력 임피던스 매칭 네트워크, 또는
    c) 입력 임피던스 매칭 네트워크 및 출력 임피던스 매칭 네트워크 둘 다를 포함하는, 전력 증폭기.
  19. 제18항에 있어서, 상기 액티브 셀들 전부는 입력 임피던스 매칭 네트워크를 포함하는, 전력 증폭기.
  20. 제18항 또는 제19항에 있어서, 상기 액티브 셀들 전부는 출력 임피던스 매칭 네트워크를 포함하는, 전력 증폭기.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 상기 증폭기 입력으로부터의 신호를 실질적으로 동일한 지연으로 M개의 최하단 트랜지스터의 제어 단자들에 분배하기 위한 하나 이상의 분배 요소를 추가로 포함하는, 전력 증폭기.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 구동 신호들을 실질적으로 동일한 지연들로 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 상기 액티브 셀들의 제어 단자들에 분배하기 위한 하나 이상의 분배 요소를 추가로 포함하는, 전력 증폭기.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서, 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 상기 액티브 셀들로부터 상기 출력 신호들을 수집하기 위한 하나 이상의 수집 요소 - 상기 출력 신호들은 동위상(in phase)임 - 를 추가로 포함하는, 전력 증폭기.
  24. 제1항 내지 제21항 중 어느 한 항에 있어서,
    구동 신호들을 상이한 지연들로 각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 상기 액티브 셀들의 제어 단자들에 분배하기 위한 분배 요소들; 및
    각각의 로우 내의, 각각의 칼럼 내의, 또는 각각의 로우 및 각각의 칼럼 둘 다 내의 상기 액티브 셀들로부터 상기 출력 신호들을 수집하기 위한 하나 이상의 수집 요소 - 상기 출력 신호들은 위상이 어긋나(out of phase) 있음 -
    를 추가로 포함하며, 상기 수집 요소들은 상기 액티브 셀들로부터 상기 증폭기 출력에 제공되는 전력이 동위상이도록 상기 분배 요소들의 지연들을 상쇄(counter)시키기 위한 지연들을 포함하는, 전력 증폭기.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서, 상기 전력 증폭기는 집적 회로로, 예를 들어, 모놀리식 마이크로파 집적 회로로, 하이브리드 마이크로파 집적 회로로, 또는 멀티-칩 모듈로 구현되는, 전력 증폭기.
  26. 제1항 내지 제25항 중 어느 한 항에 있어서, 상기 액티브 셀들 각각은, 예를 들어, 전하 제어 반도체 쿼드루폴 트랜지스터(charge-controlled semiconductor quadrupole transistor)를 포함하고, 상기 액티브 셀들 각각은 전계 효과 트랜지스터 또는 바이폴라 트랜지스터를 포함하는, 전력 증폭기.
  27. 제1항 내지 제26항 중 어느 한 항에 있어서, 상기 액티브 셀들 각각은 III-V족 반도체 기반 트랜지스터, 예를 들어, AlGaN/GaN 기반 트랜지스터 또는 GaAs 기반 트랜지스터를 포함하는, 전력 증폭기.
  28. 제1항 내지 제27항 중 어느 한 항에 있어서, 상기 액티브 셀들 각각은 실리콘 기반 트랜지스터, 예를 들어, SiGe 헤테로접합 트랜지스터를 포함하는, 전력 증폭기.
  29. 제1항 내지 제28항 중 어느 한 항에 있어서, 상기 복수의 액티브 셀은 푸시-풀 스테이지(push-pull stage)의 일부인, 전력 증폭기.
  30. 제29항에 있어서,
    상기 푸시-풀 스테이지는 제2 복수의 액티브 셀을 포함하는 상보적(complementary) 또는 준상보적(quasi-complementary) 푸시-풀 스테이지인, 전력 증폭기.
  31. 제29항 또는 제30항에 있어서,
    상기 증폭기 출력과 상기 복수의 액티브 셀 중 하나의 액티브 셀 내의 제1 트랜지스터의 주 단자 사이의 커플링; 및
    상기 증폭기 출력과 상기 제1 트랜지스터의 제어 단자 사이의 커플링
    을 추가로 포함하며,
    상기 커플링들은 함께 상기 제1 트랜지스터를 상기 증폭기 입력 상의 신호와 역위상(anti-phase)으로 도통하도록 바이어싱시키고 그로써 상기 제1 복수의 액티브 셀에 대해 상기 제2 복수의 액티브 셀의 역위상 동작을 수행하는, 전력 증폭기.
  32. 제31항에 있어서, 상기 증폭기 출력과 상기 제1 트랜지스터의 상기 제어 단자 사이의 상기 커플링은 드라이버 요소 내의 트랜지스터의 주 단자와 상기 증폭기 출력 사이의 전도 경로(conduction path) 및 상기 드라이버 요소 내의 상기 트랜지스터의 제어 단자와 상기 제1 트랜지스터의 상기 제어 단자 사이의 전도 경로를 포함하는, 전력 증폭기.
  33. 제31항 또는 제32항에 있어서, 상기 증폭기 출력과 상기 제1 트랜지스터의 상기 제어 단자 사이의 상기 커플링은 패시브 컴포넌트들로 이루어져 있는, 전력 증폭기.
  34. 제1항 내지 제33항 중 어느 한 항에 있어서, 각각의 액티브 셀은 병렬 연결된(paralleled) 복수의 트랜지스터를 포함하는, 전력 증폭기.
  35. 제1항 내지 제34항 중 어느 한 항에 있어서, 각각의 액티브 셀은 트랜지스터들의 매트릭스를 포함하는, 전력 증폭기.
  36. 제35항에 있어서,
    각각의 액티브 셀의 상기 트랜지스터들의 매트릭스를 형성하는 상기 트랜지스터들 사이의 제1 상호연결부들, 및
    상기 액티브 셀들 자체들 사이의 제2 상호연결부들
    을 추가로 포함하며,
    상기 제1 상호연결부들은 상기 제2 상호연결부들과 상이한 레벨에서 반도체 디바이스에 통합되는, 전력 증폭기.
  37. 제1항 내지 제28항 및 제34항 내지 제36항 중 어느 한 항에 있어서, 상기 증폭기 출력 상의 부하에 커플링된 고주파 포트(high frequency port), 상기 2차원 매트릭스의 스택들에 커플링된 겸용 포트(combined port), 및 DC 소스에 커플링된 저주파 포트(low frequency port)를 갖는 바이어스 티(bias tee)
    를 추가로 포함하는, 전력 증폭기.
  38. 디바이스로서,
    입력 임피던스를 갖는 안테나 어셈블리; 및
    제1항 내지 제37항 중 어느 한 항의 전력 증폭기
    를 포함하며, N 및 M은 상기 전력 증폭기의 최적 부하 임피던스가 상기 안테나 어셈블리의 입력 임피던스와 실질적으로 매칭하도록 구성되는, 디바이스.
  39. 제38항에 있어서, 상기 안테나 어셈블리에 의해 제한된 대역폭에 걸쳐 -12 dB 이하의 반사 계수가 달성되는, 디바이스.
  40. 전력 증폭기로서,
    다수의 액티브 셀의 주 단자들을 직렬로 스태킹함으로써 형성된 NxM개의 액티브 셀의 2차원 매트릭스
    를 포함하며, 상기 스택들은 상기 2차원 매트릭스를 형성하도록 병렬로 커플링되고, 상기 전력 증폭기는 상기 2차원 매트릭스의 유효 출력 전력이 상기 액티브 셀들 각각의 출력 전력의 대략 NxM 배이도록 상기 액티브 셀들의 구동을 조율하기 위한 드라이버 구조물을 추가로 포함하는, 전력 증폭기.
  41. 제40항에 있어서, 상기 2차원 매트릭스에 의해 구동되는 부하에 커플링된 고주파 포트, 상기 2차원 매트릭스의 스택들에 커플링된 겸용 포트, 및 DC 소스에 커플링된 저주파 포트를 갖는 바이어스 티
    를 추가로 포함하는, 전력 증폭기.
  42. 제40항에 있어서, 다수의 액티브 셀의 주 단자들을 직렬로 스태킹함으로써 형성된 액티브 셀들의 제2 2차원 매트릭스
    를 추가로 포함하며, 상기 스택들은 상기 제2 2차원 매트릭스를 형성하도록 병렬로 커플링되고, 상기 2차원 매트릭스와 상기 제2 2차원 매트릭스는 상보적 또는 준상보적 스테이지를 형성하도록 커플링되는, 전력 증폭기.
  43. 제42항에 있어서, 상기 전력 증폭기는 상기 제2 2차원 매트릭스의 상기 액티브 셀들의 구동을 상기 2차원 매트릭스 내의 상기 액티브 셀들의 구동과 역위상으로 조율하기 위한 제2 드라이버 구조물을 추가로 포함하는, 전력 증폭기.
  44. 제43항에 있어서, 원하는 DC 출력 전압과 실제 출력 전압 간의 차이를 나타내는 에러 신호를 출력하기 위한 에러 증폭기를 포함하는 제어 루프
    를 추가로 포함하는, 전력 증폭기.
  45. 제43항 또는 제44항에 있어서, 상기 제2 드라이버 구조물은 상기 에러 신호에 응답하여 상기 실제 DC 출력 전압을 레귤레이트(regulate)하도록 커플링되는, 전력 증폭기.
  46. 제42항 내지 제45항 중 어느 한 항에 있어서,
    상기 2차원 매트릭스와 상기 제2 2차원 매트릭스는 상기 상보적 스테이지를 형성하도록 커플링되고;
    상기 전력 증폭기는 상기 제2 2차원 매트릭스의 상기 액티브 셀들의 구동을 상기 2차원 매트릭스 내의 상기 액티브 셀들의 구동과 동위상으로 조율하기 위한 제2 드라이버 구조물을 추가로 포함하는, 전력 증폭기.
  47. 제40항 내지 제46항 중 어느 한 항에 있어서, 상기 드라이버 구조물은 하나의 액티브 셀의 주 단자로부터의 구동 신호를 동일한 스택 내의 다른 액티브 셀의 제어 단자에 분배하기 위한 부트스트랩 커플링 회로부를 포함하는, 전력 증폭기.
  48. 제40항 내지 제46항 중 어느 한 항에 있어서, 상기 드라이버 구조물은 복수의 불평형-평형 패시브 발룬 매트릭스 드라이버(unbalanced-to-balanced passive balun matrix driver)를 포함하는, 전력 증폭기.
  49. 제40항 내지 제46항 중 어느 한 항에 있어서, 상기 드라이버 구조물은 구동 신호를 복수의 스택 내의 복수의 액티브 셀의 제어 단자들에 분배하기 위한 로우 드라이버(row driver)를 포함하는, 전력 증폭기.
  50. 제49항에 있어서, 상기 로우 드라이버는 구동 신호의 부분들을 상기 액티브 셀들에 의한 전류 전도를 조율하도록 적절한 지연들로 복수의 액티브 셀의 상기 제어 단자들에 커플링시키기 위한 복수의 분배 라인을 포함하는, 전력 증폭기.
  51. 제40항 내지 제50항 중 어느 한 항에 있어서, 상기 액티브 셀들 각각은 병렬로 커플링된 복수의 트랜지스터를 포함하는, 전력 증폭기.
  52. 제40항 내지 제51항 중 어느 한 항에 있어서, 상기 액티브 셀들 각각은 트랜지스터들의 2차원 매트릭스를 포함하는, 전력 증폭기.
  53. 제40항 내지 제52항 중 어느 한 항에 있어서,
    각각의 액티브 셀의 상기 2차원 매트릭스를 형성하는 상기 트랜지스터들 사이의 제1 상호연결부들, 및
    상기 액티브 셀들 자체들 사이의 제2 상호연결부들
    을 추가로 포함하며,
    상기 제1 상호연결부들은 상기 제2 상호연결부들과 상이한 레벨에서 반도체 디바이스에 통합되는, 전력 증폭기.
  54. 제40항 내지 제53항 중 어느 한 항에 있어서, N은 M과 동일하지 않은, 전력 증폭기.
  55. 제40항 내지 제54항 중 어느 한 항에 있어서, 상기 액티브 셀들 중 적어도 일부는 입력 임피던스 매칭 네트워크를 포함하는, 전력 증폭기.
  56. 제40항 내지 제55항 중 어느 한 항에 있어서, 상기 액티브 셀들 중 적어도 일부는 출력 임피던스 매칭 네트워크를 포함하는, 전력 증폭기.
  57. 디바이스로서,
    입력 임피던스를 갖는 안테나 어셈블리; 및
    제40항 내지 제56항 중 어느 한 항의 전력 증폭기
    를 포함하며, N 및 M은 상기 전력 증폭기의 최적 부하 임피던스가 상기 안테나 어셈블리의 상기 입력 임피던스와 실질적으로 매칭하도록 구성되는, 디바이스.
  58. 제57항에 있어서, 상기 안테나 어셈블리에 의해 제한된 대역폭에 걸쳐 -12 dB 이하의 반사 계수가 달성되는, 디바이스.

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