JP2003516690A - 電力増幅コア - Google Patents

電力増幅コア

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JP2003516690A
JP2003516690A JP2001543852A JP2001543852A JP2003516690A JP 2003516690 A JP2003516690 A JP 2003516690A JP 2001543852 A JP2001543852 A JP 2001543852A JP 2001543852 A JP2001543852 A JP 2001543852A JP 2003516690 A JP2003516690 A JP 2003516690A
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エフ． キールマイヤー、ロナルド
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Abstract

(57)【要約】 ＲＦ信号を増幅するための電力増幅コア（４０）が提供される。電力増幅コア（４０）はＲＦ信号を増幅するための第１の一連のＦＥＴセル（４６）を備える。ＦＥＴセル列は、増幅コアの出力ポート（４８）に直列に接続された少なくとも２つのＦＥＴセル（４６）を備える。増幅コアの入力ポート（４２）とＦＥＴセル（４６）との間に接続されたバイアスネットワーク（４４）は、ＲＦ信号をＦＥＴセル（４６）に接続する。バイアスネットワーク（４４）は、バイアスキャパシタ（５０）及び抵抗ネットワークを備える。バイアスキャパシタ（５０）は、ＡＣ用の入力ポート（４２）に接続され、ＦＥＴセル列における関連したＦＥＴセル（４６）にＲＦ信号を送信する。抵抗ネットワークは、ＤＣバイアスを関連したＦＥＴセル（４６）に供給するために、バイアスキャパシタ（５０）から関連したＦＥＴセル（４６）に接続される。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、電力増幅器一般に関する。より詳細には電力増幅器に電界効果トラ
ンジスタを使用するモノリシックマイクロ波集積回路に関する。
【０００２】 （発明の背景） 電力増幅器は、多様な電気通信システムにおいて広く用いられ、一般にアンテ
ナからＲＦ信号を送信する前にＲＦ信号を増幅するために使用される。電力増幅
器は、信号を増幅するべく使用される一つ以上の半導体デバイスを備える。従来
のシステムは典型的に、半導体デバイスの最大電圧許容量によって制限される出
力電圧に増幅されたＲＦ信号を提供する。従って、電力増幅器の出力を増加させ
るためには出力電流を増加させる。電力増幅器をアンテナに接続するケーブルの
サイズが、ＲＦ信号の出力電流に直接的に関連する。より大きな電流に対応する
より大型のケーブル敷設には、ケーブル敷設の多大な費用、より大型のコネクタ
、より多数のケーブルマストサポート及びそのケーブルを駆動するために必要と
なるより大きな空間を必然的に伴う。従って、電力増幅器の出力電流を最小化す
ることが望ましい。
【０００３】 モノリシックマイクロ波集積回路（ＭＭＩＣ）の電力増幅器の設計における他
の設計上の目標には、供給電流を最小化させること、及び電力増幅器と他のシス
テムデバイスとの間のインピーダンス不整合を低減させることが含まれる。電力
増幅器に対する供給電流は、電力増幅器が稼動している状態での電力出力、電力
損失及び供給電圧に依存する。増幅器の必要な出力電力及び電力損失の増加は、
デバイスに対するＤＣ供給電流の対応した増加を招き、その結果、半導体デバイ
ス間の相互接続のためにライン幅の増大や、より高い供給電流に対応するために
基板の交換を余儀なくされる。増大したライン幅は、電力増幅器の電力密度を低
減させ、配線と関連した寄生容量の増加を引き起こす。従って、電力増幅器の供
給電流を最小化することが望ましい。
【０００４】 電力増幅器と他のシステムコンポーネントとの間の不整合は、ドレイン効率を
低下させ、帯域幅を狭くする。典型的な電力増幅器は約３オームの出力チャネル
インピーダンスを示し、出力インピーダンスを数倍にして組み合わされなければ
ならない。例えば、４つのＦＥＴが組み合わされた場合には、５０オームを組み
合わせた組み合わせでは２００オームとなる。その結果、変換率は２００／３＝
６７：１となる。従って、電力増幅器と他のシステムコンポーネントとの間の不
整合を低減させることが望まれる。
【０００５】 本発明並びにその目的及び利点をより明確するために、以下の明細書及び添付
の図面を参照し得る。 （好適な実施形態の詳細な説明） 図１Ａは、ＲＦ信号を増幅する従来技術の一般的な電力増幅システムを示す。
建物内に配置されたＡＣ−ＤＣ変換機２０は、例えば１１５ＶＡＣ，６０Ｈｚの
ライン電力を４５ＶＤＣに変換する。ＡＣ−ＤＣ変換機２０の出力は、建物の屋
上に配置された電力増幅器２２まで延伸する。電力増幅器２２は、当業者に公知
の他のシステムコンポーネントに加えて、ＤＣ−ＤＣ変換機２４及びコア増幅器
２６を備える。ＤＣ−ＤＣ変換機２４は、４５ＶＤＣの電力をコア増幅器２６に
より使用可能である電圧レベルに変換する。一般的に、増幅を目的としたコア増
幅器において使用されるＦＥＴのドレイン・ソース電圧の降伏現象の最大値が９
ＶＤＣ〜１５ＶＤＣの範囲内であるため、この範囲の電圧が供給される。
【０００６】 図１Ｂを参照すると、本発明の原理によるコア増幅器３２を使用した電力増幅
システム２８が示される。電力増幅システム２８は、ＡＣ−ＤＣ変換機２０の出
力がコア増幅器に接続されるため、ＤＣ−ＤＣ変換機を必要としない点で従来技
術によるシステムとは異なる。好適な実施形態によるコア増幅器３２は、従来技
術によるシステムより大きな動作電圧レベルで動作可能である。電力増幅システ
ム２８からＤＣ−ＤＣ変換機２４を排除することは、システムの電力効率を向上
させ、システムの体積を減少し、且つシステムの費用を削減させる。
【０００７】 図２を参照すると、本発明の技術によるＮ段・Ｍ列の電力コア４１が示される
。好適な実施形態は、３段・２列の電力コアである。Ｍ列の電力コア４１には、
入力ポート４２を介して接続されたＲＦ信号の増幅を提供する２つの並列増幅コ
ア４０が含まれる。好適な実施形態では２つの増幅コア４０のみが並列に接続さ
れているが、本発明の原理は２つを超える増幅コア４０を並列に接続することを
容易に実行できる。好適な実施形態におけるＲＦ信号は２６ＧＨｚ〜３１ＧＨｚ
の範囲内にあるが、ＲＦ信号が６００ＭＨｚ〜５０ＧＨｚの範囲内であれば本発
明の範囲内である。約０．１０１６ミリメートル（４ｍｉｌ）のＧａＡｓ基板を
使用したＰＨＥＭＴ（擬似格子整合型高電子移動度トランジスタ）プロセスは、
現在の好適な実施形態を構築するために利用される。しかし、本発明の原理はデ
バイスを形成するために用いられるプロセス又は基板材料に限定されない。各増
幅コア４０は、入力ポート４２と一連の３つのＦＥＴセル４６との間に接続され
たバイアスネットワーク４４を備える。本発明の好適な実施形態では３つのＦＥ
Ｔセル４６が直列に使用されているが、２つ以上のＦＥＴセルが直列に接続され
得ることも想定される。ＦＥＴセル４６は１つの接地点４７から出力ポート４８
まで延びる。Ｍ列の電力コア４１の各端末のみにおいて接地点４７のみが必要で
あることは、チャネル側に関連した位相問題によってコアの大きさが制限されな
いため、性能を向上させる。バイアスネットワーク４４のＡＣは、ＲＦ信号を各
ＦＥＴセル４６に接続する。増幅されたＲＦ信号は、各増幅コア４０から１つの
出力ポート４８に接続される。出力ポートに関連した通常の位相問題は、好適な
実施形態において用いられる１つの出力ポート４８によって最小化される。
【０００８】 バイアスネットワーク４４は、各ＦＥＴセル４６に対応するＤＣバイアス点を
提供する抵抗ストリングを備える。抵抗ストリングには、上段レジスタ５６、２
つのバイアスレジスタ５４、及び下段レジスタ５２が含まれる。抵抗ストリング
は、−０．２ボルトのＶｇｓ（ゲートソース電圧）のＤＣバイアスがＦＥＴセル
列における各ＦＥＴセルのゲートソース接合部に供給されるように選択される。
更に、抵抗ストリングの値は、抵抗ストリングのインピーダンスがＦＥＴセル４
６のゲートソースをロードダウンさせないように選択される。しかし、抵抗スト
リングにおける抵抗の値の上限は、抵抗器の好適な物理的大きさの制限により抑
制される。好適な実施形態では、各ＦＥＴセルに対するＲＦ動作周波数での入力
インピーダンスの実部は約１０〜１５オームである。従って、バイアスレジスタ
５４の値は好適には５ｋオーム〜１５ｋオーム、より好適には１０ｋオームの範
囲の好適な値で選択される。上段レジスタ５２及び下段レジスタ５６の値は、バ
イアスレジスタ５４の値に基づいて選択される。下段レジスタ５２及び上段レジ
スタ５６の最適値は以下の方程式により求められる。 Rlower=Rbias+Vgs*(N+1)*Rbias/(Vdd-Vgg) Rupper=Rbias-Vgs*(N+1)*Rbias/(Vdd-Vgg) 式中：Vgg=-1*Vdd/N
【０００９】 式中、ＶｇｓはＦＥＴゲートソース接合部に印加される所望のＤＣ電圧であり
、ＮはストリングのＦＥＴセル４６の個数であり、Ｖｄｄは出力ポートにおける
電圧であり、Ｖｇｇは下段レジスタ５２に加わる電圧である。好適な実施形態で
は、Ｎは３、Ｖｄｄは１５ボルト、Ｖｇｇは−５ボルトである。その結果、上段
レジスタ５６の最適値は１０．４ｋオームであり、下段レジスタ５２の最適値は
９．６ｋオームである。好適には、上段レジスタ５６及び下段レジスタ５２の値
は、上記に算出した最適値となるように選択されるが、最適値から３０％を超え
る異なる値を選択しても本発明の範囲内にある。上段レジスタ５６及び下段レジ
スタ５２の非最適値を選択することは、一連のＦＥＴセル４６に加わる不均等な
ＤＣバイアスをもたらす。ＤＣバイアスのエラーが増加すると、ＦＥＴセル４６
の破損の原因と成り得るホットスポットがＦＥＴセル４６の接合部に発生する。
出力レベルが上昇する場合、ホットスポットはＦＥＴセルに印加したＤＣバイア
スにおいて少ないエラーで発生する。従って、出力レベルが低い状態では、顕著
なＤＣバイアスエラーであっても破損ホットスポットを発生させることなく本発
明を実施することが可能である。
【００１０】 バイアスネットワーク４４は各ＦＥＴセル４６に対応したバイアスキャパシタ
５０を更に備える。バイアスキャパシタ５０は、ＲＦ信号のＤＣ成分を除去し、
得られたＡＣ成分を抵抗ストリング及び関連したＦＥＴセル４６に接続する。バ
イアスキャパシタ５０の値は、最も低い伝送周波数において約２オームのリアク
タンスであるように選択されることが好適である。しかし、広範囲の値がバイア
スキャパシタ５０に用いられてもよい。容量値の上限は、バイアスキャパシタ５
０の好適な物理的大きさの制限により設定される。より大きな容量値は、キャパ
シタ５０のプレートのためのより大きな表面積を必要とする。容量値の下限は、
許容範囲内のＲＦ信号の減衰量により制限される。好適な実施形態では、ＲＦ信
号は０．５ｄｂ未満に減衰される。しかし、より高い減衰値をもたらすバイアス
キャパシタの容量値を選択することは本発明の範囲内にあり、目標である所望の
振幅及び位相を達成するための設計上の不整合要件に依存する。
【００１１】 図３を参照すると、Ｍ列の電力コア４１の好適な実施形態によるコア配置５８
が示される。コア配置５８がケイデンス社のコンピュータシステム（Cadence co
mputer system ）に利用できる形態であることは、当業者が認識できる。ＲＦ入
力信号は入力ポート４２を介して各ＦＥＴセル４６に対応するバイアスキャパシ
タ５０に接続される。各バイアスキャパシタ５０は、対応するＦＥＴセル４６の
ゲートに接続され、且つ上段レジスタ５６、下段レジスタ及び２つのバイアスレ
ジスタ５４に接続される。増幅されたＲＦ信号はＦＥＴセル４６から出力ポート
４８に接続される。
【００１２】 図２に戻ると、好適な実施形態の操作は以下の通りである。ＤＣバイアスは、
上段レジスタ５６、２つのバイアスレジスタ５４、及び下段レジスタ５２から成
る抵抗ストリングに渡って出力電圧を分散することにより各ＦＥＴセル４６に印
加される。各ＦＥＴセル４６に印加されたＤＣバイアスは、各ＦＥＴセル４６の
動作点が概ね同じ値であるように設定される。入力ポート４２に入力されたＲＦ
信号は、双方の増幅コア４０の各バイアスキャパシタ５０を介して接続されるＡ
Ｃである。次に、生成されたＲＦ信号のＡＣ成分は抵抗ストリングにより供給さ
れたＤＣバイアスに加えられ、次に、バイアスされたＲＦ信号はバイアスキャパ
シタ５０に対応するＦＥＴセル４６に印加される。従って、ＦＥＴセル列におけ
る各ＦＥＴセル４６は同じ動作点に設定され、ＦＥＴセル４６は概ね同じ値でオ
ン状態となり、一連のＦＥＴセル４６を通って流れる電流を発生させる。更に、
出力ポート４８における負荷電圧は各ＦＥＴセル４６に渡って概ね均等に分割さ
れる。コモン電流が各ＦＥＴセル４６を通って流れ且つ各ＦＥＴセル４６のドレ
イン・ソース電圧が概ね均等であるため、各ＦＥＴセル４６に渡って損失された
電力は概ね均等である。その電流は、出力ポート４８から各増幅コア４０のＦＥ
Ｔセル４６を通り対応する接地点４７まで流れる。
【００１３】 ＦＥＴセル４６を直列に接続し且つドレイン・ソース電圧を各ＦＥＴセル４６
に渡って概ね均等に分割する手段を提供することにより、従来の動作電圧の約Ｎ
倍（Ｎは直列に接続されたＦＥＴセルの数）の動作電圧を維持することが可能に
なる。より大きな動作電圧の使用は、同等の電力出力を備えた電力コアに対する
ＦＥＴセルのチャネル電流の比例的な減少を引き起こす。より低いチャネル電流
は、ＦＥＴセル４６を接続するトレースとして比例的小さなライン幅の使用を可
能にする。ライン幅の減少は、より高密度な増幅コアのパッケージを可能にし、
且つトレースに関連する寄生容量を減少させる。更に、動作電圧が係数Ｎだけ上
昇し且つチャネル電流が係数Ｎだけ減少すると、実チャネルインピーダンスは係
数Ｎ２だけ上昇する。更に、各電力増幅コアの寄生出力容量はＦＥＴセルが並ん
でいるため係数１/ Ｎだけ減少し、それにより、Ｍ列の電力コア４１の出力に関
連した位相整合の不具合を最小化する。
【００１４】 図４を参照すると、従来の配列をした電力コアと関連して、現在の好適な実施
形態の小信号ゲイン及び安定特性を表すグラフを示す。従来の電力コアは、並列
に接続された６つのＦＥＴセルを使用するのに対し、好適な実施形態は２重の３
段構造のＦＥＴセルである。従来の電力コアのゲイン特性６０は、１ＧＨｚにお
ける２２ｄｂから１５ＧＨｚにおける１０．５ｄｂまで緩やかに減少する。好適
な実施形態のゲイン特性６４は、１ＧＨｚから１５ＧＨｚに渡る周波数範囲を通
して、従来の電力コアのゲインより約１．５ｄｂ下回る。小信号ゲインにわずか
な減少が見られるが、現在の好適な実施形態の安定特性６６と従来の電力コア安
定特性６２とを比較すると、好適な実施形態の安定性の向上が見られる。
【００１５】 図５は、本発明によるＭ列の電力コア４１を備えた電力増幅器７０を示す。電
力増幅器７０へのＰＡ入力（電力増幅器入力）７２は、入力分配器７４にＲＦ信
号を送信する。入力分配器７４は、ＲＦ信号を対応する入力整合回路７６の入力
に接続される６つのＲＦ入力信号に分配する。入力整合回路７６の出力は、対応
する４つの電力コア４１の入力ポート４２に接続される。個別の入力整合回路７
６が本実施形態において使用されるが、連結された電力コア４１のバイアスネッ
トワークにより各入力整合回路７６を組み合わせるための公知の設計技術を使用
することは本発明の範囲内である。本実施形態では２重の３段電力コアが使用さ
れるが、本発明の原理は２重の５段電力コア等の他の電力コア形態に拡張するこ
とが可能である。各電力コア４１は対応するＲＦ入力信号を増幅させる。次に、
増幅された複数のＲＦ信号は、出力整合回路７８及び出力結合器８０を通して結
合される。生じたＰＡ出力８２は電力増幅器の負荷（図示略）に接続される。
【００１６】 電力増幅器７０は、ＲＦ信号の測定可能な増幅レベルを提供するために、複数
の電力コア４１を組み合わせる手段を提供する。電力コア４１の増加したインピ
ーダンスは、電力コア出力のインピーダンス整合の向上により、更なるドレイン
効率及び帯域を提供する。更に、より高い動作電圧を使用することにより発生す
る動作電流の減少は、相互接続されたケーブル及び電力増幅器とＤＣ供給源との
間にある関連コンポーネントのサイズの縮小をもたらす。
【００１７】 従って、本発明の結果、特に重要な目的が完全に満たされたコア増幅器が提供
されることが上記から理解される。本発明から逸脱することなく、改良及び改変
の少なくともいずれか一方が行われ得ると考えられ、且つ同様に明確である。従
って、上記の説明及び添付の図面は好適な実施形態のみを示し限定するものでは
なく、且つ本発明の真の精神及び範囲は特許請求項及びそれらの法的な均等物を
参照することにより決定されることが明確に意図される。
【図面の簡単な説明】
【図１Ａ】 従来技術の電力増幅システムを示すブロック図。
【図１Ｂ】 本発明の原理に従ったコア増幅器を使用する電力増幅システム
を示すブロック図。
【図２】 本発明による好適な実施形態を示す詳細な回路図。
【図３】 本発明による好適な実施形態を示すコア配線図。
【図４】 本発明による好適な実施形態及び標準的なＦＥＴのゲイン特性の
差を示すグラフ図。
【図５】 本発明の原理によるコア増幅器を使用する電力増幅器回路を示す
ブロック図。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１０月１１日（２００１．１０．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ， ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ， ＺＷ (72)発明者 フレーザー、マイケル エル． アメリカ合衆国 85283 アリゾナ州 テ ンペイー．コルゲート ドライブ 1857 Ｆターム(参考） 5J091 AA04 AA14 AA41 CA36 CA75 FA03 HA09 HA25 HA29 KA29 MA18 MA23 SA14 TA01 TA02 UW08 5J500 AA04 AA14 AA41 AC36 AC75 AF03 AH09 AH25 AH29 AK29 AM18 AM23 AS14 AT01 AT02 WU08

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ＲＦ信号を増幅するための、入力ポート及び出力ポートを有
    する電力増幅コアであって、 前記出力ポートと直列に接続された少なくとも２つのＦＥＴセルから成る、Ｒ
    Ｆ信号を増幅するための第１のＦＥＴセル列と、 前記少なくとも２つのＦＥＴセルにＲＦ信号を送信するために前記入力ポート
    と前記少なくとも２つのＦＥＴセルとの間に接続されたバイアスネットワークと
    からなり、前記バイアスネットワークは前記少なくとも２つのＦＥＴセルにＤＣ
    バイアスを供給し、ＡＣ電力は前記第１のＦＥＴセル列がＲＦ信号を増幅するよ
    うにバイアスされたＤＣ電力を供給される少なくとも２つのＦＥＴセルにＲＦ信
    号を送信する電力増幅コア。
  2. 【請求項２】 前記バイアスネットワークは、 関連したＦＥＴセルにＲＦ信号を送信するＡＣ用の入力ポートに接続されたと
    、 前記ＤＣバイアスを前記関連したＦＥＴセルに供給するために、前記バイアス
    キャパシタから前記関連したＦＥＴセルに接続された抵抗ネットワークとを備え
    、 前記関連したＦＥＴセルが前記バイアスキャパシタを通して接続されたＲＦ信
    号を増幅するように選択された請求項１に記載の電力増幅コア。
  3. 【請求項３】 前記バイアスネットワークは、前記少なくとも２つのＦＥＴ
    セルがそれぞれＲＦ信号を概ね同量増幅するように選択された請求項２に記載の
    電力増幅コア。
  4. 【請求項４】 前記少なくとも２つのＦＥＴセルはそれぞれ入力インピーダ
    ンスを有し、前記抵抗ネットワークは同抵抗ネットワークが関連したＦＥＴセル
    の入力インピーダンスを１０％未満減少させるように選択された出力インピーダ
    ンスを有する請求項２に記載の電力増幅コア。
  5. 【請求項５】 前記抵抗ネットワークは、前記出力ポートからバイアスレジ
    スタ列に接続された上段レジスタと、前記バイアスレジスタ列からバイアス電圧
    ポートに接続された下段レジスタとを備え、前記バイアスレジスタ列は少なくと
    も２つのＦＥＴセルのそれぞれと関連したバイアスレジスタを備える請求項４に
    記載の電力増幅コア。
  6. 【請求項６】 前記バイアスキャパシタの容量は最小送信周波数におけるバ
    イアスキャパシタのリアクタンスが０．２〜２０オームの範囲内であるように選
    択される特定の最小送信周波数を更に有する請求項２に記載の電力増幅コア。
  7. 【請求項７】 前記バイアスキャパシタの容量は、最小送信周波数における
    バイアスキャパシタのリアクタンスが約２オームであることが好適であるように
    選択される請求項２に記載の電力増幅コア。
  8. 【請求項８】 前記第１のＦＥＴセル列に対して並列に接続された第２のＦ
    ＥＴセル列を更に備えた請求項２に記載の電力増幅コア。
  9. 【請求項９】 最小送信周波数を更に有し、 前記第１のＦＥＴセル列に対して並列に接続された第２のＦＥＴセル列を更に
    備え、 前記バイアスキャパシタの容量は、最小送信周波数におけるバイアスキャパシ
    タのリアクタンスが０．２〜２０オームの範囲内であるように選択され、 前記少なくとも２つのＦＥＴセルはそれぞれ入力インピーダンスを有し、且つ
    抵抗ネットワークは同抵抗ネットワークが関連したＦＥＴセルの入力インピーダ
    ンスを１０％未満減少させるように選択された出力インピーダンスを有する請求
    項２に記載の電力増幅コア。
  10. 【請求項１０】 ＲＦ信号を増幅するための、入力ポート及び出力ポートを
    有する電力増幅コアであって、 ＲＦ信号を増幅するための並列に接続された少なくとも２つのＦＥＴセル列か
    ら成り、 各前記少なくとも２つのＦＥＴセル列は、 前記出力ポートに対して直列に接続され少なくとも２つのＦＥＴセルと、 前記少なくとも２つのＦＥＴセルにＲＦ信号を送信するために入力ポートと
    少なくとも２つのＦＥＴセルとを接続するバイアスネットワークとを備え、 前記バイアスネットワークは、 関連したＦＥＴセルにＲＦ信号を送信するＡＣ用の入力ポートに接続された
    バイアスキャパシタと、 前記関連したＦＥＴセルにＤＣバイアスを供給するためにバイアスキャパシ
    タから関連したＦＥＴセルに接続された抵抗ネットワークとを備え、 前記ＤＣバイアスは、関連したＦＥＴセルがバイアスキャパシタを通して送信
    されたＲＦ信号を増幅するように選択される電力増幅コア。
  11. 【請求項１１】 前記バイアスネットワークは、少なくとも２つのＦＥＴセ
    ルがそれぞれＲＦ信号をほぼ同量増幅するように選択される請求項１０に記載の
    電力増幅コア。
  12. 【請求項１２】 最小送信周波数を更に有し、 前記バイアスキャパシタの容量は、前記最小送信周波数におけるバイアスキャ
    パシタのリアクタンスが０．２〜２０オームの範囲内であるように選択され、 前記少なくとも２つのＦＥＴセルはそれぞれ入力インピーダンスを有し、前記
    抵抗ネットワークは、同抵抗ネットワークが関連したＦＥＴセルの入力インピー
    ダンスを１０未満減少させるように選択された出力インピーダンスを有する請求
    項１０に記載の電力増幅コア。
  13. 【請求項１３】 ＲＦ信号を増幅するための電力増幅器であって、 ＲＦ信号を増幅するための少なくとも１つのＦＥＴセル列と、 前記少なくとも２つのＦＥＴセルにＲＦ信号を送信するために入力ポートと前
    記少なくとも２つのＦＥＴセルとを接続するバイアスネットワークとを備え、 前記少なくとも１つのＦＥＴセル列は出力ポートに対して直列に接続された少
    なくとも２つのＦＥＴセルから成る、入力ポート及び出力ポートを備えたＲＦ信
    号を増幅するための少なくとも１つのコア増幅器と、 前記少なくとも１つのコア増幅器に位相が一致した状態でＲＦ信号を提供する
    ための入力分配器と、 前記少なくとも１つのコア増幅器の出力を結合するための出力結合器とから成
    り、 前記バイアスネットワークは、 関連したＦＥＴセルにＲＦ信号を送信するＡＣ用の入力ポートに接続された
    バイアスキャパシタと、 前記関連したＦＥＴセルにＤＣバイアスを供給するためにバイアスキャパシ
    タから関連したＦＥＴセルに接続された抵抗ネットワークとを備え、 前記関連したＦＥＴセルが前記バイアスキャパシタを介して送信されたＲＦ
    信号を増幅するように選択される 電力増幅器。
  14. 【請求項１４】 前記電力増幅器は、 前記入力分配器に接続された入力整合回路と、 前記出力ポートから出力結合器に接続された出力整合ネットワークとを更に有
    する請求項１３に記載の電力増幅器。
  15. 【請求項１５】 前記バイアスネットワークは、前記少なくとも２つのＦＥ
    ＴセルがそれぞれＲＦ信号を概ね同量増幅するように選択される請求項１４に記
    載の電力増幅器。
  16. 【請求項１６】 前記少なくとも２つのＦＥＴセルはそれぞれ入力インピー
    ダンスを有し、前記抵抗ネットワークは、同抵抗ネットワークが関連したＦＥＴ
    セルの入力インピーダンスを１０％未満減少させるように選択された出力インピ
    ーダンスを有する請求項１４に記載の電力増幅器。
  17. 【請求項１７】 前記抵抗ネットワークは、出力ポートかバイアスレジスタ
    列に接続された上段レジスタと、前記バイアスレジスタ列からバイアス電圧ポー
    トに接続された下段レジスタとを備え、前記バイアスレジスタ列は前記少なくと
    も２つのＦＥＴセルのそれぞれと関連したバイアスレジスタを備え、 前記電力増幅器は最小送信周波数を有し、この最小送信周波数におけるバイア
    スキャパシタの容量はバイアスキャパシタのリアクタンスが０．２〜２０オーム
    の範囲内であるように選択される請求項１４に記載の電力増幅器。
  18. 【請求項１８】 最小送信周波数を更に有し、バイアスキャパシタの容量は
    、最小送信周波数におけるバイアスキャパシタのリアクタンスが０．２〜２０オ
    ームの範囲内であるように選択される請求項１４に記載の電力増幅器。
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