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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen Leistungsverstärker und
insbesondere monolithische Mikrowellen-ICs ("IC = integrated circuit"/integrierte Schaltung),
die Feldeffekttransistoren in Leistungsverstärkern einsetzen.
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Hintergrund der Erfindung
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Leistungsverstärker sind
in verschiedenen Telekommunikationssystemen weit verbreitet, wo
sie üblicherweise
zur Verstärkung
eines HF-Signals vor der Übertragung
des Signals von einer Antenne aus eingesetzt werden. Der Leistungsverstärker umfasst ein
oder mehrere Halbleiterbauteile, die zum Verstärken des Signals verwendet
werden. Konventionelle Systeme stellen typischerweise ein verstärktes HF-Signal
zur Verfügung,
das eine Ausgangsspannung auf weist, die durch die maximale Spannung
begrenzt ist, zu der die Halbleiterbauteile fähig sind. Daher wird, um die
Leistungsausgabe des Leistungsverstärkers zu erhöhen, der
Ausgangsstrom erhöht. Die
Abmessungen der Verkabelung, die den Leistungsverstärker mit
der Antenne verbindet, steht in direkter Beziehung zu dem Ausgangsstrom
des HF-Signals. Eine größer dimensionierte
Verkabelung für
höhere
Ströme
bedingt erhöhte
Kosten für
die Verkabelung, größere Stecker,
eine vergrößerte Kabelmasthalterung
und ein erhöhter
Volumenbedarf beim Verlegen des Kabels. Deshalb ist es wünschenswert,
den Ausgangsstrom eines Leistungsverstärkers zu minimieren.
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Andere
Designziele bei einem Design eines MMIC-Leistungsverstärkers ("MMIC = monolithic
microwave integrated circuit"/monolithischer
Mikrowellen-IC) umfassen das Minimieren des Versorgungsstroms und
das Reduzieren der Impedanzfehlanpassung zwischen dem Leistungsverstärker und
anderen Systembauteilen. Der Versorgungsstrom für einen Leistungsverstärker hängt von
der abgegebenen Leistung, der Verlustleistung und der Versorgungsspannung
ab, bei der der Leistungsverstärker
betrieben wird. Zunahmen in der benötigten Ausgangsleistung und
der Verlustleistung des Verstärkers
verursachen in gleichem Maße
Zunahmen beim DC-Versorgungsstrom des Bauteils, was in erhöhten Linienbreiten
für die
Verbindungen zwischen den Halbleiterbauteilen und in Veränderungen
für das
Substrat resultiert, um die höheren
Versorgungsströme
aufzunehmen. Die erhöhten
Linienbreiten erniedrigen die Leistungsdichte des Leistungsverstärkers und
führen zu
einer erhöhten,
den verbindenden Leitungen zugeordneten parasitären Kapazität. Deshalb ist es wün schenswert,
den Versorgungsstrom des Leistungsverstärkers zu minimieren.
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Eine
Fehlanpassung zwischen dem Leistungsverstärker und anderen Systemkomponenten resultiert
in einer erniedrigten Drain-Effizienz und einer schmäleren Bandbreite.
Typische Leistungsverstärker
zeigen ungefähr
3 Ohm Ausgangskanalimpedanz, die mit einem Mehrfachen der Ausgangsimpedanz
kombiniert werden muss. Wenn beispielsweise vier FETs kombiniert
werden, resultiert dies in 200 Ohm für eine kombinierte 50-Ohm-Anpassung.
Demnach beträgt
das Umsetzungsverhältnis
200/3 = 67:1. Deshalb ist es wünschenswert,
die Fehlanpassung zwischen dem Leistungsverstärker und anderen Systemkomponenten
zu reduzieren.
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FR-A-2
536 224 offenbart einen Videofrequenzverstärker, der eine Verstärkerschaltung
umfasst. Die Verstärkerschaltung
umfasst eine FET-Zellreihe, die drei FET-Zellen und ein Vorspannungsnetzwerk
umfasst. Es ist ein einzelner Kondensator pro FET-Zellreihe vorhanden.
FR-A-2 536 224 offenbart nicht, dass ein Vorspannungskondensator jeder
der FET-Zellen in der FET-Zellreihe zugeordnet ist.
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US 3,424,858 offenbart eine
Verstärkerschaltung,
die drei Transistoren umfasst, die in Serie mit einem Ausgangsport
verbunden sind.
US 3,424,858 offenbart
nicht, dass lediglich eine der Transistorenausgaben an den Ausgangsport
gekoppelt ist.
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Für ein vollständiges Verständnis der
Erfindung, ihrer Ziele und Vorteile kann auf die folgende Beschreibung
und die begleitenden Zeichnungen Bezug genommen werden.
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Zusammenfassung
der Erfindung
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Gemäß einem
ersten Aspekt stellt die vorliegende Erfindung einen Leistungsverstärkerkern,
wie in Anspruch 1 beansprucht, zur Verfügung.
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Gemäß einem
weiteren Aspekt stellt die vorliegende Erfindung einen Leistungsverstärker, wie
in Anspruch 6 beansprucht, zur Verfügung.
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Kurze Beschreibung
der Zeichnungen
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1a ist
ein Blockdiagramm eines Leistungsverstärkersystems gemäß dem Stand
der Technik;
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1b ist
ein Blockdiagramm eines Leistungsverstärkersystems, das Kernverstärker gemäß den Prinzipien
der Erfindung einsetzt;
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2 ist
ein detailliertes Schema der gegenwärtig bevorzugten Ausführungsform
der vorliegenden Erfindung;
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3 ist
ein Kernlayoutdiagramm der gegenwärtig bevorzugten Ausführungsform
der vorliegenden Erfindung;
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4 veranschaulicht
den Unterschied in den Verstärkungscharakteristiken
der gegenwärtig bevorzugten
Ausführungsform
der Erfindung und einem Standard-FET; und
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5 ist
ein Blockdiagramm einer Leistungsverstärkerschaltung, die Kernverstärker gemäß den Prinzipien
der Erfindung einsetzt.
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Detaillierte
Beschreibung der bevorzugten Ausführungsform
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1A veranschaulicht
ein typisches Leistungsverstärkersystem
gemäß dem Stand
der Technik, das HF-Signale verstärkt. Ein AC-DC-Wandler 20,
der sich innerhalb eines Gebäudes
befindet, wandelt Netzstrom wie etwa 115 V AC, 60 Hz zu 45 V DC. Der
Ausgang des AC-DC-Wandlers 20 wird zu einem Leistungsverstärker 22 gelegt,
der sich auf dem Dach des Gebäudes
befindet. Der Leistungsverstärker 22 umfasst
einen DC-DC Wandler 24 und einen Kernverstärker 26 zusätzlich zu
anderen Systemkomponenten, die dem Fachmann gut bekannt sind. Der DC-DC-Wandler 24 wandelt
die Leistung mit 45 V DC auf einen Spannungspegel, der für den Kernverstärker 26 verwendbar
ist. Im Allgemeinen wird eine Spannung im Bereich von 9 V DC bis
15 V DC zur Verfügung
gestellt, da die in dem Kernverstärker zur Verstärkung eingesetzten
FETs einen maximalen Drain-Source-Spannungsdurchbruch innerhalb
dieses Bereichs aufweisen.
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Bezugnehmend
auf 1B ist ein Leistungsverstärkersystem 28 veranschaulicht,
das einen Kernverstärker 32 gemäß den Prinzipien
der Erfindung einsetzt. Das Leistungsverstärkersystem 28 unterscheidet
sich von dem System gemäß dem Stand
der Technik darin, dass der Ausgang des AC-DC-Wandlers 20 an den Kernverstärker gekoppelt
ist, ein DC-DC-Wandler
wird nicht benötigt.
Der Kernverstärker 32 der
gegenwärtig
bevorzugten Ausführungsform
ist in der Lage, mit einem Betriebsspannungspegel zu arbeiten, der
größer ist
als der von Systemen gemäß dem Stand
der Technik. Das Entfernen des DC-DC-Wandlers 24 aus dem
Leistungsverstärkersystem 28 verbessert
die Systemleistungseffizienz, reduziert das Systemvolumen und reduziert
die Systemkosten.
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Unter
Bezugnahme auf 2 ist ein N-stufiger, M-fach paralleler Leistungskern 41 gemäß den Lehren
der vorliegenden Erfindung gezeigt. Die bevorzugte Ausführungsform
ist ein dreistufiger, 2-fach paralleler Leistungskern. Der M-fach
parallele Leistungskern 41 umfasst zwei parallele Verstärkerkerne 40,
die eine Verstärkung
eines HF-Signals zur Verfügung
stellen, das über
einen Eingangsport gekoppelt wird. Obwohl lediglich zwei Verstärkerkerne 40 in
der gegenwärtig
bevorzugten Ausführungsform
parallel gekoppelt sind, können
die Prinzipien an der Erfindung leicht auf das parallele Koppeln
von mehr als zwei Verstärkerkernen 40 ausgedehnt
werden. In der bevorzugten Ausführungsform
befindet sich das HF-Signal in einem Bereich von 26 GHz bis 31 GHz, es
liegt jedoch im Geltungsbereich der Erfindung, dass sich die HF-Signale
innerhalb des Bereichs von 600 MHz bis 50 GHz befinden. Ein PHEMT-Prozess unter
Verwendung eines GaAs-Substrats mit 4 mil wird eingesetzt, um die
gegenwärtig
bevorzugte Ausführungsform
aufzubauen. Die Prinzipien der Erfindung jedoch werden weder durch
den Prozess noch durch das Substratmaterial, das zum Aufbauen des Bauteils
eingesetzt wird, beschränkt.
Jeder der Verstärkerkerne 40 umfasst
ein Vorspannungsnetzwerk 44, das zwischen den Eingangsport 42 und
einer Reihe von drei FET-Zellen 46 gekoppelt ist. Obwohl
die bevorzugte Ausführungsform
der Erfindung drei in Serie geschaltete FET-Zellen 46 einsetzt,
ist es vorgesehen, dass zwei oder mehr FET-Zellen in Serie gekoppelt
werden. Die FET-Zellen 46 erstrecken sich von einem einzelnen
Massepunkt 47 zu einem Ausgangsport 48. Dadurch,
dass jedem Ende des M-fach parallelen Leistungskerns 41 ein
Massepunkt 47 benötigt
wird, wird die Leistung verbessert, da die Kerngröße aufgrund
von der Kanalseite zuge ordneten Phasenproblemen nicht begrenzt wird.
Das Vorspannungsnetzwerk 44 AC-koppelt das HF-Signal an
jede der FET-Zellen 46.
Das verstärkte
HF-Signal wird von jedem der Verstärkerkerne 40 an den
einzelnen Ausgangsport 48 gekoppelt. Normalerweise dem Ausgangport
zugeordnete Phasenprobleme werden durch den einzelnen, in der bevorzugten
Ausführungsform
eingesetzten, Ausgangsport 48 minimiert.
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Das
Vorspannungsnetzwerk 44 umfasst eine Reihe von Widerständen, die
einen DC-Vorspannungspunkt für
jede der FET-Zellen 46 zur Verfügung stellt. Die Reihe von
Widerständen
umfasst einen oberen Widerstand 56, zwei Vorspannungswiderstände 54 und
einen unteren Widerstand 52. Die Reihe von Widerständen wird
so gewählt,
das eine DC-Vorspannung, Vgs, von –0,2 Volt dem Gate-Source-Übergang
jeder FET-Zelle 46 in der Reihe von FET-Zellen zur Verfügung gestellt
wird. Zusätzlich
werden die Werte für
die Reihe von Widerständen
so gewählt,
das die Impedanz der Widerstandreihe nicht die Last der Gate-Source
der FET-Zellen 46 verringert. Eine obere Grenze für die Werte
der Widerstände
in der Widerstandsreihe wird jedoch dadurch gebildet, dass eine
Begrenzung der physikalischen Größe der Widerstände wünschenswert
ist. In der bevorzugten Ausführungsform
liegt der Realteil der Eingangsimpedanz bei der HF-Betriebsfrequenz
für jede
FET-Zelle ungefähr
bei 10 bis 15 Ω.
Deshalb wird der Wert für
den Vorspannungswiderstand 54 so gewählt, dass er vorzugsweise in einem
Bereich von 5 kΩ bis
15 kΩ liegt,
wobei ein Wert von 10 kΩ bevorzugt
ist. Die Werte für
die oberen und unteren Widerstände 52 und 56 werden
auf der Basis des Wertes des Vorspannungswiderstandes 54 gewählt. Die
optimalen Werte für
den unteren Widerstand 52 und den oberen Widerstand 56 werden
aus den folgenden Gleichungen bestimmt: Rlower
= Rbias + Vgs*(N+1)*Rbias/(Vdd–Vgg) Rupper = Rbias – Vgs*(N+1)*Rbias/(Vdd–vgg) Setze: Vgg = –1*Vdd/N
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Dabei
ist Vgs die gewünschte
DC-Spannung, die an den Gate-Source-Übergang des FET angelegt wird,
N die Anzahl an FET-Zellen 46 in der Reihe, Vdd die Spannung
am Ausgangsport und Vgg die an den unteren Widerstand 52 angelegte
Spannung. In der bevorzugten Ausführungsform ist N gleich 3,
Vdd gleich 15 Volt und Vgg wird auf –5 Volt eingestellt. Die sich
ergebenden optimalen Werte für die
oberen und unteren Widerstände 56 und 52 betragen
10,4 kΩ und
9,6 kΩ.
Die Werte für
die oberen und unteren Widerstände 56 und 52 werden
vorzugsweise so gewählt,
das sie gerechnete optimale Werte sind, es liegt jedoch innerhalb
des Geltungsbereichs der Erfindung, dass Werte gewählt werden,
die von den optimalen Werten um mehr als 30 % abweichen. Das Auswählen von
nicht optimalen Werte für
die oberen und unteren Widerstände 56 und 52 resultiert in
einer ungleichen DC-Vorspannung, die an die Reihe von FET-Zellen 46 angelegt
wird. In dem Maße,
in dem sich der Fehler in der DC-Vorspannung
erhöht, entwickeln
sich Hot Spots ("hot
spots = heiße
Stellen") in den Übergängen der
FET-Zellen 46, die möglicherweise
zu einer Zerstörung
der FET-Zellen 46 führen.
Bei sich erhöhenden
Ausgangsleistungspegeln entwickeln sich Hot Spots bei einem geringeren Fehler
in der DC-Vorspannung, die an die FET-Zellen angelegt wird. Deshalb
ist es bei niedrigen Ausgangsleistungspegeln möglich, die Erfindung mit einem
signifikanten DC-Vorspannungsfehler zu betreiben, ohne dass sich
destruktive Hot Spots entwickeln.
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Das
Vorspannungsnetzwerk 44 enthält auch einen Vorspannungskondensator 50,
der jeder FET-Zelle 46 entspricht. Der Vorspannungskondensator 50 filtert
die DC-Komponente des HF-Sinals aus und koppelt die sich ergebende
AC-Komponente an die Reihe von Widerständen und die entsprechende
FET-Zelle 46. Der Wert des Vorspannungskondensators 50 wird
vorzugsweise so gewählt,
das er ungefähr
2 Ω Reaktanz
bei der niedrigsten Übertragungsfrequenz
darstellt. Es kann jedoch ein großer Wertebereich für den Vorspannungskondensator 50 verwendet
werden. Die obere Grenze für
den Kapazitätswert
wird dadurch gesetzt, dass eine Begrenzung der physikalischen Größe des Vorspannungskondensators 50 wünschenswert
ist. Größere Kapazitätswerte
benötigen
einen größeren Oberflächenbereich
für die
Platten des Kondensators 50. Die untere Grenze für den Kapazitätswert wird
durch den Dämpfungsbetrag
des HF-Signals gebildet, der akzeptierbar ist. In der bevorzugten
Ausführungsform wird
das HF-Signal um weniger als 0,5 dB gedämpft. Es liegt jedoch im Geltungsbereich
der Erfindung, Kapazitätswerte
für den
Vorspannungskondensator zu wählen,
die in höheren
Dämpfungswerten
in Abhängigkeit
von den Designfehlanpassungsanforderungen für das Erreichen der gewünschten
Amplituden- und
Phasenziele.
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Bezugnehmend
auf 3 wird ein Kernlayout 58 für die bevorzugte
Ausführungsform
des M-fach parallelen Leistungskerns 41 veranschaulicht.
Der Fachmann wird erkennen, das das Kernlayout 58 in einer
Form vorliegt, die zur Eingabe in ein Cadence-Computersystem geeignet
ist. Das HF- Eingangssignal
wird über
den Eingangsport 42 an den Vorspannungskondensator 50 gekoppelt,
der jedem der FET-Zellen 46 entspricht. Jeder der Vorspannungskondensatoren 50 ist
mit dem Gate der entsprechenden FET-Zelle 46 und mit einer
Widerstandsreihe verbunden, die den oberen Widerstand 56,
einen unteren Widerstand 52 und zwei Vorspannungswiderstände 54 umfasst.
Das verstärkte
HF-Signal wird von den FET-Zellen 46 an den Ausgangsport 48 gekoppelt.
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Wiederum
unter Bezugnahme auf 2 gestaltet sich der Betrieb
der bevorzugten Ausführungsform
wie folgt. Eine DC-Vorspannung wird auf jede der FET-Zellen 46 durch
das Teilen der Ausgangsspannung über
die Widerstandsreihe angelegt, die den oberen Widerstand 56,
die zwei Vorspannungswiderstände 54 und
den unteren Widerstand 52 umfasst. Die DC-Vorspannung,
die an jede der FET-Zellen 46 angelegt wird, ist so, dass
der Betriebspunkt jeder FET-Zelle 46 auf ungefähr den gleichen
Wert eingestellt wird. Ein HF-Signal, das dem Eingangsport 42 eingegeben
wird, wird über
jeden der Vorspannungskondensatoren 50 an beide Verstärkerkerne 40 AC-gekoppelt.
Die sich ergebende AC-Komponente des HF-Signals wird dann der DC-Vorspannung
hinzufügt,
die durch die Widerstandreihe zur Verfügung gestellt wird und das
vorgespannte HF-Signal wird dann an die FET-Zelle 46 angelegt,
die dem Vorspannungskondensator 52 entspricht. Da jede
der FET-Zellen 46 in der Reihe von FET-Zellen 46 auf
den gleichen Betriebspunkt eingestellt wird, werden sie auf ungefähr den gleichen Grad
eingeschaltet und so ein Fließen
des Stroms durch die Reihe von FET-Zellen 46 bewirkt. Zusätzlich teilt
sich die Lastspannung am Ausgangsport 48 ungefähr gleich
auf jede der FET-Zellen 46 auf. Die Leistung, die über jede
der FET-Zellen 46 hinweg verloren geht, ist ungefähr gleich,
da ein gemeinsamer Strom durch jede der FET-Zellen 46 fließt und die
Drain-Source-Spannung jeder der FET-Zellen 46 ungefähr gleich
ist. Der Strom fließt
von dem Ausgangsport 48 durch die FET-Zellen 46 jedes
der Verstärkerkerne 40 zu
den entsprechenden Massepunkten 47.
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Werden
die FET-Zellen 46 seriell verbunden und Mittel zur Verfügung gestellt,
um die Drain-Source-Spannung ungefähr gleich über jede FET-Zellen 46 hinweg
zu teilen, kann eine Betriebsspannung von ungefähr einem N-fachen (wobei N
die Anzahl an FET-Zellen 46 darstellt, die seriell verbunden
sind) der konventionellen Betriebsspannung erhalten werden. Die
Verwendung einer höheren
Betriebsspannung führt
zu einer proportionalen Abnahme des FET-Zellkanalstroms für Leistungskerne,
die die gleiche Leistungsabgabe aufweisen. Der niedrigere Kanalstrom
ermöglicht
die Verwendung von proportional kleineren Linienbreiten für die Pfade,
die die FET-Zellen 46 verbinden. Die Reduzierung der Linienbreiten
erlaubt eine dichtere Packung der Verstärkerkerne und reduziert die
mit den Pfaden verbundenen parasitären Kapazitäten. Zusätzlich erhöht sich die reale Kanalimpedanz
um einen Faktor von N2, wenn sich die Betriebsspannung
um einen Faktor von N erhöht
und der Kanalstrom erniedrigt sich um einen Faktor N. Außerdem erniedrigt
sich die parasitäre
Ausgangskapazität
jedes Leistungsverstärkerkerns
um einen Faktor 1/N aufgrund des Stapeln der FET-Zellen, wodurch
Phasenanpassungsprobleme minimiert werden, die mit dem Ausgang des
M-fach parallelen Leistungskerns 41 verbunden sind.
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Bezugnehmend
auf 4 ist ein Graph gezeigt, der die Kleinsignalverstärkung und
die Stabilitätscharakteristiken
der gegenwärtig
bevorzugten Ausführungsform
in Bezug auf einen konventionell konfigurierten Leistungskern veranschaulicht.
Der konventionelle Leistungskern setzt 6 parallel verbundene FET-Zellen
ein, wohingegen die bevorzugte Ausführungsform eine doppelte dreistufige
FET-Zellkonfiguration ist. Die Verstärkungscharakteristik 60 des
konventionellen Leistungskerns erniedrigt sich langsam von 22 dB
bei 1 GHz auf 10,5 dB bei 15 GHz. Die Verstärkungscharakteristik 64 der
gegenwärtig
bevorzugten Ausführungsform
ist ungefähr
1,5 dB niedriger als die konventionelle Leistungskernverstärkung über den
Frequenzbereich, der sich von 1 GHz bis 15 GHz erstreckt. Obwohl
eine geringfügige Abnahme
der Kleinsignalverstärkung
vorhanden ist, veranschaulicht ein Vergleich der Stabilitätscharakteristik 66 der
gegenwärtig
bevorzugten Ausführungsform
mit der Stabilitätscharakteristik 62 des
konventionellen Leistungskerns die erhöhte Stabilität der bevorzugten
Ausführungsform.
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5 veranschaulicht
einen Leistungsverstärker 70,
der einen M-fach parallelen Leistungskern 41 gemäß den Lehren
der Erfindung umfasst. Ein PA-Eingang 72 für den Leistungsverstärker 70 koppelt
ein HF-Signal an einen Eingangsteiler 74. Der Eingangsteiler 74 teilt
das HF-Signal in sechs HF-Eingangssignale, die an die Eingänge der
entsprechenden Eingangsanpassungsschaltungen 76 gekoppelt
sind. Die Ausgänge
der Eingangsanpassungsschaltungen 76 sind mit den Eingangsports 42 von
vier entsprechenden Leistungskernen 41 verbunden. Obwohl
getrennte Eingangsanpassungsschaltungen 76 in der Ausführungsform
verwendet werden, ist es innerhalb des Geltungsbereichs der Erfindung,
wohl bekannte Designtechniken zu verwenden, um jede Eingangsanpassungsschaltung 76 mit
dem Vorspannungsnetzwerk zugeordneten Leistungskern 41 zu
kombinieren. Zweifache Dreistufenleistungskerne werden für die Ausführungsform
eingesetzt, obwohl die Prinzipien der Erfindung auf andere Leistungskernkonfigurationen,
wie etwa zweifache fünfstufige
Leistungskerne ausgedehnt werden können. Jeder der Leistungskerne 41 verstärkt das entsprechende
HF-Eingangssignal. Die verstärkten HF-Signale
werden dann über
Ausgangsanpassungsschaltungen 70 und einen Ausgangskombinierer 80 kombiniert.
Die sich ergebende PA-Ausgabe 82 wird an die Leistungsverstärkerlast
(nicht abgebildet) gekoppelt.
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Der
Leistungsverstärker 70 stellt
ein Mittel zum Kombinieren mehrfacher Leistungskerne 41 zur Verfügung, um
einen skalierbaren Verstärkungspegel für das HF-Signal
zur Verfügung
zu stellen. Die erhöhte
Impedanz des Leistungskerns 41 stellt eine erhöhte Drain-Effizienz
und eine erhöhte
Bandbreite aufgrund der verbesserten Impedanzanpassung der Leistungskernausgänge zur
Verfügung.
Zusätzlich führt die
Abnahme des Betriebsstroms, die durch die Verwendung einer höheren Betriebspannung
bewirkt wird, zu einer Reduzierung in den Abmessungen der Verbindungskabel
und den zugeordneten Komponenten zwischen dem Leistungsverstärker und
der DC-Versorgung.
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Demnach
sollte es aus dem Obenstehenden klar sein, dass als Ergebnis der
vorliegenden Erfindung ein Kernverstärker zur Verfügung gestellt
wird, durch den unter anderem die prinzipiellen Ziele vollständig erreicht
werden. Es ist gleichermaßen
offensichtlich und vorgesehen, dass eine Modifizierung und/oder
Veränderungen
der dargestellten Ausführungsform
vorgenommen werden können,
ohne von der Erfindung abzuweichen. Entsprechend ist es ausdrücklich beabsichtigt,
dass die vorangehende Beschreibung und die begleitenden Zeichnungen
lediglich bevorzugte Ausführungsfor men
veranschaulichen und nicht beschränken und dass der Geltungsbereich
der vorliegenden Erfindung durch Bezug auf die beigefügten Ansprüche und
ihre rechtlichen Entsprechungen bestimmt wird.