JP2019192747A - 積層セラミック電子部品及びその製造方法、並びに回路基板 - Google Patents
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Abstract
【課題】実装スペースを節約可能な積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、セラミック素体１１と、外部電極と、を具備する。セラミック素体は、第１方向を向いた第１主面及び第２主面Ｍ１、Ｍ２と、第１方向に積層された複数の内部電極１２と、第１主面から第２主面に向けて径が小さくなり、複数の内部電極が露出するテーパ面１９ａを含む貫通孔１９と、を有する。外部電極は、テーパ面に沿って配置された第１導電層１４ａと、第１主面に沿って配置され、第１導電層に接続される第２導電層１４ｂと、を有する。【選択図】図６Ａ
Description
本発明は、低背型の積層セラミック電子部品及びその製造方法、並びに回路基板に関する。
代表的な積層セラミック電子部品として、積層セラミックコンデンサが知られている。電子機器の小型化、薄型化、高機能化などに伴い、電子機器に搭載される積層セラミックコンデンサには実装スペースの縮小が求められている。特許文献１には、低背型の積層セラミックコンデンサが開示されている。
特許文献１に記載の積層セラミックコンデンサは、配線基板に半田付けされる外部電極を有し、半田が外部電極の外表面を濡れ上がることにより配線基板に対する高い接合強度が得られる。しかし、この積層セラミックコンデンサでは、外部電極の外側に半田が張り出すため、配線基板上における実装面積が拡大する。
以上のような事情に鑑み、本発明の目的は、実装スペースを節約可能な積層セラミック電子部品及びその製造方法、並びに回路基板を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、第１方向を向いた第１主面及び第２主面と、上記第１方向に積層された複数の内部電極と、上記第１主面から上記第２主面に向けて径が小さくなり、上記複数の内部電極が露出するテーパ面を含む貫通孔と、を有する。
上記外部電極は、上記テーパ面に沿って配置された第１導電層と、上記第１主面に沿って配置され、上記第１導電層に接続される第２導電層と、を有する。
上記セラミック素体は、第１方向を向いた第１主面及び第２主面と、上記第１方向に積層された複数の内部電極と、上記第１主面から上記第２主面に向けて径が小さくなり、上記複数の内部電極が露出するテーパ面を含む貫通孔と、を有する。
上記外部電極は、上記テーパ面に沿って配置された第１導電層と、上記第１主面に沿って配置され、上記第１導電層に接続される第２導電層と、を有する。
この積層セラミック電子部品では、外部電極が半田付けされる際に、半田が第２導電層から第１導電層に沿って濡れ上がり、貫通孔内に吸い上げられる。これにより、この積層セラミック電子部品では、半田を外側に張り出させることなく、外部電極における半田の接続面積を広く確保することができる。
また、貫通孔の径は、第１主面から第２主面に向けて小さくなっている。つまり、第１主面側で貫通孔の径が大きいため、半田が貫通孔内に進入しやすい。また、第１主面側から貫通孔内に進入した半田は、毛細管現象によって、第２主面に近づくにつれて強く吸い上げられる。これにより、半田が良好に貫通孔内に入り込む。
また、貫通孔の径は、第１主面から第２主面に向けて小さくなっている。つまり、第１主面側で貫通孔の径が大きいため、半田が貫通孔内に進入しやすい。また、第１主面側から貫通孔内に進入した半田は、毛細管現象によって、第２主面に近づくにつれて強く吸い上げられる。これにより、半田が良好に貫通孔内に入り込む。
上記外部電極は、第１外部電極及び第２外部電極を含んでもよい。
上記貫通孔は、上記第１外部電極及び上記第２外部電極にそれぞれ設けられた複数の貫通孔を含んでもよい。
この構成では、複数の貫通孔の作用によって第１外部電極及び第２外部電極における半田の接続面積が広くなるため、等価直列抵抗（ＥＳＲ：Equivalent Series Resonance）を低減することができる。
上記貫通孔は、上記第１外部電極及び上記第２外部電極にそれぞれ設けられた複数の貫通孔を含んでもよい。
この構成では、複数の貫通孔の作用によって第１外部電極及び第２外部電極における半田の接続面積が広くなるため、等価直列抵抗（ＥＳＲ：Equivalent Series Resonance）を低減することができる。
上記セラミック素体の第１方向の寸法が２００μｍ以下であってもよい。
この構成では、貫通孔の作用によって、低背型の積層セラミック電子部品であっても外部電極における半田の接続面積を広く確保することができる。
この構成では、貫通孔の作用によって、低背型の積層セラミック電子部品であっても外部電極における半田の接続面積を広く確保することができる。
上記外部電極は、上記第１導電層から上記第２主面に沿って延びる第３導電層を更に有してもよい。
この構成では、貫通孔から第２主面に溢れた半田が第３導電層に濡れ広がる。これにより、第２主面において半田を平坦に留めることができるため、実装スペースが増大しにくくなる。また、第３導電層で半田を確実に捕捉することができるため、電子機器内に半田が異物として混入することを防止することができる。
この構成では、貫通孔から第２主面に溢れた半田が第３導電層に濡れ広がる。これにより、第２主面において半田を平坦に留めることができるため、実装スペースが増大しにくくなる。また、第３導電層で半田を確実に捕捉することができるため、電子機器内に半田が異物として混入することを防止することができる。
上記セラミック素体では、上記第１方向と直交する第２方向の寸法が、上記第１方向及び上記第２方向と直交する第３方向の寸法よりも小さくてもよい。
上記外部電極は、上記第２方向の両端部に設けられた第１外部電極及び第２外部電極を含んでもよい。
この構成では、第１外部電極と第２外部電極との間の距離を小さく留めることができるため、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）を低減することができる。
上記外部電極は、上記第２方向の両端部に設けられた第１外部電極及び第２外部電極を含んでもよい。
この構成では、第１外部電極と第２外部電極との間の距離を小さく留めることができるため、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）を低減することができる。
本発明の一形態に係る回路基板は、上記積層セラミック電子部品と、上記第１主面に対向し、上記外部電極が半田で接合された配線基板と、を具備する。
この構成では回路基板における実装スペースを節約することができる。
この構成では回路基板における実装スペースを節約することができる。
上記半田が上記貫通孔内に入り込んでいてもよい。
この構成では、回路基板における実装スペースを更に節約することができる。
この構成では、回路基板における実装スペースを更に節約することができる。
本発明の一実施形態に係る積層セラミック電子部品の製造方法では、第１方向を向いた第１主面及び第２主面と、上記第１方向に積層された複数の内部電極と、を有する未焼成のセラミック素体が作製される
上記セラミック素体が焼成される。
焼成された上記セラミック素体の上記第１主面に短パルスレーザを照射することで、上記第１主面から上記第２主面に向けて径が小さくなり、上記複数の内部電極が露出するテーパ面を含む貫通孔が形成される。
上記テーパ面及び上記第１主面にわたって延びる導電層を含む外部電極が形成される。
上記短パルスレーザは、例えばピコ秒レーザ又はフェムト秒レーザである。
上記セラミック素体が焼成される。
焼成された上記セラミック素体の上記第１主面に短パルスレーザを照射することで、上記第１主面から上記第２主面に向けて径が小さくなり、上記複数の内部電極が露出するテーパ面を含む貫通孔が形成される。
上記テーパ面及び上記第１主面にわたって延びる導電層を含む外部電極が形成される。
上記短パルスレーザは、例えばピコ秒レーザ又はフェムト秒レーザである。
この製造方法により、上記の構成の積層セラミック電子部品が得られる。
また、この構成では、貫通孔の形成に短パルスレーザを用いることにより、アブレーション加工で貫通孔を形成することができる。したがって、セラミック素体に加わる熱の影響を抑制しつつ、より正確な形状に加工することができる。
更に、この構成では、焼成によって変形しにくい状態となったセラミック素体に貫通孔を形成するため、微細な貫通孔を形成可能となる。
加えて、この構成では、焼成後に形成される貫通孔のテーパ面に露出した内部電極に外部電極が接続される。このため、焼成時にセラミック素体に加わる熱の影響を受けることなく、内部電極と外部電極とを良好に接続することができる。
また、この構成では、貫通孔の形成に短パルスレーザを用いることにより、アブレーション加工で貫通孔を形成することができる。したがって、セラミック素体に加わる熱の影響を抑制しつつ、より正確な形状に加工することができる。
更に、この構成では、焼成によって変形しにくい状態となったセラミック素体に貫通孔を形成するため、微細な貫通孔を形成可能となる。
加えて、この構成では、焼成後に形成される貫通孔のテーパ面に露出した内部電極に外部電極が接続される。このため、焼成時にセラミック素体に加わる熱の影響を受けることなく、内部電極と外部電極とを良好に接続することができる。
焼成時の上記セラミック素体には、上記複数の内部電極が露出していなくてもよい。
この構成では、焼成時に内部電極が酸化することを防止することができる。
この構成では、焼成時に内部電極が酸化することを防止することができる。
上記セラミック素体に上記第１主面側からスパッタリングを行うことにより上記外部電極を形成してもよい。
この構成では、貫通孔のテーパ面が第１主面側に向けて広がっているため、第１主面側からのスパッタリングによって、テーパ面に沿った導電層を含む外部電極を良好に形成することができる。
この構成では、貫通孔のテーパ面が第１主面側に向けて広がっているため、第１主面側からのスパッタリングによって、テーパ面に沿った導電層を含む外部電極を良好に形成することができる。
実装スペースを節約可能な積層セラミック電子部品及びその製造方法、並びに回路基板を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、厚さ（Ｚ軸方向の寸法）が２００μｍ以下の低背型として構成される。また、積層セラミックコンデンサ１０では、例えば、長手方向（Ｘ軸方向）の寸法を０．５ｍｍ〜２．０ｍｍとすることができ、短手方向（Ｙ軸方向）の寸法を０．２ｍｍ〜１．０ｍｍとすることができる。
より具体的に、積層セラミックコンデンサ１０のサイズは、例えば、０．６ｍｍ×０．３ｍｍ×５０μｍ、１．０ｍｍ×０．５ｍｍ×８０μｍ、１．６ｍｍ×０．８ｍｍ×１００μｍなどとすることができる。勿論、積層セラミックコンデンサ１０は、これら以外にも様々なサイズとすることができる。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。セラミック素体１１は、積層セラミックコンデンサ１０の本体として構成され、Ｘ軸方向に長尺に形成されている。外部電極１４，１５はそれぞれ、セラミック素体１１の表面を部分的に覆っている。
セラミック素体１１は、Ｘ軸方向を向いた一対の側面と、Ｙ軸方向を向いた一対の端面と、Ｚ軸方向を向いた一対の第１主面Ｍ１及び第２主面Ｍ２と、を含む６面体形状を有する。なお、セラミック素体１１は厳密に６面体形状でなくてもよく、例えば、セラミック素体１１の各面が曲面であってもよい。
セラミック素体１１は、容量形成部１６と、第１エンド部１７と、第２エンド部１８と、を有する。容量形成部１６は、セラミック素体１１のＹ軸方向の中央部に配置されている。エンド部１７，１８は、セラミック素体１１における容量形成部１６のＹ軸方向の両側に配置されている。
セラミック素体１１には、複数の第１内部電極１２と、複数の第２内部電極１３と、が設けられている。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。内部電極１２，１３は、セラミック素体１１のいずれの外面にも露出していない。
内部電極１２，１３は、容量形成部１６においてＺ軸方向に相互に対向している。第１内部電極１２は、容量形成部１６から第１エンド部１７に延び、第２エンド部１８には配置されていない。第２内部電極１３は、容量形成部１６から第２エンド部１８に延び、第１エンド部１７には配置されていない。
内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。
セラミック素体１１では、内部電極１２，１３間の各誘電体セラミック層の静電容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
なお、セラミック素体１１は、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などで構成してもよい。
図１に示すように、セラミック素体１１には、Ｚ軸方向に貫通する第１貫通孔１９及び第２貫通孔２０が設けられている。第１貫通孔１９は、第１エンド部１７にＸ軸方向に沿って配列されている。第２貫通孔２０は、第２エンド部１８にＸ軸方向に沿って配列されている。外部電極１４，１５は、第１主面Ｍ１上の概ねエンド部１７，１８に相当する位置に配置されている。
図４は、積層セラミックコンデンサ１０の図１のＣ−Ｃ'線に沿った断面図である。つまり、図４は、貫通孔１９，２０が設けられた位置における断面を示している。図５は、積層セラミックコンデンサ１０の図１のＤ−Ｄ'線に沿った断面図である。つまり、図５は、第１エンド部１７の断面を示している。
貫通孔１９，２０の内面は、第１主面Ｍ１から第２主面Ｍ２に向けてＸ−Ｙ平面に沿った径が小さくなるテーパ面１９ａ，２０ａとして構成される。テーパ面１９ａ，２０ａのＸ−Ｙ平面に沿った形状は、典型的には円形又は楕円形であるが、これに限定されず、例えば多角形状などであってもよい。
第１貫通孔１９は、複数の第１内部電極１２を貫通している。このため、第１貫通孔１９のテーパ面１９ａには、第１内部電極１２が露出している。また、第２貫通孔２０は、複数の第２内部電極１３を貫通している。このため、第２貫通孔２０のテーパ面２０ａには、第２内部電極１３が露出している。
第１外部電極１４は、第１導電層１４ａと、第２導電層１４ｂと、を有する。第１導電層１４ａは、第１貫通孔１９のテーパ面１９ａに沿って配置され、複数の第１内部電極１２を接続している。第２導電層１４ｂは、第１主面Ｍ１における第１エンド部１７上の領域に配置され、全ての第１導電層１４ａをＸ軸方向に接続している。
第２外部電極１５は、第１導電層１５ａと、第２導電層１５ｂと、を有する。第１導電層１５ａは、第２貫通孔２０のテーパ面２０ａに沿って配置され、複数の第２内部電極１３を接続している。第２導電層１５ｂは、第１主面Ｍ１における第２エンド部１８上の領域に配置され、全ての第１導電層１５ａをＸ軸方向に接続している。
第１導電層１４ａ，１５ａは、テーパ面１９ａ，２０ａに沿って、所定の厚さで形成されている。このため、第１導電層１４ａ，１５ａは、テーパ面１９ａ，２０ａの形状に応じたテーパ形状を有し、貫通孔１９，２０を閉塞することなく、エンド部１７，１８をＺ軸方向に貫通する空間を形成している。
外部電極１４，１５はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の端子として機能する。外部電極１４，１５を形成する電気の良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。
また、外部電極１４，１５は、多層膜として構成されていてもよい。例えば、外部電極１４，１５は、セラミック素体１１側から、Ｃｕ，Ｎｉ，Ｓｎの順番で積層された多層膜とすることができる。また、セラミック素体１１に対するコンタクトメタルとして、例えば、Ａｇ，Ｔａ，Ｗ，Ｃｒ，Ｐｔ，Ｔｉを配置してもよい。
上記の構成により、積層セラミックコンデンサ１０では、外部電極１４，１５の間に電圧が印加されると、容量形成部１６において内部電極１２，１３の間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４，１５の間の電圧に応じた電荷が蓄えられる。
積層セラミックコンデンサ１０では、外部電極１４，１５がセラミック素体１１の短手方向であるＹ軸方向に対向しているため、外部電極１４，１５間の距離を小さく留めることができる。これにより、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）を低減することができる。
また、積層セラミックコンデンサ１０では、外部電極１４，１５に複数の第１導電層１４ａ，１５ａが設けられているため、外部電極１４，１５と内部電極１２，１３との接続面積が大きくなる。これにより、等価直列抵抗（ＥＳＲ：Equivalent Series Resonance）を低減することができる。
なお、積層セラミックコンデンサ１０の構成は、特定の構成に限定されず、積層セラミックコンデンサ１０に求められるサイズや性能などに応じて、公知の構成を適宜採用可能である。例えば、各内部電極１２，１３の枚数や、内部電極１２，１３の間の誘電体セラミック層の厚さは、適宜決定可能である。
［積層セラミックコンデンサ１０の実装］
図６Ａ〜６Ｃは、積層セラミックコンデンサ１０の配線基板１００への実装時の状態を示す部分断面図である。より詳細に、図６Ａ〜６Ｃは、配線基板１００の基材１０１上にパターニングされた電極１０２に、積層セラミックコンデンサ１０の外部電極１４，１５を半田Ｓで接合するプロセスを示している。
図６Ａ〜６Ｃは、積層セラミックコンデンサ１０の配線基板１００への実装時の状態を示す部分断面図である。より詳細に、図６Ａ〜６Ｃは、配線基板１００の基材１０１上にパターニングされた電極１０２に、積層セラミックコンデンサ１０の外部電極１４，１５を半田Ｓで接合するプロセスを示している。
積層セラミックコンデンサ１０は、外部電極１４，１５が半田Ｓを介して配線基板１００の電極１０２に接合される。なお、図６Ａ〜６Ｃには第１エンド部１７の第１外部電極１４のみが示されているが、第２エンド部１８の第２外部電極１５についても第１外部電極１４と同様の状態となる。
まず、図６Ａに示すように、配線基板１００の電極１０２上に半田Ｓが配置され、半田Ｓの上に外部電極１４，１５の第２導電層１４ｂ，１５ｂが配置される。半田Ｓ上に外部電極１４，１５の第２導電層１４ｂ，１５ｂが配置された状態で、リフロー炉などによって半田Ｓを溶融させると、半田Ｓが外部電極１４，１５に濡れ広がる。
このとき、図６Ｂに示すように、半田Ｓは、毛細管現象によって第１導電層１４ａ，１５ａに沿って貫通孔１９，２０内をＺ軸方向上方に吸い上げられる。これにより、図６Ｃに示すように、半田Ｓが貫通孔１９，２０内に入り込む。そして、半田Ｓを凝固させることにより、回路基板Ｃが得られる。
積層セラミックコンデンサ１０では、貫通孔１９，２０のテーパ面１９ａ，２０ａが、以下の点で、半田Ｓを貫通孔１９，２０内に良好に導きやすい形状となっている。まず１点目として、貫通孔１９が第１主面Ｍ１側において大きく開口している。このため、半田Ｓが貫通孔１９内にスムーズに進入することができる。
２点目として、貫通孔１９では、Ｚ軸方向上方ほど径が小さくなっており、つまり半田Ｓの流路が狭くなっている。このため、貫通孔１９内の半田Ｓが毛細管現象によって吸い上げられる力は、半田ＳがＺ軸方向上方に進入するほど大きくなる。これにより、半田Ｓが貫通孔１９内においてスムーズに吸い上げられる。
図７Ａ〜７Ｃは、比較例に係る積層セラミックコンデンサ２１０の配線基板１００への実装時の状態を示す部分断面図である。より詳細に、図７Ａ〜７Ｃは、配線基板１００の基材１０１上にパターニングされた電極１０２に、積層セラミックコンデンサ２１０を半田Ｓで接合するプロセスを示している。
比較例に係る積層セラミックコンデンサ２１０では、本実施形態に係る積層セラミックコンデンサ２１０とは異なり、セラミック素体２１１に貫通孔が形成されておらず、セラミック素体２１１の第１主面Ｍ１からＹ軸方向を向いた端面に延びるＬ字型の外部電極２１４が設けられている。
積層セラミックコンデンサ２１０では、まず図７Ａに示すように、配線基板１００の電極１０２上に半田Ｓが配置され、半田Ｓの上に外部電極２１４が配置される。半田Ｓ上に外部電極２１４が配置された状態で、リフロー炉などによって半田Ｓを溶融させると、半田Ｓが外部電極２１４に沿って濡れ広がる。
このとき、図７Ｂに示すように、半田Ｓは、外部電極２１４が設けられたセラミック素体２１１のＹ軸方向を向いた端面に沿ってＺ軸方向上方に濡れ上がる。そして、図７Ｃに示すように、外部電極２１４のＺ軸方向上部まで達した半田Ｓを凝固させることにより、比較例に係る回路基板Ｃ１が得られる。
図７Ｃに示すように、回路基板Ｃ１に実装された積層セラミックコンデンサ２１０では、Ｙ軸方向外側に向けて、半田Ｓが大きく張り出している。このため、積層セラミックコンデンサ２１０では、配線基板１００上に半田Ｓを配置するための領域を別途確保する必要があり、これにより実装面積が大きくなる。
この点、本実施形態に係る積層セラミックコンデンサ１０では、貫通孔１９，２０内に半田Ｓを形成することにより、半田Ｓを外側に張り出させることなく、外部電極１４，１５と半田Ｓとの接続面積を大きく確保することができる。このため、配線基板１００上に半田Ｓのための領域を別途確保する必要がない。
したがって、積層セラミックコンデンサ１０では、回路基板Ｃにおける実装スペースを節約することができる。このため、積層セラミックコンデンサ１０を用いることにより、回路基板Ｃの小型化を図ることができ、また回路基板Ｃにおける更なる高密度実装にも有利となる。
なお、外部電極１４，１５の第１導電層１４ａ，１５ａが設けられる貫通孔１９，２０の数や大きさなどの構成は、図１等に示す構成に限定されず、外部電極１４，１５と半田Ｓとの接合強度や積層セラミックコンデンサ１０自体の機械的強度などの観点から適宜決定可能である。
［積層セラミックコンデンサ１０の変形例］
本実施形態に係る積層セラミックコンデンサ１０の構成は、上記に限定されず、必要に応じて変更を加えることができる。例えば、積層セラミックコンデンサ１０では、外部電極１４，１５の構成に適宜変更を加えることができる。以下、外部電極１４，１５の変形例について説明する。
本実施形態に係る積層セラミックコンデンサ１０の構成は、上記に限定されず、必要に応じて変更を加えることができる。例えば、積層セラミックコンデンサ１０では、外部電極１４，１５の構成に適宜変更を加えることができる。以下、外部電極１４，１５の変形例について説明する。
外部電極１４，１５は、図７Ａ等に示す構成と同様に、第２導電層１４ｂ，１５ｂからセラミック素体１１のＹ軸方向を向いた端面に沿って延びる導電層を有していてもよい。この場合にも、積層セラミックコンデンサ１０では、半田Ｓが貫通孔１９，２０内に吸い込まれた分だけ、半田ＳのＹ軸方向への張り出しを抑制することができる。
また、図８に示すように、外部電極１４，１５は、第１導電層１４ａ，１５ａからセラミック素体１１の第２主面Ｍ２に沿って貫通孔１９，２０の周囲に延びる第３導電層１４ｃ，１５ｃを有していてもよい。第３導電層１４ｃ，１５ｃの作用によって、貫通孔１９，２０からセラミック素体１１の第２主面Ｍ２に溢れた半田Ｓによる不具合の発生を防ぐことができる。
つまり、図９に示すように、貫通孔１９，２０から溢れた半田Ｓは、第３導電層１４ｃ，１５ｃに濡れ広がる。これにより、セラミック素体１１の第２主面Ｍ２上において、半田ＳをＺ軸方向に張り出させることなく、平坦に留めることができる。このため、積層セラミックコンデンサ１０では、実装スペースが増大しにくい。
また、貫通孔１９，２０から溢れた半田Ｓは、第３導電層１４ｃで確実に捕捉される。このため、積層セラミックコンデンサ１０では、貫通孔１９，２０から溢れた半田Ｓが、導電性の異物として、回路基板Ｃやこれを搭載する電子機器などに混入することを防止することができる。
更に、積層セラミックコンデンサ１０では、複数の貫通孔１９，２０が配列された構成でなくてもよく、図１０に示すように、貫通孔１９，２０が１つずつ設けられた構成であってもよい。この場合、貫通孔１９，２０の位置は任意に決定可能であり、貫通孔１９，２０の形状も任意に決定可能である。
［積層セラミックコンデンサ１０の製造方法］
図１１は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図１１に沿って、図１２，１３を適宜参照しながら説明する。
図１１は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図１１に沿って、図１２，１３を適宜参照しながら説明する。
（ステップＳ０１：セラミック素体作製）
ステップＳ０１では、未焼成のセラミック素体１１を作製する。未焼成のセラミック素体１１は、図１２に示すように、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性ペーストを印刷しておくことにより、内部電極１２，１３を配置することができる。
ステップＳ０１では、未焼成のセラミック素体１１を作製する。未焼成のセラミック素体１１は、図１２に示すように、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性ペーストを印刷しておくことにより、内部電極１２，１３を配置することができる。
図１２に示すように、内部電極１２，１３は、Ｘ軸方向を向いた側面及びＹ軸方向を向いた端面から間隔をあけてパターニングされる。これにより、ステップＳ０１で得られるセラミック素体１１では、内部電極１２，１３が誘電体セラミックスに内包され、内部電極１２，１３が外面に露出しない。
（ステップＳ０２：焼成）
ステップＳ０２では、ステップＳ０１で得られたセラミック素体１１を焼成する。ステップＳ０２によって、セラミック素体１１を構成する誘電体セラミックス及び内部電極１２，１３が焼結する。ステップＳ０２には、例えば、脱バインダ工程、本焼成工程、再酸化工程などの複数の熱処理工程を含めることができる。
ステップＳ０２では、ステップＳ０１で得られたセラミック素体１１を焼成する。ステップＳ０２によって、セラミック素体１１を構成する誘電体セラミックス及び内部電極１２，１３が焼結する。ステップＳ０２には、例えば、脱バインダ工程、本焼成工程、再酸化工程などの複数の熱処理工程を含めることができる。
脱バインダ工程では、未焼成のセラミック素体１１に含まれるバインダなどの有機成分を除去する。本焼成工程では、セラミック素体１１を焼結させる。再酸化工程では、セラミック素体１１を酸化性雰囲気で熱処理することにより、本焼成工程後においてセラミック素体１１に欠損している酸素を補う。
ステップＳ０２では、セラミック素体１１の外面に内部電極１２，１３が露出していると、特に再酸化工程において内部電極１２，１３が酸化する。しかし、本実施形態に係るステップＳ０２では、内部電極１２，１３がセラミック素体１１の外面に露出していないため、内部電極１２，１３の酸化を防止することができる。
このため、本実施形態に係るステップＳ０２では、内部電極１２，１３の酸化を考慮することなく、高い物性が得られるようにセラミック素体１１の各熱処理工程の条件を決定可能である。このため、誘電体セラミックスの比誘電率などのセラミック素体１１の物性を充分に高めることができる。
（ステップＳ０３：貫通孔形成）
ステップＳ０３では、ステップＳ０２で焼成されたセラミック素体１１に、図１，４，５に示す貫通孔１９，２０を形成する。ステップＳ０３では、セラミック素体１１の第１主面Ｍ１に短パルスレーザを照射する。短パルスレーザとしては、例えばピコ秒レーザやフェムト秒レーザを用いることができる。
ステップＳ０３では、ステップＳ０２で焼成されたセラミック素体１１に、図１，４，５に示す貫通孔１９，２０を形成する。ステップＳ０３では、セラミック素体１１の第１主面Ｍ１に短パルスレーザを照射する。短パルスレーザとしては、例えばピコ秒レーザやフェムト秒レーザを用いることができる。
短パルスレーザを用いることにより、セラミック素体１１を構成する誘電体セラミックスや内部電極１２，１３を溶融させずに昇華させるアブレーション加工で貫通孔１９，２０を形成することができる。したがって、セラミック素体１１に加わる熱の影響を抑制しつつ、より正確な形状に加工することができる。
ステップＳ０３では、セラミック素体１１の第１主面Ｍ１側から短パルスレーザを照射することにより、第１主面Ｍ１から第２主面Ｍ２に向けて狭まるテーパ面１９ａ，２０ａを有する貫通孔１９，２０を形成することができる。短パルスレーザによる加工方法としては、パーカッション掘削工法やトレパニング工法などを採用可能である。
図１３は、短パルスレーザを照射可能なレーザ照射装置３００を利用した貫通孔１９，２０の形成方法を示している。図１３に破線矢印で示すように、レーザ照射装置３００をＸ軸方向及びＹ軸方向に順次移動させることにより、セラミック素体１１に全ての貫通孔１９，２０を形成することができる。
ステップＳ０３では、ステップＳ０１で予めセラミックシートが積層されたセラミック素体１１に一括して貫通孔１９，２０が形成される。このため、積層前の各セラミックシートに貫通孔１９，２０を形成する構成とは異なり、各セラミックシート間での貫通孔１９，２０の位置ずれが発生しない。
したがって、ステップＳ０３では、短パルスレーザを照射する位置精度によらずに、Ｚ軸方向に貫通した貫通孔１９，２０が得られる。このため、セラミック素体１１に形成する貫通孔１９，２０を小径にすることが可能となる。これにより、積層セラミックコンデンサ１０の設計自由度が向上する。
また、ステップＳ０３では、ステップＳ０２で焼成されたセラミック素体１１に貫通孔１９，２０が形成される。このため、柔らかく変形しやすい未焼成のセラミック素体１１に貫通孔１９，２０を形成する構成よりも、貫通孔１９，２０を正確な形状に加工することができる。このため、小径の貫通孔１９，２０を形成しやすい。
これらにより、セラミック素体１１の第１主面Ｍ１における貫通孔１９，２０の径は、例えば、３０μｍ以下とすることができ、また２０μｍ以下とすることができ、更に１０μｍ以下とすることができる。また、貫通孔１９，２０のＸ軸方向における間隔は、例えば、１００μｍ程度とすることができる。
（ステップＳ０４：外部電極形成）
ステップＳ０４では、ステップＳ０３で貫通孔１９，２０が形成されたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜５に示す積層セラミックコンデンサ１０を作製する。外部電極１４，１５は、例えば、セラミック素体１１に第１主面Ｍ１側からスパッタリングを行うことにより形成可能である。
ステップＳ０４では、ステップＳ０３で貫通孔１９，２０が形成されたセラミック素体１１に外部電極１４，１５を形成することにより、図１〜５に示す積層セラミックコンデンサ１０を作製する。外部電極１４，１５は、例えば、セラミック素体１１に第１主面Ｍ１側からスパッタリングを行うことにより形成可能である。
第１主面Ｍ１側からスパッタリングを行うことにより、セラミック素体１１の第１主面Ｍ１に第２導電層１４ｂ，１５ｂが形成される。また、貫通孔１９，２０内に入り込んだ金属原子によって、第１主面Ｍ１側を向いたテーパ面１９ａ，２０ａに第１導電層１４ａ，１５ａが形成される。
これにより、第１主面Ｍ１及びテーパ面１９ａ，２０ａにわたって延びる外部電極１４，１５が形成される。なお、外部電極１４，１５の形成方法は、スパッタリングに限定されず、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）などであってもよい。また、スパッタリングなどの乾式プロセスに、湿式めっきなどの湿式プロセスを組み合わせて外部電極１４，１５を形成してもよい。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…第１導電層
１４ｂ，１５ｂ…第２導電層
１４ｃ，１５ｃ…第３導電層
１６…容量形成部
１７，１８…エンド部
１９，２０…貫通孔
１９ａ，２０ａ…テーパ面
Ｍ１，Ｍ２…主面
Ｓ…半田
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…第１導電層
１４ｂ，１５ｂ…第２導電層
１４ｃ，１５ｃ…第３導電層
１６…容量形成部
１７，１８…エンド部
１９，２０…貫通孔
１９ａ，２０ａ…テーパ面
Ｍ１，Ｍ２…主面
Ｓ…半田
Claims (11)
- 第１方向を向いた第１主面及び第２主面と、前記第１方向に積層された複数の内部電極と、前記第１主面から前記第２主面に向けて径が小さくなり、前記複数の内部電極が露出するテーパ面を含む貫通孔と、を有するセラミック素体と、
前記テーパ面に沿って配置された第１導電層と、前記第１主面に沿って配置され、前記第１導電層に接続される第２導電層と、を有する外部電極と、
を具備する積層セラミック電子部品。 - 請求項１に記載の積層セラミック電子部品であって、
前記外部電極は、第１外部電極及び第２外部電極を含み、
前記貫通孔は、前記第１外部電極及び前記第２外部電極にそれぞれ設けられた複数の貫通孔を含む
積層セラミック電子部品。 - 請求項１又は２に記載の積層セラミック電子部品であって、
前記セラミック素体の第１方向の寸法が２００μｍ以下である
積層セラミック電子部品。 - 請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
前記外部電極は、前記第１導電層から前記第２主面に沿って延びる第３導電層を更に有する
積層セラミック電子部品。 - 請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
前記セラミック素体では、前記第１方向と直交する第２方向の寸法が、前記第１方向及び前記第２方向と直交する第３方向の寸法よりも小さく、
前記外部電極は、前記第２方向の両端部に設けられた第１外部電極及び第２外部電極を含む
積層セラミック電子部品。 - 請求項１から５のいずれか１項に記載の積層セラミック電子部品と、
前記第１主面に対向し、前記外部電極が半田で接合された配線基板と、
を具備する回路基板。 - 請求項６に記載の回路基板であって、
前記半田が前記貫通孔内に入り込んでいる
回路基板。 - 第１方向を向いた第１主面及び第２主面と、前記第１方向に積層された複数の内部電極と、を有する未焼成のセラミック素体を作製し、
前記セラミック素体を焼成し、
焼成された前記セラミック素体の前記第１主面に短パルスレーザを照射することで、前記第１主面から前記第２主面に向けて径が小さくなり、前記複数の内部電極が露出するテーパ面を含む貫通孔を形成し、
前記テーパ面及び前記第１主面にわたって延びる導電層を含む外部電極を形成する
積層セラミック電子部品の製造方法。 - 請求項８に記載の積層セラミック電子部品の製造方法であって、
前記短パルスレーザは、ピコ秒レーザ又はフェムト秒レーザである
積層セラミック電子部品の製造方法。 - 請求項８又は９に記載の積層セラミック電子部品の製造方法であって、
焼成時の前記セラミック素体には、前記複数の内部電極が露出していない
積層セラミック電子部品の製造方法。 - 請求項８から１０のいずれか１項に記載の積層セラミック電子部品の製造方法であって、
前記セラミック素体に前記第１主面側からスパッタリングを行うことにより前記外部電極を形成する
積層セラミック電子部品の製造方法。
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