JP2019174462A - 表面応力センサ、表面応力センサの検査方法、表面応力センサの製造方法 - Google Patents
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Abstract
Description
特許文献1に開示されているピエゾ抵抗表面センサは、測定対象物によって生じる検知用部材の機械的変形や応力を、ピエゾ抵抗の抵抗値変化で検出する膜型の表面応力センサである。特許文献1に開示されているピエゾ抵抗表面センサでは、四つの抵抗で形成されたフルブリッジ回路(フルホイートストンブリッジ)により検出した電圧の変化を用いて、ピエゾ抵抗の抵抗値変化を検出する。
これにより、ピエゾ抵抗の抵抗値変化を検出することで測定対象物を検知する表面センサと比較して、消費電流とアセンブリコストを低減させることが可能な表面応力センサと、表面応力センサの検査方法と、表面応力センサの製造方法を提供することが可能となる。
以下、本発明の第一実施形態について、図面を参照しつつ説明する。
(構成)
図1から図6を用いて、第一実施形態の構成を説明する。
図1から図4中に表す表面応力センサ1は、例えば、味覚や嗅覚を検出するセンサに用いるセンサである。また、表面応力センサ1は、パッケージ基板2と、接続部4と、支持基材10と、検出基材20と、絶縁部6と、第一端子50と、第二端子52と、第一電極54と、容量変化検出部100を備える。なお、図2中では、説明のために、パッケージ基板2及び接続部4の図示を省略している。
パッケージ基板2は、例えば、金属、ポリマー、セラミック材等を用いて形成されており、例えば、ミリメートルオーダーの厚さで形成されている。
(接続部)
接続部4は、パッケージ基板2の一方の面(図1中では、上側の面)に配置されており、例えば、接着剤や半田等を用いて形成されている。
第一実施形態では、一例として、接続部4の形状を、円形に形成した場合について説明する。
支持基材10は、導電性であり、表面応力センサ1の固定電極として機能する。
また、支持基材10は、パッケージ基板2の一方の面に配置されており、接続部4を介して、パッケージ基板2に取り付けられている。
第一実施形態では、一例として、支持基材10の中心が、接続部4を配置する位置と重なる場合について説明する。
支持基材10の厚さ(図1中では、支持基材10の上下方向への長さ)は、80[μm]以上に設定されている。なお、支持基材10の厚さは、80[μm]以上750[μm]以下の範囲内に設定してもよい。
第一実施形態では、一例として、支持基材10を形成する材料に、n型シリコンを用いた場合について説明する。
n型シリコンとは、単結晶シリコンに対し、例えば、ヒ素、リン、アンチモン等の5価元素を、不純物として添加したものである。
以下に、支持基材10を形成する材料として用いることが可能な材料の、線膨張係数を記載する。
ケイ素の線膨張係数は、常温以上1000℃以下の環境下で、3.9×10−6/℃以下である。
サファイアの線膨張係数は、0℃以上1000℃以下の環境下で、9.0×10−6/℃以下である。
ガラス(フロートガラス)の線膨張係数は、0℃以上300℃以下の環境下で、8.5×10−6/℃以下〜9.0×10−6/℃以下である。
石英の線膨張係数は、0℃以上300℃以下の環境下で、0.59×10−6/℃以下である。なお、石英の線膨張係数は、300℃の近辺にピークが有る。
検出基材20は、導電性であり、表面応力センサ1の可動電極として機能する。
また、検出基材20は、支持基材10の一方の面(図1中では、上側の面)に積層されており、メンブレン22と、枠部材24と、連結部26とが一体となって形成されている。
第一実施形態では、一例として、検出基材20を形成する材料に、n型シリコンを用いた場合について説明する。
また、検出基材20を形成する材料は、支持基材10の線膨張係数と、検出基材20の線膨張係数との差が、1.2×10−5/℃以下となる材料を用いる。
第一実施形態では、検出基材20を形成する材料と、支持基材10を形成する材料とを、同一の材料とした場合について説明する。
メンブレン22は、板状に形成されている。
第一実施形態では、一例として、メンブレン22を、円板状に形成した場合について説明する。なお、メンブレン22は、例えば、多角形状や、曲線で囲まれた形状に形成してもよい。
また、メンブレン22はn型半導体層である。
受容体30は、受容体形成領域の上に形成されている。
受容体形成領域は、メンブレン22の表面の中心を含む領域であり、予め設定する。なお、受容体30を塗布する面積は、広いほうが好ましいため、受容体形成領域は、広いほうが好ましい。
受容体30(レセプター)は、例えば、ポリエチレンイミンを用いて形成されており、測定対象物(ガス)の分子が吸着することで歪みが発生する。
なお、受容体30の構成は、ガスの分子が吸着することで歪みが発生する構成に限定するものではなく、例えば、磁気によって歪みが発生する構成としてもよい。すなわち、受容体30の構成は、表面応力センサ1の検出対象に応じて、適宜変更してもよい。
枠部材24は、井桁状に形成されており、メンブレン22の厚さ方向から見て、隙間を空けてメンブレン22を包囲している。
メンブレン22の厚さ方向から見た視点とは、表面応力センサ1を上方から見た視点(図1では、矢印IIの方向から見た視点)である。
メンブレン22の厚さ方向から見て、枠部材24の中心は、メンブレン22の中心と重なっている。
また、枠部材24は、絶縁部6を間に挟んで、支持基材10のうち、パッケージ基板2と対向する面と反対側の面(図1中では、上側の面)の側に配置されている。
すなわち、枠部材24と支持基材10は、メンブレン22の厚さ方向から見て、同じ形状の四辺形である。これは、例えば、枠部材24と支持基材10とを接続した後に、枠部材24及び支持基材10に対してダイシング加工を行うことで実現する。すなわち、メンブレン22の厚さ方向から見て、枠部材24の中心は、支持基材10の中心と重なっている。
さらに、接続部4は、メンブレン22の厚さ方向から見て、メンブレン22の少なくとも一部と重なる位置に配置されている。
また、メンブレン22の厚さ方向から見て、接続部4の面積は、メンブレン22の面積よりも小さい。
また、パッケージ基板2は、支持基材10のメンブレン22と対向する面と反対側の面(図1中では、下側の面)に接続されている。
連結部26は、メンブレン22の厚さ方向から見て、帯状に形成されている。
また、連結部26は、メンブレン22の厚さ方向から見て、メンブレン22の中心を通過する仮想的な直線VL1及びVL2と重なる位置に配置されており、メンブレン22と枠部材24とを連結している。
四つの連結部26a〜26dは、直線VL1と重なる位置に配置されている一対の連結部26a及び連結部26bと、直線VL1と直交する直線VL2と重なる位置に配置されている一対の連結部26c及び連結部26dを含む。
第一実施形態では、一例として、連結部26a及び連結部26bの幅が、連結部26c及び連結部26dの幅よりも狭い場合について説明する。
したがって、支持基材10は、枠部材24に接続されてメンブレン22及び連結部26との間に空隙(空隙部40)を設けて配置されている。これに加え、支持基材10は、メンブレン22の厚さ方向から見て、メンブレン22及び連結部26と重なる。
空隙部40は、検出基材20の加工途中においてメンブレン22が支持基材10の側へ撓む際に、メンブレン22が支持基材10に張り付くことを防ぐ空間として機能する。
また、空隙部40は、メンブレン22及び連結部26と支持基材10との間で、静電容量を形成するための空間として機能する。
絶縁部6は、支持基材10と枠部材24との間に設けられており、支持基材10と検出基材20とを、電気的に絶縁している。
また、絶縁部6は、例えば、シリコン酸化膜で形成されている。
絶縁部6の一部は、メンブレン22の厚さ方向から見て、第二端子52を包囲している。また、絶縁部6のうち、メンブレン22の厚さ方向から見て第二端子52を包囲している部分以外は、支持基材10と枠部材24との間に配置されている。
第一端子50は、Al等の金属材料を用いて形成されており、メンブレン22と電気的に接続されている。
(第二端子)
第二端子52は、第一電極54を介して、Al等の金属材料を用いて形成されており、支持基材10と電気的に接続されている。
第一電極54は、不純物を含有する電極材料を用いて形成されており、検出基材20のうち、支持基材10と対向する面と反対の面である表面(検出基材20の表面)から、支持基材10まで到達する電極である。
以下、容量変化検出部100の詳細な構成について説明する。
容量変化検出部100は、メンブレン22及び連結部26と支持基材10との間の静電容量の変化を検出する。
また、容量変化検出部100は、図5中に示すように、電源110と、電流検出回路120と、記憶部130と、差分演算部140と、感度補正部170を備える。
電流検出回路120は、メンブレン22及び連結部26と支持基材10との間の静電容量に応じた現在の電流を検出する。
オペアンプ120aは、反転入力端子が第二端子52に接続されており、非反転入力端子が接地されている。
抵抗120b及びキャパシタ120cは、オペアンプ120aと並列に接続されている。
乗算器120dは、電源110と、オペアンプ120aの出力端子に接続されている。
ローパスフィルタ120eの入力側は、乗算器120dの出力側に接続されている。
A/Dコンバータ120fの入力側は、ローパスフィルタ120eの出力側に接続されている。A/Dコンバータ120fの出力側は、記憶部130と差分演算部140に接続されている。
静電容量C0は、以下の式(1)で与えられる。
基準静電容量は、第一端子50と第二端子52との間に第一の電圧を印加した状態における静電容量である。
検査時静電容量は、第一端子50と第二端子52との間に第一の電圧とは異なる第二の電圧を印加した状態における静電容量である。
感度補正値は、基準静電容量と検査時静電容量から算出される感度の補正値である。
静電容量C1は、以下の式(2)で与えられる。
具体的に、測定対象物を検知、すなわち、受容体30にガスの分子が吸着すると、受容体30が変形し、メンブレン22に表面応力が印加されて、受容体30の変形に追随したメンブレン22が変形する(撓む)。メンブレン22が変形すると、メンブレン22の変形によって連結部26が撓むことで、メンブレン22及び連結部26と支持基材10と間の距離が、dからΔdに増加する。
差分演算部140が演算した差分は、図外のコンピュータ等へ出力される。コンピュータ等では、静電容量の変化(C1−C0)に応じた電流値の変化を読み取ることで、測定対象物を検知する。
したがって、測定対象物を検知すると、測定対象物の組成に応じて、メンブレン22及び連結部26と支持基材10との間の静電容量が変化する。このため、静電容量の変化(C1−C0)を検出することで、メンブレン22の撓みによって生じる表面応力を検出することが可能となり、測定対象物を検知することが可能となる。
図1から図6を参照しつつ、図7から図9を用いて、表面応力センサ1の検査方法を説明する。
表面応力センサ1の検査は、例えば、表面応力センサ1の工場検査時(製造時や出荷時等)や、ユーザの使用時に行う。
図7に示すように、第一検査方法では、ステップS10において、電源110から第一端子50と第二端子52との間に第一の電圧を印加した状態で、例えば、電流検出回路120を用いて、オフセット電圧を測定する。
第一の電圧は、例えば、微小振幅する交流電圧である。
次に、ステップS11において、電流検出回路120を用いて、オフセット電圧に応じた静電容量である基準静電容量を測定する。
ここで、「オフセット電圧」とは、メンブレン22が変形していない(平板状)状態において、第一端子50と第二端子52との間の静電容量を容量変化検出部100が出力する電圧であり、通常は0[V]である。
第二の電圧は、例えば、直流電圧と、微小振幅する交流電圧である。
その後、ステップS13において、第一端子50と第二端子52との間に第二の電圧を印加した状態で、電流検出回路120を用いて、第二の電圧に応じた静電容量である検査時静電容量を測定する。
なお、メンブレン22の動作が不良であると判定した表面応力センサ1に対しては、例えば、構造を修正する等の処理を行う。
検査時静電容量検知工程(ステップS13)は、検査時静電容量を検知する工程である。検査時静電容量は、第一端子50と第二端子52との間に第二の電圧を印加した状態における静電容量である。
判定工程では、例えば、検査時静電容量と基準静電容量との差分が、予め設定した差分閾値を超えている場合に、メンブレン22の動作が異常であると判定する。差分閾値は、例えば、1.0×10−15[F]に設定する。
第一電圧印加工程(ステップS11)は、第二電圧印加工程の前工程であり、第一端子50と第二端子52との間に、第二の電圧とは異なる第一の電圧を印加する工程である。
測定工程(ステップS12)は、第一電圧印加工程で第一端子50と第二端子52との間に第一の電圧を印加した状態で、基準静電容量を測定する工程である。
含有成分検知装置とは、受容体30に付着した流体が含有する成分を検知する装置である。検査システムとは、メンブレン22の動作を検査するシステムである。
図8に示すように、第二検査方法では、ステップS20において、電源110から第一端子50と第二端子52との間に第一の電圧を印加した状態で、例えば、電流検出回路120を用いて、オフセット電圧を測定する。
その後、ステップS22において、電源110から第一端子50と第二端子52との間に、第一の電圧とは異なる第二の電圧を印加する。
そして、ステップS24において、ステップS21で測定した基準静電容量と、ステップS23で測定した検査時静電容量との変化に応じて、メンブレン22の動作が不良であるか否かを判定する。
一方、ステップS24において、メンブレン22の動作が不良ではないと判定すると、ステップS25において、ステップS21で測定した基準静電容量と、ステップS23で測定した検査時静電容量との変化に応じた感度の補正値である感度補正値を算出する。
そして、ステップS27において、ステップ26で記憶部130に記憶した感度補正値を用いて、感度補正部150を調整する。その後、第二検査方法を終了する。
補正値算出工程(ステップS25)は、判定工程(ステップS24)でメンブレンの動作が基準値よりも良好であると判定した場合に、基準静電容量検知工程(ステップS21)で検知した基準静電容量と検査時静電容量検知工程(ステップS23)で検知した検査時静電容量に応じた感度の補正値である感度補正値を算出する工程である。
感度補正部調整工程(ステップS27)は、補正値記憶工程で記憶した感度補正値を用いて、感度補正部150を調整する工程である。
図9に示すように、第三検査方法では、ステップS30において、電源110から第一端子50と第二端子52との間に第一の電圧を印加した状態で、例えば、電流検出回路120を用いて、オフセット電圧を測定する。
その後、ステップS32において、電源110から第一端子50と第二端子52との間に、第一の電圧とは異なる第二の電圧を印加する。
そして、ステップS34において、ステップS31で測定した基準静電容量と、ステップS33で測定した検査時静電容量との変化に応じて、メンブレン22の動作が不良であるか否かを判定する。
一方、ステップS34において、メンブレン22の動作が不良であると判定すると、ステップS35において、メンブレン22の動作の不良度合いを判定する。なお、ステップS35では、例えば、検査時静電容量と基準静電容量との差分が、予め設定した良否閾値を超えている場合に、不良度合いが高いと判定する。良否閾値は、例えば、5.0×10−16[F]に設定する。また、工場出荷時の検査で取得した検査時静電容量と基準静電容量との差分を記憶部130に記憶しておき、ユーザの使用時の検査時静電容量と基準静電容量との差分と比較を行うことで判定することも可能である。
第一実施形態では、一例として、良否閾値を、絶対的な閾値である静電容量変化(出力変化)量として、工場検査時の半分の値としたが、これに限定するものではない。すなわち、例えば、良否閾値を、相対的な閾値としてもよい。この場合、相対的な閾値は、例えば、工場出荷時からの感度低下量(例えば、50%低下)で規定してもよい。
一方、ステップS35において、不良度合いが低いと判定すると、ステップS36において、ステップS33で検知した検査時静電容量に応じた感度の補正値である感度補正値を算出する。なお、動作の不良度合いが低いと判定したメンブレン22は、例えば、表面応力センサ1に要求される最低限の性能を発揮することが可能な状態のメンブレン22である。
そして、ステップS38において、ステップS37で記憶部130に記憶した感度補正値を用いて、感度補正部150を調整する。その後、第三検査方法を終了する。
不良度合い判定工程(ステップS35)は、検査時静電容量と基準静電容量と、に基づいて、メンブレン22の動作の不良度合いを判定する工程である。
表面応力センサ1の製造時等においては、メンブレン22に応力が残留している場合や、受容体30を乾燥させた時に発生するメンブレン22の延伸により、メンブレン22が凸形状になっている(変形している)場合がある。
このため、第二検査方法によって、表面応力センサ1の出荷前に、オフセット電圧が0[V]となるメンブレン22と支持基材10との間の電圧を記憶部130に記憶させる。これにより、出荷後の測定モードである第三検査方法では、記憶させた電圧を印可することが可能となる。
図1から図6を参照しつつ、図10から図18を用いて、表面応力センサ1の製造方法を説明する。なお、図10から図18の断面図は、図2のX−X線断面図に対応する。
表面応力センサ1の製造方法は、積層体形成工程と、第一電極形成工程と、低抵抗領域形成工程と、除去工程と、配線層形成工程と、受容体形成工程を備える。
積層体形成工程では、まず、図10(a)に示すように、支持基材10の材料となる第一シリコン基板60の一方の面に、リソグラフィー及びエッチング技術を用いて凹部62(トレンチ)を形成する。凹部62の深さは、例えば、7[μm]に設定する。なお、第一シリコン基板60は、導電性のn型シリコン基板である。
次に、図10(b)に示すように、第一シリコン基板60の一方の面に第一のシリコン酸化膜68aを成膜することで、絶縁部6を形成する。
さらに、第一シリコン基板60のうち絶縁部6を形成した部分を覆うように、検出基材20の材料となる第二シリコン基板64を、接着等、各種の接合技術を用いて貼り合わせることで、図10(c)に示すように、積層体66(Cavityウェーハ)を形成する。なお、第二シリコン基板64は、導電性のn型シリコン基板である。したがって、第一シリコン基板60と第二シリコン基板64は、同じ導電型を有する半導体基板である。
以上により、積層体形成工程では、支持基材10の一方の面に凹部62を形成し、支持基材10の一方の面に絶縁部6を形成し、さらに、支持基材10のうち絶縁部6を形成した部分を覆うように検出基材20を貼り合わせる。これにより、支持基材10と検出基材20との間に空隙部40が設けられた積層体66を形成する。
第一電極形成工程では、まず、図11(a)に示すように、第二シリコン基板64の第一シリコン基板60と対向する面と反対側の面である表面に、第二のシリコン酸化膜68bを成膜する。第二のシリコン酸化膜68bの厚さは、例えば、400[nm]に設定する。
次に、図11(b)に示すように、リソグラフィー及びエッチング技術を用いて、第二のシリコン酸化膜68bに、二箇所の第一のトレンチ56aを形成する。なお、第一のトレンチ56aの幅(図11(b)中では、左右方向の長さ)は、例えば、0.5[mm]に設定する。
次に、図12(a)に示すように、積層体66を熱酸化(例えば、300[nm])することで、二箇所の第一のトレンチ56a及び第二のトレンチ56bを、第三のシリコン酸化膜68cで封止する。
これにより、第一電極54を形成した後に、第二シリコン基板64と第一シリコン基板60とが短絡することを防ぐ。次に、図12(b)及び図12(c)に示すように、リソグラフィー及びエッチング技術を用いて、第二のシリコン酸化膜68b及び第二シリコン基板64のうち、二箇所の第一のトレンチ56a及び第二のトレンチ56bの間の部分を除去する。これにより、第一電極54を形成するための貫通孔58を形成する。
次に、図13(b)に示すように、不純物を含有する電極材料として、n型ポリシリコン96を成膜する。このとき、貫通孔58の内部に、n型ポリシリコン96を充填する。
さらに、図13(c)に示すように、エッチング(または、化学機械研磨)により、不要なn型ポリシリコン96を除去する。これにより、貫通孔58の内部に、n型ポリシリコンで形成された第一電極54が設けられる。
以上により、第一電極形成工程では、検出基材20及び絶縁部6の一部を除去して、検出基材20の支持基材10と対向する面と反対の面である表面から支持基材10まで貫通する貫通孔58を形成する。さらに、第一電極形成工程では、不純物を含有する電極材料で貫通孔58を埋設することで、検出基材20の表面から支持基材10まで到達する第一電極54を形成する。
低抵抗領域形成工程では、図14に示すように、フォトレジストのパターン(図示せず)を用いて、第一の低抵抗領域72aにイオンを注入する。
第一の低抵抗領域72aは、第二シリコン基板64の表面のうち予め設定した領域である。具体的に、第一の低抵抗領域72aは、後に第一端子50を形成する領域である。
イオン注入後、イオンの活性化と、n型ポリシリコン96から支持基材10への不純物(キャリア)の固相拡散を目的として、積層体66に熱処理(アニール処理)を施す。
第二の低抵抗領域72bは、第一シリコン基板60の第二シリコン基板64と対抗する面のうち予め設定した領域である。具体的に、第二の低抵抗領域72bは、後に第二端子52を形成する領域である。積層体66に熱処理を施した後は、図14中に示すように、第二のシリコン酸化膜68bを除去する。
以上により、低抵抗領域形成工程では、検出基材20の表面のうち予め設定した領域にイオンを注入したあと、第一電極54を形成した積層体66を熱処理する。これにより、第一電極54から支持基材10に不純物を固相拡散させて、検出基材20のイオンを注入した領域に第一の低抵抗領域72aを形成するとともに、支持基材10の一部に第二の低抵抗領域72bを形成する。
配線層形成工程では、図15に示すように、第二シリコン基板64の上側の面に対し、シリコン窒化膜74と第四のシリコン酸化膜68dとを順に積層する。そして、通常のリソグラフィー及び酸化膜エッチングにより、図16に示すように、第四のシリコン酸化膜68d及びシリコン窒化膜74へ、第一の低抵抗領域72a及び第二の低抵抗領域72bまで到達するホール76を形成する。
次に、図16に示すように、第二のシリコン酸化膜68bの上へ、Ti及びTiNで形成した積層膜78をスパッタリングによって形成し、熱処理を施す。積層膜78は、Al等の金属膜がSiへ異常拡散することを防止する役割を持つ、いわゆるバリアメタルであり、熱処理を施すことによって、ホール76の底部に存在するSiとTiの界面がシリサイド化して、低抵抗な接続を形成することが可能となる。
次に、フォトリソグラフィー及びエッチング技術を用いて金属膜80をパターニングすることにより、図18に示すような配線層82を形成する。
以上により、配線層形成工程では、メンブレン22と電気的に接続された第一端子50と、支持基材10と電気的に接続された第二端子52とを含む配線層82を形成する。
除去工程では、メンブレン設定領域84の一部をエッチングにて切り取ることで、二対である四つの連結部26a〜26dをパターニングする。
以上により、除去工程では、検出基材20の中心を含む予め設定した領域の周囲であって第一の低抵抗領域以外72aの領域を除去することで、メンブレン22、枠部材24、連結部26を形成する。
(受容体形成工程)
受容体形成工程では、メンブレン22の中心を含む予め設定した領域に、PEI溶液等の溶媒を塗布することで、吸着した物質に応じた変形を生じる受容体30を形成する。
図1から図18を参照しつつ、図19を用いて、第一実施形態の動作と作用を説明する。
表面応力センサ1を、例えば、嗅覚センサとして用いる際には、匂い成分を含んだガスの雰囲気中に受容体30を配置し、ガスが含む匂い成分を、測定対象物として受容体30に吸着させる。
受容体30にガス(測定対象物)の分子が吸着して、受容体30に歪みが発生すると、メンブレン22に表面応力が印加され、図19に示すように、メンブレン22が撓む。
したがって、メンブレン22が撓むと、連結部26に、受容体30に発生した歪みに応じた撓みが起きる。そして、連結部26に起きた撓みに応じて、メンブレン22及び連結部26と支持基材10との間の静電容量C0が変化(C1−C0)する。そして、静電容量の変化(C1−C0)に応じた電流値の変化を読み取ることで、測定対象物を検知する。
なお、上述した第一実施形態は、本発明の一例であり、本発明は、上述した第一実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
第一実施形態の表面応力センサ1であれば、以下に記載する効果を奏することが可能となる。
(1)印加された表面応力によって撓む導電性のメンブレン22と、メンブレン22を包囲する導電性の枠部材24と、メンブレン22と枠部材24とを連結する導電性の連結部26を備える。さらに、枠部材24に接続されてメンブレン22及び連結部26との間に空隙(空隙部40)を設けて配置され、且つメンブレン22及び連結部26と重なる導電性の支持基材10を備える。
このため、メンブレン22が撓むと、連結部26に、受容体30に発生した歪みに応じた撓みが起きる。そして、連結部26に起きた撓みに応じて、メンブレン22及び連結部26と支持基材10との間の静電容量C0が変化(C1−C0)する。そして、静電容量の変化(C1−C0)に応じた電流値の変化を読み取ることで、測定対象物を検知することが可能となる。
ピエゾ抵抗の抵抗値変化を検出する構成と比較して、表面応力センサ1の構成を簡略化することが可能となる。
その結果、ピエゾ抵抗の抵抗値変化を検出することで測定対象物を検知する表面センサと比較して、消費電流とアセンブリコストを低減させることが可能な表面応力センサ1を提供することが可能となる。
その結果、連結部26に起きた撓みに応じて変化した、メンブレン22及び連結部26と支持基材10との間の静電容量を、第一端子50と第二端子52を介して検出することが可能となる。
その結果、コンピュータ等、容量変化検出部100が検出した静電容量の変化を用いて測定対象物を検知する構成を付加することで、測定対象物を検知することが可能となる。
(4)第一端子50と第二端子52との間に第二の電圧を印加する第二電圧印加工程と、第一端子50と第二端子52との間に第二の電圧を印加した状態における静電容量である検査時静電容量を検知する検査時静電容量検知工程を備える。これに加え、検査時静電容量検知工程で検知した検査時静電容量と、第一端子50と第二端子52との間に第二の電圧とは異なる第一の電圧を印加した状態の静電容量である基準静電容量と、に基づいてメンブレン22の動作を判定する判定工程を備える。
その結果、測定対象物を含む流体の受容体30への付着や、機械的な応力の印加を必要とせずに、メンブレン22の動作の不良を検出することが可能となる。
その結果、表面応力センサ1の不良を検出するために用いる基準静電容量を、測定対象物を含む流体の受容体30への付着や、機械的な応力の印加を必要とせずに検出することが可能となる。
その結果、表面応力センサ1の不良が検出された後に、感度補正部150を調整することで、感度補正部150を補正した後に行う測定対象物を検知する精度を、向上させることが可能となる。
(7)積層体形成工程と、第一電極形成工程と、低抵抗領域形成工程と、除去工程と、配線層形成工程を備える。
積層体形成工程は、支持基材10の一方の面に凹部62を形成し、一方の面に絶縁部6を形成する工程である。さらに、積層体形成工程は、支持基材10のうち絶縁部6を形成した部分を覆うように検出基材20を貼り合わせることで、支持基材10と検出基材20との間に空隙部40が設けられた積層体66を形成する工程である。第一電極形成工程は、検出基材20及び絶縁部6の一部を除去して、検出基材20の支持基材10と対向する面と反対の面である表面から支持基材10まで貫通する貫通孔58を形成する工程である。さらに、第一電極形成工程は、不純物を含有する電極材料で貫通孔58を埋設することで表面から支持基材10まで到達する第一電極54を形成する工程である。低抵抗領域形成工程は、検出基材20の表面のうち予め設定した領域にイオンを注入したあと、第一電極54を形成した積層体66を熱処理することで、第一電極54から支持基材10に不純物を固相拡散させて、検出基材20のイオンを注入した領域に第一の低抵抗領域72aを形成するとともに、支持基材10の一部に第二の低抵抗領域72bを形成する工程である。除去工程は、検出基材20の中心を含む予め設定した領域の周囲であって第一の低抵抗領域72a以外の領域を除去することで、メンブレン22、枠部材24、少なくとも一対の連結部26を形成する工程である。配線層形成工程は、メンブレン22と電気的に接続された第一端子50と、支持基材10と電気的に接続された第二端子52を含む配線層82を形成する工程である。
また、四つの抵抗で形成されたフルブリッジ回路により検出した電圧の変化を用いて、ピエゾ抵抗の抵抗値変化を検出する構成と比較して、構成を簡略化した表面応力センサ1を製造することが可能となる。
その結果、ピエゾ抵抗の抵抗値変化を検出することで測定対象物を検知する表面センサと比較して、消費電流とアセンブリコストを低減させることが可能な、表面応力センサの製造方法を提供することが可能となる。
(1)第一実施形態では、支持基材10及び検出基材20を形成する材料として、導電性の材料であるn型シリコンを用いたが、支持基材10及び検出基材20を形成する材料は、これに限定するものではない。
すなわち、例えば、図20に示すように、半導体基材または絶縁性基材で形成した基材層150に、導電性の材料で形成した導体層160を積層することで、支持基材10及び検出基材20を形成してもよい。
なお、図20に示す構成の表面応力センサ1を製造する場合には、例えば、支持基材10を形成する基材層150と、検出基材20を形成する基材層150のそれぞれに導体層160を形成する。その後、支持基材10を形成する基材層150と、検出基材20を形成する基材層150とを貼り合わせる。
この場合、支持基材10及び検出基材20を形成する材料の選択肢が増加するため、表面応力センサ1の適用対象を拡大することが可能となる。
すなわち、例えば、図21及び図22に示すように、枠部材24が、支持基材10と対向する面と反対側の面から支持基材10と対向する面まで貫通する貫通部24aを備える構成としてもよい。
この構成であれば、メンブレン22の厚さ方向から見て、枠部材24の一部から、絶縁部6の一部が露出する構成となり、支持基材10と対向する枠部材24の面積を減少させることが可能となる。
これに対し、図21及び図22に示す構成であれば、支持基材10と対向する枠部材24の面積を減少させることが可能となるため、枠部材24と支持基材10との間の静電容量に対し、オフセットを低減させることが可能となる。
すなわち、例えば、図23及び図24に示すように、貫通部24aを、第一端子50とメンブレン22との間の部分を除き、枠部材24の内側24b、メンブレン22及び連結部26と、枠部材24の外側24cとの間に形成されている構成としてもよい。
この構成であれば、図21及び図22に示す構成と比較して、支持基材10と対向する枠部材24の面積をさらに減少させることが可能となるため、枠部材24と支持基材10との間の静電容量に対し、オフセットをさらに低減させることが可能となる。
すなわち、支持基材10及び検出基材20を形成する材料として、導電性の材料であるp型シリコンを用いてもよい。また、支持基材10を形成する材料としてn型シリコンを用い、検出基材20を形成する材料としてp型シリコンを用いてもよい。同様に、支持基材10を形成する材料としてp型シリコンを用い、検出基材20を形成する材料としてn型シリコンを用いてもよい。
(7)第一実施形態では、接続部4の形状を円形としたが、これに限定するものではなく、接続部4の形状を、例えば、方形としてもよい。また、接続部4を、複数形成してもよい。
この場合、検出基材20の線膨張係数と支持基材10の線膨張係数との差を、1.2×10−5/℃以下とすることで、パッケージ基板2の変形に応じた、検出基材20の変形量と支持基材10の変形量との差を減少させることが可能となる。これにより、メンブレン22の撓みを抑制することが可能となる。
この場合であっても、支持基材10の剛性を向上させることが可能となり、温度変化等に起因するパッケージ基板2の変形に対する、検出基材20の変形量を減少させることが可能となる。
すなわち、第一電極形成工程において、例えば、不純物を含有しない電極材料(ノンドープポリシリコン等)で貫通孔58を埋設したあとに、貫通孔58内の電極材料に不純物を注入することで、第一電極54を形成してもよい。
以下、本発明の第二実施形態について、図面を参照しつつ説明する。
(構成)
図1から図10を参照しつつ、図25を用いて、第二実施形態の構成を説明する。
第二実施形態の構成は、図25に示すように、枠部材24が、接続層90を介して、支持基材10のパッケージ基板2と対向する面と反対側の面(図25中では、上側の面)に接続されている点を除き、上述した第一実施形態と同様である。
接続層90は、二酸化ケイ素(SiO2)等を用いて形成されている。
その他の構成は、上述した第一実施形態と同様であるため、説明を省略する。
図1から図24を参照しつつ、図26から図34を用いて、表面応力センサ1の製造方法を説明する。なお、図26から図34の断面図は、図2のX−X線断面図に対応する。
表面応力センサ1の製造方法は、積層体形成工程と、第一電極形成工程と、低抵抗領域形成工程と、ホール形成工程と、空隙部形成工程と、ホール封止工程と、除去工程と、配線層形成工程を備える。
積層体形成工程では、まず、図26に示すように、支持基材10の材料となる第一シリコン基板60へ、シリコン酸化膜を用いて形成した絶縁性の犠牲層92を積層する。さらに、犠牲層92へ、検出基材20の材料となる第二シリコン基板64を積層する。なお、犠牲層92としては、シリコン酸化膜の他に、シリコン窒化膜やアルミニウム、チタン、銅、タングステン等の金属膜を用いてもよい。
以上により、積層体形成工程では、支持基材10に絶縁性の犠牲層92を積層し、さらに、絶縁性の犠牲層92に検出基材20を積層して積層体66を形成する。
第一電極形成工程では、まず、図27(a)に示すように、第二シリコン基板64の第一シリコン基板60と対向する面と反対側の面である表面に、第二のシリコン酸化膜68bを成膜する。
次に、図27(b)に示すように、リソグラフィー及びエッチング技術を用いて、第二のシリコン酸化膜68bに、二箇所の第一のトレンチ56aを形成する。なお、第一のトレンチ56aの幅(図27(b)中では、左右方向の長さ)は、例えば、0.5[mm]に設定する。
次に、図28(a)に示すように、積層体66を熱酸化(例えば、300[nm])することで、二箇所の第一のトレンチ56a及び第二のトレンチ56bを、第三のシリコン酸化膜68cで封止する。
これにより、第一電極54を形成した後に、第二シリコン基板64と第一シリコン基板60とが短絡することを防ぐ。次に、図28(b)及び図28(c)に示すように、リソグラフィー及びエッチング技術を用いて、第二のシリコン酸化膜68b及び第二シリコン基板64のうち、二箇所の第一のトレンチ56a及び第二のトレンチ56bの間の部分を除去する。これにより、第一電極54を形成するための貫通孔58を形成する。
次に、図29(b)に示すように、不純物を含有する電極材料として、n型ポリシリコン96を成膜する。このとき、貫通孔58の内部に、n型ポリシリコン96を充填する。
さらに、図29(c)に示すように、エッチング(または、化学機械研磨)により、不要なn型ポリシリコン96を除去する。これにより、貫通孔58の内部に、n型ポリシリコンで形成された第一電極54が設けられる。
低抵抗領域形成工程では、図30に示すように、フォトレジストのパターン(図示せず)を用いて、第一の低抵抗領域72aにイオンを注入する。
第一の低抵抗領域72aは、第二シリコン基板64の表面のうち予め設定した領域である。具体的に、第一の低抵抗領域72aは、後に第一端子50を形成する領域である。
その後、イオンの活性化と、n型ポリシリコン96から支持基材10への不純物(キャリア)の固相拡散を目的として、積層体66に熱処理(アニール処理)を施す。
第二の低抵抗領域72bは、第一シリコン基板60の第二シリコン基板64と対向する面のうち予め設定した領域である。具体的に、第二の低抵抗領域72bは、後に第二端子52を形成する領域である。
以上により、低抵抗領域形成工程では、検出基材20の表面のうち予め設定した領域にイオンを注入したあと、第一電極54を形成した積層体66を熱処理する。これにより、第一電極54から支持基材10に不純物を固相拡散させて、検出基材20のイオンを注入した領域に第一の低抵抗領域72aを形成するとともに、支持基材10の一部に第二の低抵抗領域72bを形成する。
ホール形成工程では、一般的なフォトリソグラフィーの技術により、第二シリコン基板64の上側の面に、ホールのパターン(図示せず)を形成する。
次に、ホールのパターンをマスクとしてドライエッチングを施し、図31に示すように、第二シリコン基板64へホール76を形成する。ホール76の直径は、例えば、0.28[μm]に設定して、犠牲層92に到達する深さに設定する。
以上により、ホール形成工程では、検出基材20のうち、検出基材20の中心を含む予め設定した領域に、犠牲層92まで貫通するホール76を形成する。
空隙部形成工程では、HFVaporを、ホール76を通して第一シリコン基板60の側に浸透させることで、犠牲層92のみを選択的にエッチングし、図32に示すように、第一シリコン基板60と第二シリコン基板64との間に、空隙部40を形成する。空隙部40を形成した後は、図32中に示すように、第二シリコン基板64の上側の面に形成した第二のシリコン酸化膜68bを除去する。
ここで、HFのWetエッチングを使わない理由は、空隙部40を形成した後の乾燥時に、純水等の表面張力で空隙部40が潰れる不具合(スティクションとも呼称される)の発生を回避するためである。
絶縁部6は、第一シリコン基板60と第二シリコン基板64とを電気的に絶縁する。
ホール封止工程では、図33に示すように、酸化膜94によってホール76を封止する。
ホール76を封止する方法としては、例えば、熱酸化処理とCVD等を組み合わせることが有効であるが、ホール76の直径が小さい場合には、CVDのみを用いることも可能である。
以上により、ホール封止工程では、検出基材20の支持基材10と対向する面と反対側の面に、酸化膜94を形成してホール76を封止する。
配線層形成工程は、上述した第一実施形態と同様の手順で行うため、その説明を省略する。
以上により、配線層形成工程では、図34に示すように、メンブレン22と電気的に接続された第一端子50と、支持基材10と電気的に接続された第二端子52とを含む配線層82を形成する。
除去工程は、上述した第一実施形態と同様の手順で行うため、その説明を省略する。
(受容体形成工程)
受容体形成工程は、上述した第一実施形態と同様の手順で行うため、その説明を省略する。
第二実施形態の動作と作用は、上述した第一実施形態と同様であるため、その説明を省略する。
なお、上述した第二実施形態は、本発明の一例であり、本発明は、上述した第二実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
第二実施形態の表面応力センサの製造方法であれば、以下に記載する効果を奏することが可能となる。
(1)積層体形成工程と、第一電極形成工程と、低抵抗領域形成工程と、ホール形成工程と、空隙部形成工程と、ホール封止工程と、除去工程と、配線層形成工程を備える。積層体形成工程は、支持基材10に絶縁性の犠牲層92を積層し、さらに、犠牲層92に検出基材20を積層して積層体66を形成する工程である。第一電極形成工程は、検出基材20の一部を除去して、検出基材20の支持基材10と対向する面と反対の面である表面から支持基材10まで貫通する貫通孔58を形成する工程である。さらに、第一電極形成工程は、不純物を含有する電極材料で貫通孔58を埋設することで表面から支持基材10まで到達する第一電極54を形成する工程である。低抵抗領域形成工程は、検出基材20の表面のうち予め設定した領域にイオンを注入したあと、第一電極54を形成した積層体66を熱処理することで、第一電極54から支持基材10に不純物を固相拡散させて、検出基材20のイオンを注入した領域に第一の低抵抗領域72aを形成するとともに、支持基材10の一部に第二の低抵抗領域72bを形成する工程である。ホール形成工程は、検出基材20のうち検出基材20の中心を含む予め設定した領域に、犠牲層92まで貫通するホール76を形成する工程である。空隙部形成工程は、ホールを介したエッチングにより、検出基材20の中心を含む予め設定した領域と支持基材10との間に配置された犠牲層92を除去して支持基材10と検出基材20との間に空隙部40を設ける工程である。これに加え、空隙部形成工程は、検出基材20と支持基材10との間のうち犠牲層92を残留させた位置に設けられ、且つ検出基材20と支持基材10とを電気的に絶縁する絶縁部6を形成する工程である。ホール封止工程は、検出基材20の支持基材10と対向する面と反対側の面に酸化膜を形成してホール76を封止する工程である。除去工程は、検出基材20の中心を含む予め設定した領域の周囲であって第一の低抵抗領域72a以外の領域を除去することで、メンブレン22、枠部材24、少なくとも一対の連結部26を形成する工程である。配線層形成工程は、メンブレン22と電気的に接続された第一端子50と、支持基材10と電気的に接続された第二端子52を含む配線層82を形成する工程である。
また、四つの抵抗で形成されたフルブリッジ回路により検出した電圧の変化を用いて、ピエゾ抵抗の抵抗値変化を検出する構成と比較して、構成を簡略化した表面応力センサ1を製造することが可能となる。
その結果、ピエゾ抵抗の抵抗値変化を検出することで測定対象物を検知する表面センサと比較して、消費電流とアセンブリコストを低減させることが可能な、表面応力センサの製造方法を提供することが可能となる。
Claims (10)
- 印加された表面応力によって撓む導電性のメンブレンと、
前記メンブレンの厚さ方向から見て当該メンブレンと離間し、且つ前記メンブレンを包囲する導電性の枠部材と、
前記厚さ方向から見て前記メンブレンを挟む少なくとも二箇所の位置に配置されて当該メンブレンと前記枠部材とを連結する少なくとも一対の導電性の連結部と、
前記枠部材に接続されて前記メンブレン及び前記連結部との間に空隙を設けて配置され、且つ前記厚さ方向から見て、前記メンブレン及び前記連結部と重なる導電性の支持基材と、
前記メンブレンの前記支持基材と対向する面と反対側の面である表面の中心を含む領域の上に形成され、且つ吸着した物質に応じた変形を生じる受容体と、
前記枠部材と前記支持基材との間に設けられ、前記枠部材と前記支持基材とを電気的に絶縁する絶縁部と、を備え、
前記連結部は、前記受容体の変形に追随した前記メンブレンの変形によって撓み、
前記メンブレン及び前記連結部と前記支持基材との間の静電容量が、前記連結部の撓みによって変化する表面応力センサ。 - 前記メンブレン、前記枠部材、前記連結部及び前記支持基材のうち少なくとも一つは、半導体基材または絶縁性基材に導体が積層されて形成された積層基材により形成されている請求項1に記載した表面応力センサ。
- 前記静電容量の変化を検出する容量変化検出部をさらに備える請求項1または請求項2に記載した表面応力センサ。
- 前記枠部材は、前記支持基材と対向する面と反対側の面から支持基材と対向する面まで貫通する貫通部を備える請求項1から請求項3のうちいずれか1項に記載した表面応力センサ。
- 前記メンブレンと電気的に接続される第一端子をさらに備え、
前記貫通部は、前記第一端子と前記メンブレンとの間の部分を除き、前記枠部材の内側、前記メンブレン及び前記連結部と、前記枠部材の外側との間に形成されている請求項4に記載した表面応力センサ。 - 前記メンブレンと電気的に接続される第一端子と、前記支持基材と電気的に接続される第二端子と、をさらに備える請求項1から請求項5のうちいずれか1項に記載した表面応力センサ。
- 請求項6に記載した表面応力センサに対し、前記メンブレンの動作を検査する検査方法であって、
前記第一端子と前記第二端子との間に第二の電圧を印加する第二電圧印加工程と、
前記第一端子と前記第二端子との間に前記第二の電圧を印加した状態における前記静電容量である検査時静電容量を検知する検査時静電容量検知工程と、
前記検査時静電容量検知工程で検知した検査時静電容量と、前記第一端子と前記第二端子との間に前記第二の電圧とは異なる第一の電圧を印加した状態における前記静電容量である基準静電容量と、に基づいて前記メンブレンの動作を判定する判定工程と、を備える表面応力センサの検査方法。 - 前記第二電圧印加工程の前工程として、前記第一端子と前記第二端子との間に前記第一の電圧を印加する第一電圧印加工程と、前記第一電圧印加工程で前記第一端子と前記第二端子との間に前記第一の電圧を印加した状態で前記基準静電容量を測定する測定工程と、をさらに備える請求項7に記載した表面応力センサの検査方法。
- 支持基材の一方の面に凹部を形成し、前記一方の面に絶縁部を形成し、さらに、前記支持基材のうち前記絶縁部を形成した部分を覆うように検出基材を貼り合わせることで、前記支持基材と前記検出基材との間に空隙部が設けられた積層体を形成する積層体形成工程と、
前記検出基材及び前記絶縁部の一部を除去して、前記検出基材の前記支持基材と対向する面と反対の面である表面から前記支持基材まで貫通する貫通孔を形成し、さらに、不純物を含有する電極材料で前記貫通孔を埋設することで前記表面から前記支持基材まで到達する第一電極を形成する第一電極形成工程と、
前記検出基材の前記表面のうち予め設定した領域にイオンを注入し、前記第一電極を形成した前記積層体を熱処理することで、前記第一電極から前記支持基材に前記不純物を固相拡散させて、前記検出基材の前記イオンを注入した領域に第一の低抵抗領域を形成するとともに、前記支持基材の前記検出基材と対抗する面のうち予め設定した領域に第二の低抵抗領域を形成する低抵抗領域形成工程と、
前記検出基材の中心を含む予め設定した領域の周囲であって前記第一の低抵抗領域以外の領域を除去することで、印加された表面応力によって撓むメンブレン、前記メンブレンの厚さ方向から見て隙間を空けてメンブレンを包囲する枠部材、前記厚さ方向から見て前記メンブレンを挟む少なくとも二箇所の位置に配置されてメンブレンと前記枠部材とを連結する少なくとも一対の連結部、を形成する除去工程と、
前記メンブレンと電気的に接続された第一端子と、前記支持基材と電気的に接続された第二端子を、含む配線層を形成する配線層形成工程と、を備える表面応力センサの製造方法。 - 支持基材に絶縁性の犠牲層を積層し、さらに、前記犠牲層に検出基材を積層して積層体を形成する積層体形成工程と、
前記検出基材の一部を除去して、前記検出基材の前記支持基材と対向する面と反対の面である表面から前記支持基材まで貫通する貫通孔を形成し、さらに、不純物を含有する電極材料で前記貫通孔を埋設することで前記表面から前記支持基材まで到達する第一電極を形成する第一電極形成工程と、
前記検出基材の前記表面のうち予め設定した領域にイオンを注入し、前記第一電極を形成した前記積層体を熱処理することで、前記第一電極から前記支持基材に前記不純物を固相拡散させて、前記検出基材の前記イオンを注入した領域に第一の低抵抗領域を形成するとともに、前記支持基材の前記検出基材と対抗する面のうち予め設定した領域に第二の低抵抗領域を形成する低抵抗領域形成工程と、
前記検出基材のうち検出基材の中心を含む予め設定した領域に、前記犠牲層まで貫通するホールを形成するホール形成工程と、
前記ホールを介したエッチングにより、前記検出基材の中心を含む予め設定した領域と前記支持基材との間に配置された前記犠牲層を除去して支持基材と検出基材との間に空隙部を設けるとともに、前記検出基材と前記支持基材との間のうち前記犠牲層を残留させた位置に設けられ、且つ前記検出基材と前記支持基材とを電気的に絶縁する絶縁部を形成する空隙部形成工程と、
前記検出基材の前記支持基材と対向する面と反対側の面に酸化膜を形成して前記ホールを封止するホール封止工程と、
前記検出基材の中心を含む予め設定した領域の周囲であって前記第一の低抵抗領域以外の領域を除去することで、印加された表面応力によって撓むメンブレン、前記メンブレンの厚さ方向から見て隙間を空けてメンブレンを包囲する枠部材、前記厚さ方向から見て前記メンブレンを挟む少なくとも二箇所の位置に配置されてメンブレンと前記枠部材とを連結する少なくとも一対の連結部、を形成する除去工程と、
前記メンブレンと電気的に接続された第一端子と、前記支持基材と電気的に接続された第二端子を、含む配線層を形成する配線層形成工程と、を備える表面応力センサの製造方法。
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