JP2019122175A - サージ電圧検出回路 - Google Patents
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Abstract
Description
以下、本発明に係るサージ電圧検出回路を具体化した第1実施形態について、図面を参照しつつ説明する。本実施形態に係るサージ電圧検出回路は、回転電機の制御システムを構成する。
図5を用いて、上述した方法で算出された補正後ピーク電圧Vpcの利用方法の一例について説明する。
駆動制御部50は、上述した方法で算出された補正後ピーク電圧Vpcが所定の閾値を超えたと判定した場合、例えば、その旨を制御装置40に通知する処理を行ってもよい。
以下、第2実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図6に示すように、ピーク保持部としてのピークホールド回路80の構成を変更する。なお、図6において、先の図2に示した構成と同一の構成については、便宜上、同一の符号を付しているものもある。
第2実施形態では、駆動信号Gがオン指令とされている期間の全てにおいて、第1,第2放電用スイッチ84,85がオン状態とされた。これに代えて、図8に示すように、駆動信号Gがオン指令とされている一部の期間において、第1,第2放電用スイッチ84,85がオン状態とされてもよい。
第1,第2放電用スイッチ84,85がオン状態とされる期間は、図9に示すように、駆動信号Gのオン指令期間と同期する構成に限らない。図9では、駆動信号Gがオン指令とされている期間(t1〜t6)において、第2放電用スイッチ85のオン状態への切り替えタイミング(t2)の後、第2放電用スイッチ85がオン状態とされている途中の時刻t3において、第1放電用スイッチ84がオン状態に切り替えられる。その後、第1放電用スイッチ84がオン状態とされている途中の時刻t4において、第2放電用スイッチ85がオフ状態に切り替えられる。その後、時刻t5において、第1放電用スイッチ84がオフ状態へ切り替えられる。
図9に示す第1,第2放電用スイッチ84,85の駆動態様に代えて、図10に示すように、第2放電用スイッチ85のオフ状態への切り替えタイミング(t3)よりも後に、第1放電用スイッチ84のオン状態への切り替えタイミング(t4)が設定されてもよい。この場合であっても、スイッチSWが次回オフ状態に切り替えられる前に下側コンデンサ81から十分放電させることができ、ひいては次回のサージ電圧を適正に検出できる。
以下、第3実施形態について、第2実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図11に示すように、ピークホールド回路80がバイパススイッチ86及びサンプルホールド回路87を備えている。なお、図11において、先の図6に示した構成と同一の構成については、便宜上、同一の符号を付しているものもある。
以下、第4実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図13に示すように、補正値算出部70において、下側抵抗体71a及び上側抵抗体71bに代えて、第1メイン抵抗体12a及び第2メイン抵抗体12bが用いられる。本実施形態では、各メイン抵抗体12a,12bにより分圧された平滑コンデンサ11の端子間電圧を第2分圧値VBと称すこととする。この分圧値VBは、オフ状態とされているスイッチSWの端子間電圧Vdsと相関のある電圧であり、減算器72で用いられる。
なお、上記各実施形態は、以下のように変更して実施してもよい。
Claims (9)
- スイッチ(SW)がオフ状態に切り替えられる場合に発生するサージ電圧を検出するサージ電圧検出回路(60)において、
前記スイッチの高電位側端子及び低電位側端子の間に接続され、前記スイッチの端子間電圧を分圧する複数のコンデンサ(61,62,81,82)と、
オフ状態とされている前記スイッチの端子間電圧又はその端子間電圧と相関のある電圧を分圧する複数の抵抗体(71a,71b,12a,12b)と、
複数の前記コンデンサによる分圧値のピーク値を保持するピーク保持部(63,80)と、
複数の前記抵抗体による分圧値に基づいて、前記ピーク保持部により保持された電圧を補正する補正部(64)と、を備えるサージ電圧検出回路。 - 複数の前記コンデンサ(81,82)は、前記ピーク保持部(80)に含まれており、
複数の前記コンデンサは、
前記スイッチの高電位側端子に第1端が接続された上側コンデンサ(82)と、
前記スイッチの低電位側端子に第1端が接続された下側コンデンサ(81)と、を含み、
前記ピーク保持部は、
前記上側コンデンサの第2端にアノードが接続され、前記下側コンデンサの第2端にカソードが接続されたダイオード(83)と、
オン状態とされることにより、前記下側コンデンサの第2端と前記スイッチの低電位側端子との間を導通状態とし、オフ状態とされることにより、前記下側コンデンサの第2端と前記スイッチの低電位側端子との間を遮断状態とする第1放電用スイッチ(84)と、
オン状態とされることにより、前記上側コンデンサの第2端と前記スイッチの低電位側端子との間を導通状態とし、オフ状態とされることにより、前記上側コンデンサの第2端と前記スイッチの低電位側端子との間を遮断状態とする第2放電用スイッチ(85)と、を有し、前記スイッチの低電位側端子に対する前記下側コンデンサと前記ダイオードとの接続点の電位差のピーク値を保持する請求項1に記載のサージ電圧検出回路。 - 前記スイッチがオン状態とされている期間の少なくとも一部の期間において、前記第1放電用スイッチ及び前記第2放電用スイッチがオン状態とされる請求項2に記載のサージ電圧検出回路。
- 前記スイッチがオン状態とされている期間において、前記第2放電用スイッチのオン状態への切り替えタイミングが、前記第1放電用スイッチのオン状態への切り替えタイミングよりも後にならないようにされ、かつ、前記第1放電用スイッチのオフ状態への切り替えタイミングが、前記第2放電用スイッチのオフ状態への切り替えタイミングよりも前にならないようにされている請求項3に記載のサージ電圧検出回路。
- 前記ピーク保持部は、
オン状態とされることにより、前記ダイオードのアノード及びカソード間を導通状態とし、オフ状態とされることにより、前記ダイオードのアノード及びカソード間を遮断状態とするバイパススイッチ(86)と、
前記下側コンデンサの第2端と前記ダイオードのカソードとの接続点に接続され、その接続点の電位を保持するサンプルホールド回路(87)と、を有する請求項2〜4のいずれか1項に記載のサージ電圧検出回路。 - 複数の前記抵抗体による分圧値と、前記ピーク保持部により保持された電圧とに基づいて、前記ピーク保持部により保持された電圧を補正するための補正値を算出する補正値算出部(70)を備え、
前記補正部は、算出された前記補正値に基づいて、前記ピーク保持部により保持された電圧を補正する請求項1〜5のいずれか1項に記載のサージ電圧検出回路。 - 前記補正値算出部は、
前記ピーク保持部により保持された電圧と、複数の前記抵抗体による分圧値との差を算出する減算器(72)と、
前記ピーク保持部により保持された電圧と、複数の前記抵抗体による分圧値との比率を算出する除算器73と、を有し、前記減算器により算出された差及び前記除算器により算出された比率に基づいて、前記補正値を算出する請求項6に記載のサージ電圧検出回路。 - 複数の前記抵抗体(71a,71b)は、オフ状態とされている前記スイッチの端子間電圧を分圧する請求項1〜7のいずれか1項に記載のサージ電圧検出回路。
- 前記スイッチとして、直列接続された上アームスイッチ及び下アームスイッチを備えるインバータ(20)に適用されるサージ電圧検出回路において、
複数の前記抵抗体(12a,12b)は、前記スイッチの端子間電圧と相関のある電圧として、前記上アームスイッチ及び前記下アームスイッチの直列接続体に印加される前記インバータの電源電圧を分圧する請求項1〜7のいずれか1項に記載のサージ電圧検出回路。
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