JP2019121804A - イメージセンサ - Google Patents
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Abstract
【課題】透明電極を介して低抵抗で電圧を光電変換膜に印加することが可能なイメージセンサを提供する。【解決手段】イメージセンサは、基板と、前記基板に配置された複数の画素電極と、前記基板に配置された制御電極と、前記複数の画素電極上に配置された光電変換膜と、前記光電変換膜上に配置された透明電極と、金属または金属の窒化物で構成され、前記制御電極と前記透明電極とを電気的に接続する接続部と、を備える。前記制御電極は前記光電変換膜に電圧を印加する回路と接続され、前記透明電極は半導体であり、前記制御電極は金属または金属の窒化物であり、前記接続部は、前記透明電極と接触している第１領域と、前記制御電極と接触している第２領域とを含み、前記第１領域の面積は前記第２領域の面積よりも大きい。【選択図】図３Ｂ
Description
本開示はイメージセンサに関する。
イメージセンサは、入射した光量に応じた電気信号を発生させる光検出素子を含み、一次元または二次元に配置された複数の画素を含む。積層型イメージセンサは、イメージセンサのうち、基板側から順に、画素電極、光電変換膜および透明電極が積層された構造の光検出素子を画素として持つものを言う。その一例は、特許文献１および２に開示されている。
積層型イメージセンサの光検出素子は、画素電極を介して信号検出回路に接続され、透明電極を介して電圧制御回路に接続される。信号検出回路は、光検出素子に光が入射することによって発生した電気的信号を検出する。
電圧制御回路は、光検出素子に発生した電気的信号を信号検出回路が正しく検出できるように、光電変換膜に印加される電圧が規定の範囲内となるように制御する、あるいは、画素電極から電流が流れた場合、それと等量の電流を透明電極に流すことで光検出素子の帯電を防ぐ。電圧制御回路としては、定電圧源、可変電圧源、及び接地線が挙げられる。
特許文献３に開示されているように、ある種の光電変換膜は、光電変換膜に印加される電圧により感度が大きく変化し、その感度を実質的に０とすることができる。この特性を利用し、ある種の積層型イメージセンサにおいては、透明電極の電位を変更することにより、電子的シャッタとして動作させることができる。
また、非特許文献１に開示されているように、別のある光電変換膜は、光電変換膜に印加される電圧により、光電変換膜の分光感度特性である分光スペクトルを大きく変化させることができる。この特性を利用し、ある種の積層型イメージセンサにおいては、透明電極の電位を変更することにより、光電変換膜の分光感度特性を、相異なる２つ以上の分光感度特性の間で変更することができる。
これらのイメージセンサの場合、電圧制御回路は、透明電極の電位を時間的に変化させることによって、電子的シャッタあるいは分光感度特性の変更機能を動作させる。
透明電極は、光検出素子と電圧制御回路とを接続するための電極である。光電変換膜への光入射の妨げとならないよう、透明電極は検出を目的とする波長域において光透過性を持つ。また、透明電極と電圧制御回路との接続配線が光入射の妨げとならないよう、透明電極は複数の画素にまたがる構造とし、画素の存在しない端部において金属配線と接続し、その金属配線によって電圧制御回路と接続する構成を備える。そのため、撮像領域の周辺部の画素の透明電極は、電圧制御回路から中心部の画素の透明電極への伝導路の役割も果たす。
伝導路としての機能と、光透過性を両立させるため、透明電極は酸化インジウム錫（ＩＴＯ）、アルミニウム添加酸化亜鉛（ＡＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）、またはＩＧＺＯなどの光透過性をもった導電性半導体材料で構成される。
透明電極と金属配線との接続は、基板側に配置された制御電極を接続部として行われる場合と、特許文献４に開示されているように基板とは逆側を接続部として行われる場合とがある。ただし、後者の方法は空中配線を用いる必要があり、半導体微細加工プロセスとは別に配線工程が必要であること、ノイズが乗りやすいこと、チップの小面積化が難しいことなどの課題がある。そのため、前者の方法を用いる場合がほとんどである。
S. Machita et al., "A 2.1Mpixel Organic-Film Stacked RGB-IR Image Sensor with Electrically Controllable IR Sensitivity", ISSCC, pp. 78-79, 2017
積層型イメージセンサにおいて、上述した種々の機能を実現するためには、透明電極を介して低抵抗で電圧を光電変換膜に印加することが重要な場合がある。本開示は、透明電極を介して低抵抗で電圧を光電変換膜に印加することが可能なイメージセンサを提供する。
本開示の一態様に係るイメージセンサは、基板と、前記基板に配置された複数の画素電極と、前記基板に配置された制御電極と、前記複数の画素電極上に配置された光電変換膜と、前記光電変換膜上に配置された透明電極と、金属または金属の窒化物で構成され、前記制御電極と前記透明電極とを電気的に接続する接続部と、を備える。前記制御電極は前記光電変換膜に電圧を印加する回路と接続され、前記透明電極は半導体であり、前記制御電極は金属または金属の窒化物であり、前記接続部は、前記透明電極と接触している第１領域と、前記制御電極と接触している第２領域とを含み、前記第１領域の面積は前記第２領域の面積よりも大きい。
本開示のイメージセンサによれば、透明電極を介して低抵抗で電圧を光電変換膜に印加することが可能である。
上述したように、積層型イメージセンサにおいて、光検出素子に発生した電気的信号を信号検出回路が正しく検出するために、透明電極の電位が規定の範囲内となるように電圧制御回路により制御される。また、画素電極から電流が流れた場合、光検出素子に帯電が生じないように、電圧制御回路と透明電極との間に電流を流す。さらに、電子的シャッタ動作、あるいは、光電変換膜の分光感度特性を変更するために、透明電極の電位を、例えば１フレーム期間内の短い時間に変化させる。
これらの制御あるいは動作のためには、電圧制御回路と光電変換膜との間の、透明電極を含む電圧印加経路の抵抗が低いほど、電圧変動がより少なくなる、電力消費がより少なくなる、より高速に変化させることができるなどのメリットが生じる。
しかし従来、上記経路における低抵抗化については十分な検討がなされていなかった。一般論として、例えば、透明電極により、低抵抗な材料を用いれば、上述の経路の低抵抗化は達成され得る。しかし、透明電極として使用可能な材料は、上述した酸化インジウム錫（ＩＴＯ）、アルミニウム添加酸化亜鉛（ＡＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）、ＩＧＺＯなどに限られ、これらのいずれの材料を選択しても、抵抗値を大きく低下させることは難しい。
また、透明電極と電圧制御回路との間の配線の断面積を大きくすれば、抵抗値を下げることができる。しかしながら例えば制御電極の面積を大きくすることは、集積回路全体の面積を大きくすることにつながる。
本開示は、以下の各項目に記載のイメージセンサを含む。
［項目１］
本開示の項目１に係るイメージセンサは、
基板と、
前記基板に配置された複数の画素電極と、
前記基板に配置された制御電極と、
前記複数の画素電極上に配置された光電変換膜と、
前記光電変換膜上に配置された透明電極と、
金属または金属の窒化物で構成され、前記制御電極と前記透明電極とを電気的に接続する接続部と、
を備える。
前記制御電極は前記光電変換膜に電圧を印加する回路と接続され、
前記透明電極は半導体であり、
前記制御電極は金属または金属の窒化物であり、
前記接続部は、前記透明電極と接触している第１領域と、前記制御電極と接触している第２領域とを含み、
前記第１領域の面積は前記第２領域の面積よりも大きい。
光電変換膜の例は、有機ドナー分子とアクセプター分子との混合膜、半導体型カーボンナノチューブとアクセプター分子との混合膜、量子ドット含有膜などである。なお、光電変換膜は、入射した光量に応じて電気的な信号を発生させる機能を主として担う層以外に、電子ブロック層および正孔ブロック層などの電極からの不要な電流の侵入を防ぐ機能を主として担う層などの他の層を含む場合がある。本明細書においては、特に断りのない限り、これら別の層まで含めて光電変換膜と呼ぶ。
［項目２］
項目１に記載のイメージセンサにおいて、
前記接続部は、第１材料により構成される第１材料部分、および前記第１材料と仕事関数が異なる第２材料で構成される第２材料部分を含み、
前記第１材料部分は前記第１領域を含み、
前記第２材料部分は前記第２領域を含んでいてもよい。
［項目３］
項目２に記載のイメージセンサにおいて、
光照射時に、前記透明電極から前記画素電極に向かって電流が流れ、
前記第１材料の仕事関数は、前記第２材料の仕事関数より小さくてもよい。
［項目４］
項目２に記載のイメージセンサにおいて、
光照射時に、前記画素電極から前記透明電極に向かって電流が流れ、
前記第１材料の仕事関数は、前記第２材料の仕事関数より大きくてもよい。
［項目５］
項目１に記載のイメージセンサにおいて、
前記接続部は、前記透明電極の上面の外周の少なくとも一部と接触している第１位置部分を含み、
前記第１位置部分は、前記第１領域の少なくとも一部を含んでいてもよい。
［項目６］
項目５に記載のイメージセンサにおいて、
前記第１位置部分は、平面視において、前記複数の画素電極のうち、少なくとも一部と重なっていてもよい。
［項目７］
項目５に記載のイメージセンサにおいて、
前記透明電極の前記上面は矩形形状を有し、
前記第１位置部分は、前記矩形形状の２つ以上の辺に沿って配置されていてもよい。
［項目８］
項目７に記載のイメージセンサにおいて、
前記制御電極は、前記２つ以上の辺のうち、１つの辺のみに沿って配置されていてもよい。
［項目９］
項目７に記載のイメージセンサにおいて、
前記第１位置部分は、前記矩形形状の４つの辺に沿って配置されており、かつ、前記４つの辺の何れかの辺を横切るように分断されていてもよい。
［項目１０］
項目７に記載のイメージセンサにおいて、
前記第１位置部分は、前記矩形形状の４つの辺に沿って連続して配置されていてもよい。
［項目１１］
項目１０に記載のイメージセンサにおいて、
前記接続部は、前記第１位置部分と接続しており前記透明電極の側面を覆う第２位置部分をさらに含み、
前記第２位置部分は、前記光電変換膜の側面をさらに覆っていてもよい。
［項目１２］
項目１に記載のイメージセンサにおいて、
前記透明電極は、前記光電変換膜の側面を覆っていてもよい。
［項目１３］
項目５に記載のイメージセンサは、
前記透明電極の前記上面および側面を覆い、かつ前記上面上に位置する開口を有する保護膜をさらに備え、
前記第１位置部分は、前記開口を介して前記透明電極と接触していてもよい。
［項目１４］
項目１に記載のイメージセンサは、
前記透明電極の上面および側面と、前記制御電極とを覆う保護膜をさらに備え、
前記保護膜は前記透明電極上に位置する第１開口と、前記制御電極上に位置する第２開口とを有し、
前記接続部は、前記第１開口および前記第２開口を覆うように前記保護膜上に位置しており、
前記第１開口を介して前記接続部と前記透明電極とが接触しており、
前記第２開口を介して前記接続部と前記制御電極とが接触していてもよい。
［項目１５］
項目１に記載のイメージセンサにおいて、
前記光電変換膜は、前記光電変換膜に印加される前記電圧の変化により変化する分光感度特性を有していてもよい。
［項目１６］
項目１５に記載のイメージセンサにおいて、
前記電圧の印加により、前記光電変換膜の感度がゼロとなってもよい。
［項目１７］
項目１から１２のいずれかに記載のイメージセンサにおいて、
前記回路は電圧発生回路を含み、
前記電圧発生回路は、第１の時間に第１の電圧を発生させ、前記第１の時間と異なる第２の時間に、前記第１の電圧と異なる第２の電圧を発生させてもよい。
［項目１］
本開示の項目１に係るイメージセンサは、
基板と、
前記基板に配置された複数の画素電極と、
前記基板に配置された制御電極と、
前記複数の画素電極上に配置された光電変換膜と、
前記光電変換膜上に配置された透明電極と、
金属または金属の窒化物で構成され、前記制御電極と前記透明電極とを電気的に接続する接続部と、
を備える。
前記制御電極は前記光電変換膜に電圧を印加する回路と接続され、
前記透明電極は半導体であり、
前記制御電極は金属または金属の窒化物であり、
前記接続部は、前記透明電極と接触している第１領域と、前記制御電極と接触している第２領域とを含み、
前記第１領域の面積は前記第２領域の面積よりも大きい。
光電変換膜の例は、有機ドナー分子とアクセプター分子との混合膜、半導体型カーボンナノチューブとアクセプター分子との混合膜、量子ドット含有膜などである。なお、光電変換膜は、入射した光量に応じて電気的な信号を発生させる機能を主として担う層以外に、電子ブロック層および正孔ブロック層などの電極からの不要な電流の侵入を防ぐ機能を主として担う層などの他の層を含む場合がある。本明細書においては、特に断りのない限り、これら別の層まで含めて光電変換膜と呼ぶ。
［項目２］
項目１に記載のイメージセンサにおいて、
前記接続部は、第１材料により構成される第１材料部分、および前記第１材料と仕事関数が異なる第２材料で構成される第２材料部分を含み、
前記第１材料部分は前記第１領域を含み、
前記第２材料部分は前記第２領域を含んでいてもよい。
［項目３］
項目２に記載のイメージセンサにおいて、
光照射時に、前記透明電極から前記画素電極に向かって電流が流れ、
前記第１材料の仕事関数は、前記第２材料の仕事関数より小さくてもよい。
［項目４］
項目２に記載のイメージセンサにおいて、
光照射時に、前記画素電極から前記透明電極に向かって電流が流れ、
前記第１材料の仕事関数は、前記第２材料の仕事関数より大きくてもよい。
［項目５］
項目１に記載のイメージセンサにおいて、
前記接続部は、前記透明電極の上面の外周の少なくとも一部と接触している第１位置部分を含み、
前記第１位置部分は、前記第１領域の少なくとも一部を含んでいてもよい。
［項目６］
項目５に記載のイメージセンサにおいて、
前記第１位置部分は、平面視において、前記複数の画素電極のうち、少なくとも一部と重なっていてもよい。
［項目７］
項目５に記載のイメージセンサにおいて、
前記透明電極の前記上面は矩形形状を有し、
前記第１位置部分は、前記矩形形状の２つ以上の辺に沿って配置されていてもよい。
［項目８］
項目７に記載のイメージセンサにおいて、
前記制御電極は、前記２つ以上の辺のうち、１つの辺のみに沿って配置されていてもよい。
［項目９］
項目７に記載のイメージセンサにおいて、
前記第１位置部分は、前記矩形形状の４つの辺に沿って配置されており、かつ、前記４つの辺の何れかの辺を横切るように分断されていてもよい。
［項目１０］
項目７に記載のイメージセンサにおいて、
前記第１位置部分は、前記矩形形状の４つの辺に沿って連続して配置されていてもよい。
［項目１１］
項目１０に記載のイメージセンサにおいて、
前記接続部は、前記第１位置部分と接続しており前記透明電極の側面を覆う第２位置部分をさらに含み、
前記第２位置部分は、前記光電変換膜の側面をさらに覆っていてもよい。
［項目１２］
項目１に記載のイメージセンサにおいて、
前記透明電極は、前記光電変換膜の側面を覆っていてもよい。
［項目１３］
項目５に記載のイメージセンサは、
前記透明電極の前記上面および側面を覆い、かつ前記上面上に位置する開口を有する保護膜をさらに備え、
前記第１位置部分は、前記開口を介して前記透明電極と接触していてもよい。
［項目１４］
項目１に記載のイメージセンサは、
前記透明電極の上面および側面と、前記制御電極とを覆う保護膜をさらに備え、
前記保護膜は前記透明電極上に位置する第１開口と、前記制御電極上に位置する第２開口とを有し、
前記接続部は、前記第１開口および前記第２開口を覆うように前記保護膜上に位置しており、
前記第１開口を介して前記接続部と前記透明電極とが接触しており、
前記第２開口を介して前記接続部と前記制御電極とが接触していてもよい。
［項目１５］
項目１に記載のイメージセンサにおいて、
前記光電変換膜は、前記光電変換膜に印加される前記電圧の変化により変化する分光感度特性を有していてもよい。
［項目１６］
項目１５に記載のイメージセンサにおいて、
前記電圧の印加により、前記光電変換膜の感度がゼロとなってもよい。
［項目１７］
項目１から１２のいずれかに記載のイメージセンサにおいて、
前記回路は電圧発生回路を含み、
前記電圧発生回路は、第１の時間に第１の電圧を発生させ、前記第１の時間と異なる第２の時間に、前記第１の電圧と異なる第２の電圧を発生させてもよい。
本開示において、回路、ユニット、装置、部材又は部の全部又は一部、又はブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩまたはＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。 ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅも同じ目的で使うことができる。
さらに、回路、ユニット、装置、部材又は部の全部又は一部の機能又は操作は、ソフトウエア処理によって実行することが可能である。この場合、ソフトウエアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブなどの非一時的記録媒体に記録され、ソフトウエアが処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行されたときに、そのソフトウエアで特定された機能が処理装置（ｐｒｏｃｅｓｓｏｒ）および周辺装置によって実行される。システム又は装置は、ソフトウエアが記録されている一つ又は複数の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウエアデバイス、例えばインターフェース、を備えていても良い。
以下、図面を参照しながら、本開示のイメージセンサの実施形態を説明する。
（イメージセンサを含む撮像装置の概要）
まず、本開示のイメージセンサが用いられる撮像装置を概括的に説明する。図１は撮像装置５００の回路構成を模式的に示している。撮像装置５００は、複数の単位画素セル１４を含むイメージセンサ１０１と、周辺回路と、を備えている。
まず、本開示のイメージセンサが用いられる撮像装置を概括的に説明する。図１は撮像装置５００の回路構成を模式的に示している。撮像装置５００は、複数の単位画素セル１４を含むイメージセンサ１０１と、周辺回路と、を備えている。
複数の単位画素セル１４は、半導体基板に２次元、すなわち行方向および列方向に配列されて、画素領域を形成している。イメージセンサ１０１はラインセンサであってもよい。その場合、複数の単位画素セル１４は、１次元に配列されていてもよい。本願明細書では、行方向および列方向とは、行および列がそれぞれ伸びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。
各単位画素セル１４は、光検出部１０と、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含む。光検出部１０は画素電極５０および透明電極５２を含む。イメージセンサ１０１は、透明電極５２を介して光電変換膜５１に所定の電圧を印加するための回路を備える。電圧を印加するための回路は、例えば、可変電源、定電圧源などの電圧発生回路、接地線等の電圧基準線などである。電圧を印加するための回路が印加する電圧を制御電圧と呼ぶ。本実施形態では電圧を印加するための回路として電圧制御回路６０を備えている。電圧制御回路６０は、一定の制御電圧を発生させてもよいし、値の異なる複数の制御電圧を発生させてもよい。例えば、２以上の異なる値の制御電圧を発生させてもよいし、所定の範囲で連続的に変化する制御電圧を発生させてもよい。電圧制御回路６０は、撮像装置５００を操作する操作者の指令、撮像装置５００が備える他の制御部等の指令に基づき、発生させる制御電圧の値を決定し、決定した値の制御電圧を生成する。電圧制御回路６０は、周辺回路の一部として、感光領域外に設けられる。つまり、電圧制御回路６０はイメージセンサ１０１に備えられていてもよい。
例えば、電圧制御回路６０は２以上の異なる制御電圧を発生し、透明電極５２を介して光電変換膜５１に制御電圧を印加することによって、光電変換膜５１の分光感度特性が変化する。また、この分光感度特性の変化には、検出すべき光に対して光電変換膜５１の感度がゼロとなる分光感度特性が含まれる。これにより、例えば、撮像装置５００において、単位画素セル１４から行ごとに検出信号の読み出しを行う間、光電変換膜５１の感度がゼロとなる制御電圧を、電圧制御回路６０から、透明電極５２を介して光電変換膜５１に印加することによって、検出信号の読み出し時に入射する光の影響をほぼゼロにすることができる。よって、実質的に行ごとに検出信号を読み出しても、グローバルシャッタ動作を実現することができる。
本実施形態では、図１に示すように、行方向に配列された単位画素セル１４の透明電極５２に、対向電極信号線１６を介して制御電圧を印加することによって、画素電極５０と透明電極５２との間の電圧を変化させ、光検出部１０における分光感度特性を切り替える。あるいは、撮像中に所定のタイミングで光に対する感度がゼロとなる分光感度特性が得られるような制御電圧を、透明電極５２を介して光電変換膜５１に印加することによって、電子シャッタ動作を実現する。しかし、画素電極５０に制御電圧を印加してもよい。光を光検出部１０に照射し、画素電極５０に正孔を信号電荷として蓄積するためには、透明電極５２に対して画素電極５０は相対的に低い電位に設定される。このとき、電子移動方向は逆であるため、透明電極５２から画素電極５０に向かって電流が流れる。
画素電極５０は、増幅トランジスタ１１のゲート電極に接続され、画素電極５０によって集められた信号電荷は、画素電極５０と増幅トランジスタ１１のゲート電極との間に位置する電荷蓄積ノード２４に蓄積される。本実施形態では信号電荷は、正孔であるが、信号電荷は電子であってもよい。
電荷蓄積ノード２４に蓄積された信号電荷は、信号電荷の量に応じた電圧として増幅トランジスタ１１のゲート電極に印加される。増幅トランジスタ１１は信号検出回路を構成しており、ゲート電極に印加された電圧を増幅する。アドレストランジスタ１３は、信号電圧として、増幅された電圧を選択的に読み出す。リセットトランジスタ１２は、そのソース／ドレイン電極が、画素電極５０に接続されており、電荷蓄積ノード２４に蓄積された信号電荷をリセットする。換言すると、リセットトランジスタ１２は、増幅トランジスタ１１のゲート電極および画素電極５０の電位をリセットする。
複数の単位画素セル１４において上述した動作を選択的に行うため、撮像装置５００は、電源配線２１と、垂直信号線１７と、アドレス信号線２６と、リセット信号線２７と、を含む。これらの線は、単位画素セル１４にそれぞれ接続されている。具体的には、電源配線２１は、増幅トランジスタ１１のソース／ドレイン電極に接続され、垂直信号線１７は、アドレストランジスタ１３のソース／ドレイン電極に接続される。アドレス信号線２６はアドレストランジスタ１３のゲート電極に接続される。またリセット信号線２７は、リセットトランジスタ１２のゲート電極に接続される。
周辺回路は、垂直走査回路１５と、水平信号読出し回路２０と、複数のカラム信号処理回路１９と、複数の負荷回路１８と、複数の差動増幅器２２とを含む。垂直走査回路１５は行走査回路とも称される。水平信号読出し回路２０は列走査回路とも称される。カラム信号処理回路１９は行信号蓄積回路とも称される。差動増幅器２２はフィードバックアンプとも称される。
垂直走査回路１５は、アドレス信号線２６およびリセット信号線２７に接続されており、各行に配置された複数の単位画素セル１４を行単位で選択し、信号電圧の読出しおよび画素電極５０の電位のリセットを行う。ソースフォロア電源である電源配線２１は、各単位画素セル１４に所定の電源電圧を供給する。水平信号読出し回路２０は、複数のカラム信号処理回路１９に電気的に接続されている。カラム信号処理回路１９は、各列に対応した垂直信号線１７を介して、各列に配置された単位画素セル１４に電気的に接続されている。負荷回路１８は、各垂直信号線１７に電気的に接続されている。負荷回路１８と増幅トランジスタ１１とは、ソースフォロア回路を形成する。
複数の差動増幅器２２は、各列に対応して設けられている。差動増幅器２２の負側の入力端子は、対応した垂直信号線１７に接続されている。また、差動増幅器２２の出力端子は、各列に対応したフィードバック線２３を介して単位画素セル１４に接続されている。
垂直走査回路１５は、アドレス信号線２６によって、アドレストランジスタ１３のオンおよびオフを制御する行選択信号をアドレストランジスタ１３のゲート電極に印加する。これにより、読出し対象の行が走査され、選択される。選択された行の単位画素セル１４から垂直信号線１７に信号電圧が読み出される。また、垂直走査回路１５は、リセット信号線２７を介して、リセットトランジスタ１２のオンおよびオフを制御するリセット信号をリセットトランジスタ１２のゲート電極に印加する。これにより、リセット動作の対象となる単位画素セル１４の行が選択される。垂直信号線１７は、垂直走査回路１５によって選択された単位画素セル１４から読み出された信号電圧をカラム信号処理回路１９へ伝達する。
カラム信号処理回路１９は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換などを行う。
水平信号読出し回路２０は、複数のカラム信号処理回路１９から水平共通信号線（不図示）に信号を順次読み出す。
差動増幅器２２は、フィードバック線２３を介してリセットトランジスタ１２のドレイン電極に接続されている。従って、差動増幅器２２は、アドレストランジスタ１３とリセットトランジスタ１２とが導通状態にあるときに、アドレストランジスタ１３の出力値を負端子に受ける。増幅トランジスタ１１のゲート電位が所定のフィードバック電圧となるように、差動増幅器２２はフィードバック動作を行う。このとき、差動増幅器２２の出力電圧値は、０Ｖまたは０Ｖ近傍の正電圧である。フィードバック電圧とは、差動増幅器２２の出力電圧を意味する。
図２は、撮像装置５００中の単位画素セル１４のデバイス構造の断面を模式的に示している。単位画素セル１４は、半導体基板３１と、電荷検出回路２５と、光検出部１０とを含む。半導体基板３１は、例えば、ｐ型シリコン基板である。電荷検出回路２５は、画素電極５０によって捕捉された信号電荷を検出し、信号電圧を出力する。電荷検出回路２５は、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含み、半導体基板３１に形成されている。
増幅トランジスタ１１は、半導体基板３１内に形成され、それぞれドレイン電極およびソース電極として機能するｎ型不純物領域４１Ｃおよび４１Ｄと、半導体基板３１上に位置するゲート絶縁層３８Ｂと、ゲート絶縁層３８Ｂ上に位置するゲート電極３９Ｂと、を含む。
リセットトランジスタ１２は、半導体基板３１内に形成され、それぞれドレイン電極およびソース電極として機能するｎ型不純物領域４１Ｂおよび４１Ａと、半導体基板３１上に位置するゲート絶縁層３８Ａと、ゲート絶縁層３８Ａ上に位置するゲート電極３９Ａと、を含む。
アドレストランジスタ１３は、半導体基板３１内に形成され、それぞれドレイン電極およびソース電極として機能するｎ型不純物領域４１Ｄおよび４１Ｅと、半導体基板３１上に位置するゲート絶縁層３８Ｃと、ゲート絶縁層３８Ｃ上に位置するゲート電極３９Ｃと、を含む。ｎ型不純物領域４１Ｄは、増幅トランジスタ１１とアドレストランジスタ１３とにより共用されている。これにより、増幅トランジスタ１１とアドレストランジスタ１３とが直列に接続される。
半導体基板３１において、隣接する単位画素セル１４との間および増幅トランジスタ１１とリセットトランジスタ１２との間には、装置分離領域４２が設けられている。装置分離領域４２によって、隣接する単位画素セル１４間の電気的な分離が行われる。また、装置分離領域４２によって、電荷蓄積ノードで蓄積される信号電荷のリークが抑制される。
半導体基板３１の表面には層間絶縁層４３Ａ、４３Ｂおよび４３Ｃが積層されている。層間絶縁層４３Ａ中には、リセットトランジスタ１２のｎ型不純物領域４１Ｂと接続されたコンタクトプラグ４５Ａ、増幅トランジスタ１１のゲート電極３９Ｂと接続されたコンタクトプラグ４５Ｂ、およびコンタクトプラグ４５Ａとコンタクトプラグ４５Ｂとを接続する配線４６Ａが埋設されている。これにより、リセットトランジスタ１２のドレイン電極として機能するｎ型不純物領域４１Ｂが、増幅トランジスタ１１のゲート電極３９Ｂと電気的に接続されている。
光検出部１０は、層間絶縁層４３Ｃ上に設けられている。光検出部１０は、透明電極５２と、光電変換膜５１と、透明電極５２より半導体基板３１側に位置する画素電極５０とを含む。光電変換膜５１は透明電極５２と画素電極５０とによって挟まれている。光電変換膜５１の構造は以下において詳細に説明する。画素電極５０は、層間絶縁層４３Ｃ上に設けられている。透明電極５２は、検出すべき光に対して透明であり導電性を有する半導体から構成される。例えば、透明電極５２は、酸化インジウム錫（ＩＴＯ）、アルミニウム添加酸化亜鉛（ＡＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）などによって構成される。他の透明導電性半導体を用いてもよい。画素電極５０は、アルミニウム、銅等の金属または不純物がドープされ導電性が付与されたポリシリコン等によって形成される。
図２に示すように、単位画素セル１４は、光検出部１０の透明電極５２上にカラーフィルター５３を有している。カラーフィルター５３上にマイクロレンズ５４を更に有していてもよい。
本実施形態では、各単位画素セル１４の光電変換膜５１および透明電極５２は、それぞれ隣接する単位画素セル１４の光電変換膜５１および透明電極５２と接続されており、一体的な光電変換膜５１および透明電極５２を構成している。ただし、光電変換膜５１は単位画素セル１４ごとに分離していてもよい。これに対し、各単位画素セル１４の画素電極５０は隣接する単位画素セル１４の画素電極５０とは接続されておらず、独立している。
なお、イメージセンサ１０１は、光電変換による電荷を検出せず、光電変換膜の容量変化を検出してもよい。このようなタイプのイメージセンサおよび撮像装置は、例えば、国際公開ＷＯ２０１７／０８１８４７号に開示されている。つまり、光電変換膜５１は、入射する光の強度に応じた正孔電子対を生成してもよいし、入射する光の強度に応じて容量が変化してもよい。生成した電荷あるいは容量の変化を検出することによって光電変換膜５１に入射した光を検出することが可能である。
（イメージセンサの構造）
図３Ａはイメージセンサ１０１の模式的な平面図であり、図３Ｂは図３Ａの３Ｂ−３Ｂで示す位置におけるイメージセンサ１０１の断面図である。これ以降の図では、図２に示した半導体基板３１および層間絶縁層４３Ａ、４３Ｂおよび４３Ｃをまとめて基板１００として示している。イメージセンサ１０１は、上述した複数の画素電極５０、光電変換膜５１および透明電極５２を備える。また、イメージセンサ１０１は、制御電極１１２と、接続部１１５と、をさらに備える。複数の画素電極５０および制御電極１１２は基板１００に形成される回路部を構成している。また、接続部１１５は対向電極信号線１６の一部を構成する。
図３Ａはイメージセンサ１０１の模式的な平面図であり、図３Ｂは図３Ａの３Ｂ−３Ｂで示す位置におけるイメージセンサ１０１の断面図である。これ以降の図では、図２に示した半導体基板３１および層間絶縁層４３Ａ、４３Ｂおよび４３Ｃをまとめて基板１００として示している。イメージセンサ１０１は、上述した複数の画素電極５０、光電変換膜５１および透明電極５２を備える。また、イメージセンサ１０１は、制御電極１１２と、接続部１１５と、をさらに備える。複数の画素電極５０および制御電極１１２は基板１００に形成される回路部を構成している。また、接続部１１５は対向電極信号線１６の一部を構成する。
複数の画素電極５０は、基板１００の上面１００ａにおいて、各上面が露出するように、１次元または２次元に配列されて基板１００に埋設されている。複数の画素電極５０を覆うように基板１００の上面１００ａに光電変換膜５１が配置され、さらに光電変換膜５１の上に透明電極５２が配置されている。透明電極５２は、図３Ａに示すように、平面視において、画素電極５０よりも外側までの領域を覆っている。
本実施形態では、イメージセンサ１０１は、平面視において、ｘ方向に沿って配置された２つの制御電極１１２を備える。各制御電極１１２はｙ方向に沿って伸びている。制御電極１１２は基板１００の上面１００ａにおいて上面が露出するように基板１００に埋設されている。各画素電極５０間および画素電極５０と制御電極１１２間は、基板１００を構成している層間絶縁層４３Ａ、４３Ｂ、４３Ｃ（図２）によって電気的に絶縁されている。制御電極１１２は前述した電圧制御回路６０に電気的に接続されている。
接続部１１５は、制御電極１１２と透明電極５２とを電気的に接続する。具体的には、接続部１１５は、透明電極５２と接合している第１領域２０１と、制御電極１１２と接合している第２領域２０２とを含む。第１領域２０１の面積は第２領域２０２の面積よりも大きい。図３Ａでは、第１領域２０１および第２領域２０２はそれぞれ１つの領域として示されているが、いずれか一方または両方は複数の領域から構成されていてもよい。この場合、第１領域２０１の面積および／または第２領域２０２の面積は、複数の領域の合計の面積で定義される。
本実施形態では、接続部１１５は、第１位置部分１１５Ａ、第２位置部分１１５Ｂおよび第３位置部分１１５Ｃを含む。第１位置部分１１５Ａは、透明電極５２の上面５２ａであって、平面視において、画素電極５０よりも外側の部分と接触している。第２位置部分１１５Ｂは、透明電極５２の側面５２ｃおよび光電変換膜５１の側面５１ｃと接している。第３位置部分１１５Ｃは、基板１００の上面１００ａ上に位置しており、かつ、制御電極１１２を覆っている。このため、本実施形態では、第１領域２０１は、第１位置部分１１５Ａの透明電極５２の上面５２ａと接している部分および第２位置部分１１５Ｂの透明電極５２の側面５２ｃと接している部分とを含む。したがって、第１領域２０１は、光入射方向から見て、光検出を目的とする画素の光電変換膜５１を遮蔽しない位置に設けられる。換言すれば、透明電極５２の光検出を目的とする画素領域の外周部に設ける。第２領域２０２は、第３位置部分１１５Ｃのうち、制御電極１１２と接している部分を含む。
透明電極５２は上述した材料によって形成されている。制御電極１１２は、金属または金属の窒化物で構成される。例えば、制御電極１１２は、チタン、窒化チタン、アルミニウム、シリコンおよび銅添加アルミニウム、銅、タングステン等、またはこれらの合金等で形成されている。制御電極１１２は、上述した金属または金属の窒化物の単層によって構成されていてもよいし、複数の層の積層構造を備えていてもよい。
接続部１１５は金属または金属の窒化物で構成される。例えば、接続部１１５は、チタン（４．３ｅＶ）、窒化チタン（４．３３ｅＶ）、アルミニウム（４．２ｅＶ）、シリコン（４．９ｅＶ）および銅添加アルミニウム（ＡｌＳｉＣｕ）、銅（４．９ｅＶ）、タングステン（４．６ｅＶ）、金（４．５ｅＶ）、銀（４．３ｅＶ）、ニッケル（４．５ｅＶ）、コバルト（５ｅＶ）等、または、これらの合金等で形成されている。また、制御電極１１２と同様、単層であっても積層であってもよい。各材料の後の数値は後述する仕事関数を示す。
イメージセンサ１０１は従来の半導体装置の製造法を用いて製造することができる。
次にイメージセンサ１０１において、低抵抗で電圧を光電変換膜に印加することが可能な理由を説明する。
一般に抵抗は、（１）均一材料内部での抵抗成分、および、（２）異種材料との接合面における抵抗成分、に分けることができる。第一の成分である（１）均一材料内部での抵抗成分は、各材料の物性値である抵抗率と材料の形状とで決まる。一方、（２）異種材料との接合面における抵抗は、材料の組み合わせによって特性が大きく変化する特徴を持つ。
また、一般にイメージセンサでは、透明電極は、光透過性と低抵抗率とを両立させるために、金属ではなく半導体材料を用いて構成される。一方、制御電極は、低抵抗にするために、金属または金属の窒化物を用いて構成される。つまり、透明電極と制御電極との接続には、異種材料間の接合面が生じる。
本実施形態のイメージセンサ１０１において、透明電極５２と制御電極１１２とを電気的に接続する接続部１１５は単位画素セル１４が配置される領域外に配置できる。単位画素セル１４が配置される領域外に接続部１１５を配置する限り、接続部１１５は透明でなくてもよい。したがって、本実施形態では、接続部１１５を金属または金属の窒化物によって構成している。これにより、（１）の抵抗成分である均一材料内部での抵抗を小さくすることができる。
また、接続部１１５は、透明電極５２および制御電極１１２と接続される。透明電極５２との接続は異種材料との接続であるのに対し、制御電極１１２との接続は、構成材料が異なっていても、金属または金属の窒化物という点では同種材料である。したがって、透明電極５２と接合している第１領域２０１の面積を相対的に大きくし、接触面積を大きく確保することによって、（２）の抵抗成分である異種材料との接合面における抵抗成分を小さくできる。一方、制御電極１１２と接合している第２領域２０２の面積は相対的に小さくても、抵抗成分はそれほど大きくならない。
このように本実施形態のイメージセンサによれば、上述した構造の接続部を有することによって、透明電極と制御電極とを低抵抗で接続することが可能であり、透明電極を介して、低抵抗で電圧を光電変換膜に印加することが可能である。したがって、電圧変動が少なく、より安定した撮像が可能になる。また、より少ない電力消費が求められるモバイル機器の撮像装置に適しており、高速の電子シャッタ、あるいはより高速に分光感度特性の切り替えが可能な撮像装置が実現し得る。
本実施形態のイメージセンサ１０１には種々の改変が可能である。
図４に示すように、接続部１１５は、仕事関数が互いに異なる材料によって構成される２以上の部分を含んでいてもよい。具体的には、接続部１１５は、第１材料部分１１６および第２材料部分１１７を含んでいてもよい。第１材料部分１１６は第１領域２０１を含み、第２材料部分１１７は、第２領域２０２を含んでいる。接続部１１５を、仕事関数が互いに異なる材料によって構成される２以上の部分で構成することによって、透明電極５２を流れる電荷の種類に応じて、透明電極５２と接続部１１５との接合面における抵抗を小さくすることができる。
具体的には、イメージセンサ１０１に光が照射される際、透明電極５２から画素電極５０に向かって電流が流れる場合、第１材料部分１１６を構成する材料の仕事関数は、第２材料部分１１７を構成する材料の仕事関数より小さくてもよい。この場合、透明電極５２から制御電極１１２へ流れるキャリアは電子であるため、透明電極５２と接触する第１材料部分１１６の仕事関数が小さいほうが、透明電極５２と接続部１１５との接合面における抵抗に相当するショットキーバリアの高さが小さくなる。
一方、イメージセンサ１０１に光が照射される際、画素電極５０から透明電極５２に向かって電流が流れる場合、第１材料部分１１６を構成する材料の仕事関数は、第２材料部分１１７を構成する材料の仕事関数より大きくてもよい。この場合、透明電極５２から制御電極１１２へ流れるキャリアはホールであるため、透明電極５２と接触する第１材料部分１１６の仕事関数が大きいほうが、透明電極５２と接続部１１５との接合面における抵抗が小さくなる。
第１材料部分１１６および第２材料部分１１７は上述した接続部１１５を構成し得る材料から選択できる。上に示した仕事関数の値は、一例であって、測定条件、結晶状態等により異なり得る。
また、第１材料部分１１６および第２材料部分１１７は抵抗以外の観点で選択してもよい。例えば、第１材料部分１１６は第２材料部分１１７よりも透明電極５２との密着性に優れる材料を選択してもよい。
接続部１１５の配置および形状には種々の改変が可能である。図５に示すように、接続部１１５の第１位置部分１１５Ａは、平面視において、複数の画素電極５０のうち、少なくとも一部と重なっていてもよい。接続部１１５の第１位置部分１１５Ａと重なる画素電極５０の単位画素セル１４には、接続部１１５が遮光膜として機能し、常時光が入射しない。このため、この単位画素セル１４は、暗時状態での参照信号を得るために使用できる。
図６Ａおよび図６Ｂに示すように、接続部１１５の第１位置部分１１５Ａは、矩形形状である透明電極５２の上面５２ａの３辺に沿って配置されていてもよい。この場合、第１領域２０１も第１位置部分１１５Ａに対応して矩形形状の３辺に沿って配置される。この形態では、制御電極１１２は基板１００の上面１００ａに、１つ配置されており、第２領域２０２は一か所である。この形態によれば、制御電極１１２は一か所にしか配置されないが、低抵抗の接続部１１５が透明電極５２の３辺に接続される。このため、透明電極５２に電圧が印加される際の遅延が抑制される。
図７Ａおよび図７Ｂに示すように、接続部１１５の第１位置部分１１５Ａは、矩形形状である透明電極５２の上面５２ａの４辺に沿って配置されていてもよい。この場合、第１領域２０１も、第１位置部分１１５Ａに対応して、矩形形状の４辺に沿って配置される。また、４つの辺のうち、１つの辺において、第１位置部分１１５Ａおよび第１領域２０１は、その辺を横切るように間隙３００を空けて分断されている。間隙３００は、例えば、シャドーマスクを用いて接続部１１５を形成する際に、シャドーマスクのうち、接続部１１５が形成される領域の内側に配置される部分を保持するために利用できる。
また、図８Ａおよび図８Ｂに示すように、接続部１１５の第１位置部分１１５Ａは、矩形形状である透明電極５２の上面５２ａの４辺に沿って、間隙３００を設けずに配置されてもよい。この場合、第１位置部分１１５Ａは、前記矩形形状の４辺に沿って配置されており、かつ、連続している。この形態によれば、透明電極５２に電圧が印加される際の遅延がより抑制される。また、接続部１１５の第２位置部分１１５Ｂが透明電極５２および光電変換膜５１の側面すべてを被覆するため、光電変換膜５１が基板から剥れることを防止する機能、及び光電変換膜５１の側面が大気等にさらされることを防止する機能も有する。
図９に示すように、透明電極５２は光電変換膜５１の側面５１ｃを被覆していてもよい。この形態によれば、接続部１１５の形成時に側面５１ｃから光電変換膜５１にダメージが入ることを抑制し得る。
図１０に示すように、イメージセンサ１０１は、図９に示す形態を備え、かつ透明電極５２の上面５２ａおよび側面５２ｃを覆う保護膜１１９をさらに備えていてもよい。保護膜１１９は、透明電極５２の外周近傍に第１開口１１９ｄを有し、接続部１１５は、第１開口１１９ｄを介して透明電極５２と接合されている。この形態によれば、光電変換膜５１が大気及び製造プロセス中の雰囲気によりダメージを受けることを防止することができる。
図１１に示すように、保護膜１１９はさらに基板１００の上面１００ａに設けられていてもよい。保護膜１１９は、基板１００の上面１００ａにおいて、制御電極１１２を被覆している。保護膜１１９は例えば、透明電極５２上および基板１００の上面１００ａ上において、実質的に同じ高さを有していてもよい。保護膜１１９の上面１１９ａは平坦であってもよい。保護膜１１９の上面１１９ａを平坦にするには、例えば、保護膜１１９を形成後、ＣＭＰ等の研磨方法によって、平坦化することができる。保護膜１１９はさらに制御電極１１２の一部を露出する第２開口１１９ｅを有しており、接続部は第２開口１１９ｅを介して制御電極１１２と接続されていてもよい。
本開示のイメージセンサは、種々の用途の撮像装置に好適に使用され得る。
１０ 光検出部
１１ 増幅トランジスタ
１２ リセットトランジスタ
１３ アドレストランジスタ
１４ 単位画素セル
１５ 垂直走査回路
１６ 対向電極信号線
１７ 垂直信号線
１８ 負荷回路
１９ カラム信号処理回路
２０ 水平信号読出し回路
２１ 電源配線
２２ 差動増幅器
２３ フィードバック線
２４ 電荷蓄積ノード
２５ 電荷検出回路
２６ アドレス信号線
２７ リセット信号線
３１ 半導体基板
３８Ａ、３８Ｂ、３８Ｃ ゲート絶縁層
３９Ａ、３９Ｂ、３９Ｃ ゲート電極
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４１Ｅ ｎ型不純物領域
４２ 装置分離領域
４３Ａ、４３Ｂ、４３Ｃ 層間絶縁層
４５Ａ、４５Ｂ コンタクトプラグ
４６Ａ 配線
５０ 画素電極
５１ 光電変換膜
５２ 透明電極
５３ カラーフィルター
６０ 電圧制御回路
１００ 基板
１００ａ 上面
１０１ イメージセンサ
１１２ 制御電極
１１５ 接続部
１１５Ａ 第１位置部分
１１５Ｂ 第２位置部分
１１５Ｃ 第３位置部分
１１６ 第１材料部分
１１７ 第２材料部分
１１９ 保護膜
２０１ 第１領域
２０２ 第２領域
３００ 間隙
５００ 撮像装置
１１ 増幅トランジスタ
１２ リセットトランジスタ
１３ アドレストランジスタ
１４ 単位画素セル
１５ 垂直走査回路
１６ 対向電極信号線
１７ 垂直信号線
１８ 負荷回路
１９ カラム信号処理回路
２０ 水平信号読出し回路
２１ 電源配線
２２ 差動増幅器
２３ フィードバック線
２４ 電荷蓄積ノード
２５ 電荷検出回路
２６ アドレス信号線
２７ リセット信号線
３１ 半導体基板
３８Ａ、３８Ｂ、３８Ｃ ゲート絶縁層
３９Ａ、３９Ｂ、３９Ｃ ゲート電極
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４１Ｅ ｎ型不純物領域
４２ 装置分離領域
４３Ａ、４３Ｂ、４３Ｃ 層間絶縁層
４５Ａ、４５Ｂ コンタクトプラグ
４６Ａ 配線
５０ 画素電極
５１ 光電変換膜
５２ 透明電極
５３ カラーフィルター
６０ 電圧制御回路
１００ 基板
１００ａ 上面
１０１ イメージセンサ
１１２ 制御電極
１１５ 接続部
１１５Ａ 第１位置部分
１１５Ｂ 第２位置部分
１１５Ｃ 第３位置部分
１１６ 第１材料部分
１１７ 第２材料部分
１１９ 保護膜
２０１ 第１領域
２０２ 第２領域
３００ 間隙
５００ 撮像装置
Claims (17)
- 基板と、
前記基板に配置された複数の画素電極と、
前記基板に配置された制御電極と、
前記複数の画素電極上に配置された光電変換膜と、
前記光電変換膜上に配置された透明電極と、
金属または金属の窒化物で構成され、前記制御電極と前記透明電極とを電気的に接続する接続部と、
を備え、
前記制御電極は前記光電変換膜に電圧を印加する回路と接続され、
前記透明電極は半導体であり、
前記制御電極は金属または金属の窒化物であり、
前記接続部は、前記透明電極と接触している第１領域と、前記制御電極と接触している第２領域とを含み、
前記第１領域の面積は前記第２領域の面積よりも大きい、イメージセンサ。 - 前記接続部は、第１材料により構成される第１材料部分、および前記第１材料と仕事関数が異なる第２材料で構成される第２材料部分を含み、
前記第１材料部分は前記第１領域を含み、
前記第２材料部分は前記第２領域を含む、
請求項１に記載のイメージセンサ。 - 光照射時に、前記透明電極から前記画素電極に向かって電流が流れ、
前記第１材料の仕事関数は、前記第２材料の仕事関数より小さい、
請求項２に記載のイメージセンサ。 - 光照射時に、前記画素電極から前記透明電極に向かって電流が流れ、
前記第１材料の仕事関数は、前記第２材料の仕事関数より大きい、
請求項２に記載のイメージセンサ。 - 前記接続部は、前記透明電極の上面の外周の少なくとも一部と接触している第１位置部分を含み、
前記第１位置部分は、前記第１領域の少なくとも一部を含む、
請求項１に記載のイメージセンサ。 - 前記第１位置部分は、平面視において、前記複数の画素電極のうち、少なくとも一部と重なっている、
請求項５に記載のイメージセンサ。 - 前記透明電極の前記上面は矩形形状を有し、
前記第１位置部分は、前記矩形形状の２つ以上の辺に沿って配置されている、
請求項５に記載のイメージセンサ。 - 前記制御電極は、前記２つ以上の辺のうち、１つの辺のみに沿って配置されている、
請求項７に記載のイメージセンサ。 - 前記第１位置部分は、前記矩形形状の４つの辺に沿って配置されており、かつ、前記４つの辺の何れかの辺を横切るように分断されている、
請求項７に記載のイメージセンサ。 - 前記第１位置部分は、前記矩形形状の４つの辺に沿って連続して配置されている、
請求項７に記載のイメージセンサ。 - 前記接続部は、前記第１位置部分と接続しており前記透明電極の側面を覆う第２位置部分をさらに含み、
前記第２位置部分は、前記光電変換膜の側面をさらに覆っている、
請求項１０に記載のイメージセンサ。 - 前記透明電極は、前記光電変換膜の側面を覆う、
請求項１に記載のイメージセンサ。 - 前記透明電極の前記上面および側面を覆い、かつ前記上面上に位置する開口を有する保護膜をさらに備え、
前記第１位置部分は、前記開口を介して前記透明電極と接触している、
請求項５に記載のイメージセンサ。 - 前記透明電極の上面および側面と、前記制御電極とを覆う保護膜をさらに備え、
前記保護膜は前記透明電極上に位置する第１開口と、前記制御電極上に位置する第２開口とを有し、
前記接続部は、前記第１開口および前記第２開口を覆うように前記保護膜上に位置しており、
前記第１開口を介して前記接続部と前記透明電極とが接触しており、
前記第２開口を介して前記接続部と前記制御電極とが接触している、
請求項１に記載のイメージセンサ。 - 前記光電変換膜は、前記光電変換膜に印加される前記電圧の変化により変化する分光感度特性を有する、
請求項１に記載のイメージセンサ。 - 前記電圧の印加により、前記光電変換膜の感度がゼロとなる、
請求項１５に記載のイメージセンサ。 - 前記回路は電圧発生回路を含み、
前記電圧発生回路は、第１の時間に第１の電圧を発生させ、前記第１の時間と異なる第２の時間に、前記第１の電圧と異なる第２の電圧を発生させる、
請求項１から１２のいずれかに記載のイメージセンサ。
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2019
- 2019-01-07 JP JP2019000655A patent/JP2019121804A/ja active Pending
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