JP6509782B2 - 画像センサ、前記画像センサを備える光電子システム、および前記画像センサを製造するための方法 - Google Patents

Description

本発明は、画像センサの分野に関し、詳細には、複数のピクセルを選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された複数のピクセルを備える画像センサに関する。本発明による画像センサは、コンパクトな集積回路アーキテクチャにつながる小さい占有面積において、複数のピクセルの制御ユニットとの簡単かつ効果的な統合を実現し、改善されたピクセル感度を達成する。その上、本発明の画像センサの特定のピクセル設計により、高い光導電性利得、向上した応答性、および／または短い応答時間を有するピクセルを取得することが可能になる。本発明はまた、前記画像センサを備える光電子システムに関し、前記画像センサを製造するための方法に関する。

画像センサの使用は、いくつか例を挙げると、一般消費者のガジェットセクタから、プロフェッショナルな写真、ならびに工業的、医学的、および／または科学的な使用までの範囲の多数の適用例において知られている。

典型的な画像センサは複数のピクセルを備え、各ピクセルは、複数のピクセルのうちの各ピクセルの受光素子に衝突する光によって発生する光信号を選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された、受光素子または光検出器を備える。

ほとんどの画像センサは、それらのピクセル内の受光素子としてフォトダイオードを使用する。典型的なフォトダイオードの量子効率が可視範囲および赤外範囲に対して１を超えることができないと仮定すると、そのような画像センサは、高い信号対雑音比を実現するために、非常に低い雑音レベルおよび／または長い露光時間の使用に決定的に依存する。

しかしながら、これらの技法の両方は重要な欠点を有する。たとえば、低雑音を実現するように画像センサ回路を設計することは、たとえば、増幅器がピクセル内部に統合されるアクティブピクセルセンサにおいて行われるように、可能な限り電荷発生素子（すなわち、フォトダイオード）に近く増幅前段階を配置することを必要とする。その上、読出し回路全体の設計は、より精巧になる。一方、露光時間を増やすと、画像センサの効果的なフレームレートが低減され、ぼやける結果につながる可能性がある。その上、露光時間が長くなると、熱雑音の悪影響が増大し、次に、読出し回路に対する設計要件がなお一層厳しくなる。

たとえば、アバランシェフォトダイオードまたは画像増強器などの、他の知られている技法は、キャリア増倍効果を介して何らかの光導電性利得を光検出器に提供することができるにもかかわらず、高解像度画像センサに統合することは困難であることを証明している。その上、たとえば、「Ｓｍａｒｔ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」、Ｊｕｎ Ｏｈｔａ、ＣＲＣプレス、２００７年９月１９日の第２章に記載されているように、これらの技法は、実用的な画像センサには適さない動作条件を必要とする（たとえば、アバランシェフォトダイオードは、通常、正常動作のために非常に高い逆方向バイアス電圧を必要とする）。

たとえば、グラフェンなどの２次元（２Ｄ）材料に基づく能動デバイスの使用は、様々な適用例について、進行中の研究対象である。たとえば、グラフェンから作製された受光素子を有する単一ピクセル光検出器は、概念の証左として実証されている。原寸の画像センサのピクセルにおける２Ｄ材料（たとえば、ＵＳ８，０５３，７８２Ｂ２において開示されたグラフェン）または半導体ナノ結晶（たとえば、量子ドット、たとえば、特許ＵＳ８，８０３，１２８Ｂ２参照）に基づく光検出器の使用も提案されている。しかしながら、そのような画像センサは、通常、制限された光導電性利得を表す。

文書ＷＯ２０１３／０１７６０５Ａ１は、グラフェンから作製された搬送層と、搬送層の上に配設され、コロイド状量子ドットから作製された増感層とを備えるフォトトランジスタを開示する。増感層は、入射光を吸収し、それが関連する搬送層の導電性における変化を引き起こす。グラフェンの高いキャリア移動度および量子ドット内の長いキャリア寿命により、その中で開示されたフォトトランジスタが、大きい光導電性利得を取得することが可能になる。しかしながら、デバイスは、暗電流レベルが増大することを犠牲にしてのみ所望の応答性レベルを達成することができ、暗電流レベルは、デバイスの感度およびショット雑音限度を低下させる。

したがって、たとえば、高い暗電流レベルに起因してピクセル感度を損なうことなく、それらのピクセルの受光素子が高い光導電性利得を提供することが可能であった画像センサを有することが大いに望ましいはずである。

考慮に入れるべき別の重要な態様は画像センサが動作するスペクトル範囲であり、何故なら、それは、ピクセルの受光素子の製作に利用可能な光吸収材料の選択を非常に良く決定するからである。

その意味で、シリコンは、可視範囲および近赤外範囲において動作する画像センサにおいて広く使用されている。対照的に、ＩｎＧａＡｓまたはＨｇＣｄＴｅなどの化合物は、とりわけ、（短波赤外サブレンジおよび／または長波赤外サブレンジを含む）赤外範囲にしばしば利用される。最後に、紫外範囲および短波範囲において動作する画像センサの場合、いくつかの知られている適切な材料は、たとえば、ＡｌＧａＮなどのワイドギャップ半導体を含む。代替として、たとえば、マイクロチャネルプレートなどのシリコンの逆細線化または増感撮像装置に基づく技術も、短波範囲において使用することができる。

一方、ほとんどの画像センサでは、（通常、読出し集積回路またはＲＯＩＣとも呼ばれる）読出し回路は、たとえばＣＭＯＳ技術を使用して、シリコン内に実装される。

これは、可視範囲および／または近赤外範囲において動作するように設計された画像センサの場合のみ、画像センサの複数のピクセルの前記ピクセルの読出し回路とのモノリシック集積を実現できることを意味する。しかしながら、他のスペクトル範囲内で動作する画像センサは、シリコン（たとえば、ＣＭＯＳ技術）のＩｎＧａＡｓなどのピクセルの光検出器に使用される他の材料とのハイブリッド集積を必要とする。そのようなハイブリッド集積は、たとえば、ＵＳ２００８／０９３５５４Ａ１およびＵＳ６，１０７，６１８Ａに記載されたように、困難かつ高価な接着工程を伴い、ピクセルサイズに課される限度が低くなる。

ここ数年で開発された、３次元（３Ｄ）集積回路技術により、様々な高さにおけるいくつかのレベルに能動デバイス（たとえば、トランジスタ）を配置し、したがって、３次元の構造を有利に活用することによる集積回路の製作が可能になる。

占有面積が低減された非常にコンパクトな構造を取得することに加えて、３Ｄ集積回路は、従来の集積回路と比較して改善された電気性能を提供する。たとえば、電気相互接続は能動デバイスのレベル間の表面全体にわたって分散することができるので、短い相互接続の高密度が可能であり、それにより、多くの帯域幅を特徴とする高速の回路がもたらされる。加えて、たとえば、ウェハバンピングプロセスを使用して相互接続を形成することによって、様々な製造技術および／または材料の回路の異種集積が可能になる。

３Ｄパッケージングとして知られる第１のタイプの３Ｄ製作技術は、完全に動作可能な垂直スタックを実現するために、いくつかの半導体ウェハおよび／ダイを積み重ねることと、貫通基板バイア（ＴＳＶ）ならびにワイヤボンディングおよび／またはフリップチップボンディングなどの従来の相互接続技術を使用してそれらを垂直に相互接続することとから構成される。代替として、モノリシック３Ｄ集積は、能動デバイスの層が同じ基板上で連続的に成長または蒸着する別のタイプの３Ｄ製作技術である。

文書ＵＳ８，７９６，７４１Ｂ２は、グラフェンの層を備える、第１の複数の能動デバイスを備える第１のレベルと、第２の複数の能動デバイスを備える第２のレベルとを含むモノリシック３Ｄ集積回路デバイスを開示する。

したがって、非常にコンパクトな集積回路アーキテクチャにつながりながら、簡単かつ効率的な方式でそのピクセルの制御ユニットとの統合を行うことができる、強化された画像センサを提供することが、本発明の目的である。

そのピクセルが、高い光導電性利得、向上した応答性、および／または短い応答時間を可能にする、改善された受光素子を備える画像センサを提供することも、本発明の目的である。

そのピクセルの改善された感度を有し、高い信号対雑音比を実現するためにデバイスの深冷処理を必要としない、画像センサを提供することが、さらに別の本発明の目的である。

ＵＳ２０１１／３１５９４９Ａ１は、光子を感知するための装置および方法を開示し、装置は、互いの上部に配置された複数の光子感知層と、光のそれぞれの色成分がその次の光子感知層に進入することを防止する、各々２つの隣接する光子感知層の間の中間色フィルタリング層とを含む。

色フィルタリング層に関して、いくつかの実施形態の場合、それらは、たとえば、ＺｎＯ層から作製された反射コーティングを含む。そのようなＺｎＯ層についての他の機能は、ＵＳ２０１１／３１５９４９では開示されていない。

ＵＳ２０１１／３１５９４９Ａ１の装置と本発明の装置との間の相違点を完全に理解するために、（本文書において定義された）感光層が入射光を吸収し、それが関連する搬送層の導電性における変化を引き起こすことが指摘されなければならない。ＵＳ２０１１／３１５９４９Ａ１の装置は、感光層（すなわち、吸収層）および搬送層のそのような配置を含まず、対照的に、吸収層は、搬送層、特に光子感知層と呼ばれる層と同じであり、したがって、感光層はＵＳ２０１１／３１５９４９Ａ１において開示されていない。

ＵＳ２０１１／３１５９４９Ａ１において開示された装置、グラフェンから作製された感光層は、約２．３％の光しか吸収せず、したがって、高い外部量子効率を達成するためにグラフェンの多くの層が必要とされる。

暗電流抑制回路も、ＵＳ２０１１／３１５９４９Ａ１において開示されていない。実際、ＵＳ２０１１／３１５９４９Ａ１の装置の電極も任意の他の素子も、暗電流抑制回路を実装しない。

ＵＳ８，０５３，７８２Ｂ２ ＵＳ８，８０３，１２８Ｂ２ ＷＯ２０１３／０１７６０５Ａ１ ＵＳ２００８／０９３５５４Ａ１ ＵＳ６，１０７，６１８Ａ ＵＳ８，７９６，７４１Ｂ２ ＵＳ２０１１／３１５９４９Ａ１

「Ｓｍａｒｔ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」、Ｊｕｎ Ｏｈｔａ、ＣＲＣプレス、２００７年９月１９日

本発明の目的は、請求項１の画像センサ、請求項１５の光電子システム、および請求項１６の画像センサを製造するための方法を用いて解決される。本発明の他の良好な実施形態は、従属項において定義される。

本発明の一態様は、複数のピクセルに衝突する光によって発生する光信号を選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された複数のピクセルを備える、画像センサに関する。画像センサは、第１の複数の積み重ねられた層を有する上位レベルと、第２の複数の積み重ねられた層を有する下位レベルとを備える、モノリシック３次元集積回路を備えることを特徴とし、下位レベルは上位レベルの下に配設される。複数のピクセルのうちの各ピクセルは、
−前記上位レベルの選択された位置に配置された受光素子であって、受光素子が搬送層に関連する感光層を備え、搬送層が２次元材料の少なくとも１つの層を含む、受光素子と、
−前記下位レベルの選択された位置に配置された能動デバイスであって、半導体材料の少なくとも１つの層を備え、受光素子に動作可能に結合された、能動デバイスと、
−受光素子に回路接続された第１の中間端子と、
−読出し回路に回路接続された出力端子と
を備える。

本発明によれば、搬送層に関連する感光層は、好ましくは、感光層が前記受光素子の搬送層の（たとえば、直接上などの）上、または代替として（たとえば、直接下などの）下に配置／配設されるという事実に言及する。

「中間の」という形容詞は、その端子が出力端子の前のピクセルの中間の場所に位置する回路素子であり、受光素子を出力端子と、したがって、前記出力端子に接続された電気回路の他の構成要素と接続する目的に役立つので、上述された第１の中間端子を識別するために使用されている。

本発明の画像センサは、露光サイクル中にピクセルの受光素子によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路をさらに備える。その上、本発明の画像センサの制御ユニットは、少なくとも部分的に前記下位レベルに配置され、所与のピクセルが読み出されるべきとき、前記ピクセルの第１の中間端子を、
−暗電流抑制回路を介して前記ピクセルの出力端子と、
または、
−前記ピクセルの出力端子および暗電流抑制回路と
回路接続するように構成される。

上述されたように、ＵＳ２０１１／３１５９４９Ａ１に関して、その中で開示された装置のグラフェン感光層は、約２．３％の光しか吸収しない。対照的に、本発明の画像センサの受光素子は、ほとんど１００％の光を吸収し、したがって、高い外部量子効率を達成する。

モノリシック３次元集積回路の使用により、非常にコンパクトなアーキテクチャを有する画像センサを取得することが可能である。詳細には、上位レベルにピクセルの受光素子を、下位レベルに能動デバイスを配置することによって、ピクセルの充填率を損なわずに、ピクセルの占有面積を非常に小さくすることができ、ピクセルの充填率は依然として非常に高く、１００％に近い場合さえあり得る。その上、制御ユニットを下位レベルに部分的に、または全体的にさえ設けることによって、構造の高さの効率的な使用が得られる。

本発明のコンテキストでは、モノリシック３次元集積回路は、好ましくは、同じ基板上に連続的に成長または配設された層の積み重ねられた配置を指す。

制御ユニットは、モノリシック３次元集積回路の下位レベルの１つまたは複数の層に配置される場合があり、前記１つまたは複数の層のうちの１つは、半導体材料の層である。いくつかの実施形態では、制御ユニットの半導体材料の層は、ピクセルの能動素子の半導体材料の層の上または下に配設される。しかしながら、他の実施形態では、それらは同じ層である。

本発明のコンテキストでは、２次元材料という用語は、好ましくは、それを構成する原子または分子の厚さに実質的に等しい厚さを有する２次元シートとして配置された、複数の原子または分子を備える材料を指す。

いくつかの実施形態では、１つまたは複数のピクセルの受光素子の搬送層は、２次元材料の少なくとも５、１０、２０、４０、または５０もの層を含む。

同様に本発明のコンテキストでは、搬送層に関連する感光層は、好ましくは、感光層内の光吸収が、一実施形態ではグラフェンを備える搬送層内部の電荷キャリア密度における変化をもたらすという事実に言及する。

これは、たとえば、以下のプロセスに起因する可能性がある。

光子の吸収により感光層内で発生する電子正孔対からの電子（または正孔）は、搬送層に転送することができるが、前記電子正孔対の正孔（または電子）は、感光層、または、たとえば感光層と搬送層との間に配設された誘電体層などの、それらの間の界面の中に閉じ込められたままである。いくつかの実施形態では、感光層は、搬送層の、たとえば直接上などの上に配設される。代替として、いくつかの他の実施形態では、感光層は、搬送層の、たとえば直接下などの下に配設され、その結果、光子は、それが吸収される感光層に到達する前に搬送層を横切らなければならない。

代替として、感光層内の光吸収は、感光層の表面の近傍にある拘束電荷につながる。これにより、搬送層を形成するグラフェンおよび／または任意の他の材料の中に電荷が吸引され、それにより、その導電率が変化する。

この意味で、感光層および搬送層によって形成されたヘテロ接合により、再結合が減速され、単一の吸収された光子についていくつかの電気キャリアを収集することが可能になり、光子は搬送層に備えられた２次元材料の高いキャリア移動度で合成され、非常に高い光導電性利得および応答性を特徴とするピクセルの受光素子がもたらされる。

加えて、ピクセルの受光素子のスペクトル感度は、有利なことに、感光層の材料を適切に選択することによって調整することができる。このようにして、受光素子の光検出用のスペクトル範囲は、大きい帯域幅にわたって拡張することができる。

最後に、暗電流抑制回路により、電圧をバイアスする結果として受光素子内で発生する暗電流を実質的に抑制することが可能になる。このようにして、暗電流レベルを低く保つために、受光素子の電気性能に関して（たとえば、応答性に関して）断念する必要はもはやない。その結果、印可されるバイアス電圧にかかわらず、本発明の画像センサにより、デバイスを冷却することさえなく、向上したピクセル感度および高い信号対雑音比を得ることが可能になる。

本発明のコンテキストでは、露光サイクル中にピクセルの受光素子によって発生する暗電流は、暗電流抑制回路の出力ノードにおける暗電流が、暗電流抑制回路の入力ノードにおける暗電流の２５％、２０％、１５％、１０％、８％、５％、３％、または１％も小さい場合、実質的に抑制されていると考えられる。

代替として、本発明のいくつかの実施形態では、画像センサの制御ユニットは、所与のピクセルが読み出されるべきとき、前記ピクセルの第１の中間端子を前記ピクセルの出力端子と回路接続するように構成され、前記出力端子は、暗電流抑制回路を介して読出し回路に回路接続される。

いくつかの実施形態では、１つまたは複数のピクセルの受光素子の感光層は、光吸収半導体、２Ｄ材料、ポリマー、ダイ、（たとえば、コロイド状量子ドットなどの）量子ドット、強誘電体、灰チタン石、および／またはそれらの組合せを備える。

感光層は、たとえば、前述された材料の混合を含むナノコンポジット薄膜を備える場合がある。それはまた、単層構造、または代替として、その中で前述された材料のうちの１つまたは複数が互いに積み重ねられた様々な層を構成し、各々が好ましくはほぼ５ｎｍとほぼ４００ｎｍとの間の厚さを有する、多層構造であり得る。

感光層が量子ドットを備える実施形態では、これらは、好ましくは、以下のタイプ：Ａｇ_２Ｓ、Ｂｉ_２Ｓ_３、ＣｄＳ、ＣｄＳｅ、ＣｄＨｇＴｅ、Ｃｕ_２Ｓ、ＣＩＳ（銅インジウム二硫化物）、ＣＩＧＳ（銅インジウムガリウムセレン化物）、ＣＺＴＳ（銅亜鉛スズ硫化物）、Ｇｅ、ＨｇＴｅ、ＩｎＡｓ、ＩｎＳｂ、ＩＴＯ（インジウムスズ酸化物）、ＰｂＳ、ＰｂＳｅ、Ｓｉ、ＳｎＯ_２、ＺｎＯ、およびＺｎＳのうちの１つまたは複数の量子ドットである。

同様に、いくつかの実施形態では、１つまたは複数のピクセルの受光素子の搬送層に備えられた２次元材料の少なくとも１つの層は、以下の材料：グラフェン、ＭｏＳ_２、ＭｏＳｅ_２、ＷＳ_２、ＷＳｅ_２、黒リン、ＳｎＳ_２、およびｈ−ＢＮ（六角形窒化ホウ素）のうちの１つまたは複数を備える。

本発明のいくつかの実施形態では、暗電流抑制回路は、露光サイクル中にピクセルの受光素子の暗電流によって発生する電圧レベルに実質的に等しい電圧レベルを減じるように適合された、少なくとも１つのレベルシフタを備える。その上、これらの実施形態では、制御ユニットは、所与のピクセルが読み出されるべきとき、第１の中間端子を前記少なくとも１つのレベルシフタのうちの所与のレベルシフタの入力ノードと、前記ピクセルの出力端子を前記所与のレベルシフタの出力ノードと、回路接続するように構成される。

レベルシフタは、有利なことに、露光サイクル中の暗電流積分に起因する平均固定パターン騒音の推定値を取り除くことによって、暗フレーム減算を実行する。

本発明のコンテキストでは、２つの電力レベルは、２５％、２０％、１５％、１０％、８％、５％、３％、または１％も小さく、一方が他方と異なる場合、実質的に等しいと考えられる。

本発明のコンテキストでは、モノリシック３次元集積回路の層（または素子またはデバイス）は、前者が後者よりも、モノリシック３次元集積回路の下位レベルの半導体材料の少なくとも１つの層に直交する方向に沿って、半導体材料の前記少なくとも１つの層から離れている場合、別の層の上にあると考えられる。

同様に、モノリシック３次元集積回路の層（または素子またはデバイス）は、前者が後者よりも、前記直交する方向に沿って、前記モノリシック３次元集積回路の下位レベルの半導体材料の少なくとも１つの層に近い場合、別の層の下にあると考えられる。

同様に本発明によれば、上（または下）という用語は、別段に明記されていない限り、１つの層（または素子またはデバイス）が別の層（または素子またはデバイス）のすぐまたは直接上（または下）にあることを意味すると解釈されるべきではない。その意味で、別の層の上（または下）に配設された層は、さらなる層がそれら２つの層の間に配置される可能性を排除しない。

同様にして、本発明のコンテキストでは、回路接続されるという用語は、好ましくは、第１の項目（たとえば、端子、素子、または回路）が第２の項目に、前記２つの項目間に動作可能に配置された１つもしくは複数の導電性トレースおよび／または１つもしくは複数の回路構成要素を備える場合がある回路によって接続される場合があるという事実に言及する。したがって、回路接続されるという用語は、明記されていない限り、（すなわち、いかなる回路構成要素も介在せずに）第１の項目の第２の項目に対する直接オーミック接続を必要とするものと解釈されるべきではない。

いくつかの他の実施形態では、制御ユニットは、複数のピクセルをバイアスするためのバイアス回路を備え、暗電流抑制回路は、ピクセルの受光素子の暗コンダクタンスに実質的に一致する暗コンダクタンスを有する少なくとも１つの基準素子を備える。その一つの基準素子又は複数の基準素子の各々は、第２の中間端子と第２のバイアス端子との間に回路接続され、第２のバイアス端子は、バイアス回路に回路接続される。その上、各ピクセルの受光素子は、前記ピクセルの第１の中間端子と前記ピクセルに設けられた第１のバイアス端子との間に回路接続され、各ピクセルの第１のバイアス端子は、バイアス回路に回路接続される。これらの実施形態では、バイアス回路は、複数のピクセルのうちのピクセルの受光素子の第１のバイアス端子と、少なくとも１つの基準素子の第２のバイアス端子との間にバイアス電圧を供給するように適合される。加えて、制御ユニットは、所与のピクセルが読み出されるべきとき、前記ピクセルの第１の中間端子、および前記少なくとも１つの基準素子のうちの基準素子の第２の中間端子を、前記ピクセルの出力端子と回路接続するように構成される。

「第１の中間端子」という用語の中の形容詞「中間の」の意味に関して上述されているものと同様に、前記形容詞はまた、上述された第２の中間端子を識別するために使用されており、何故なら、その端子も出力端子の前の（実施形態に応じてピクセルの内部または外部の）画像センサ内の中間の場所に位置し、この場合、基準素子を電気回路内の他の構成要素と接続する目的に役立つ回路素子だからである。

このようにして、基準素子またはブラインド素子は、露光サイクル中にピクセルの受光素子の挙動をシミュレートし、入射光によりピクセルの受光素子内で発生する光信号の平衡読出し方式を可能にする。

本発明によれば、２５％、２０％、１５％、１０％、８％、５％、３％、または１％よりも大きくは、基準素子の暗コンダクタンスがピクセルの受光素子の暗コンダクタンスと異ならない場合、基準素子の暗コンダクタンスはピクセルの受光素子の暗コンダクタンスに実質的に一致する。

これらの実施形態では、ピクセルの受光素子の第１のバイアス端子と、少なくとも１つの基準素子の第２のバイアス端子との間に印可されるバイアス電圧は、好ましくは平衡電圧である。すなわち、バイアス回路の前記第１のバイアス端子と基準端子との間に印可される第１のバイアス電圧は、前記第２のバイアス端子と前記基準端子との間に印可される第２のバイアス電圧と対称（すなわち、同じ絶対値であるが反対の符号）である。

次いで、前記ピクセルの第１の中間端子および前記少なくとも１つの基準素子のうちの基準素子の第２の中間端子を、前記ピクセルの出力端子と回路接続することによって、２つの中間端子の接続によって形成される派生ノードにおける差圧は、前記ピクセルの光信号を直接含んでいる。

好ましくは、少なくとも１つの基準素子のうちの基準素子は、前記上位レベルに配置され、２次元材料の少なくとも１つの層を含む搬送層を備える。より好ましくは、前記基準素子は、前記基準素子の搬送層に関連する感光層をさらに備える。

基準素子の構造はピクセルの受光素子の構造を模倣するので、受光素子の暗コンダクタンスに正確に一致する暗コンダクタンスを有する基準素子を簡単な方式で取得することが可能である。

いくつかの実施形態では、前記基準素子は、ピクセルの受光素子と同じ幾何形状を有するが、横寸法は小さい。このようにして、基準素子の存在に起因する実装面積内のオーバーヘッドは、前記基準素子の暗コンダクタンスを変更せずに最小化され、前記基準素子の暗コンダクタンスは、受光素子の暗コンダクタンスに実質的に一致しなければならない。

一実施形態では、少なくとも１つの基準素子の横寸法は、複数のピクセルの受光素子の動作の波長範囲についての回折限界を下回る。このようにして、少なくとも１つの基準素子は、画像センサに入射するいかなる光も遮断しない。

基準素子が搬送層およびそれに関連する感光層を備えるいくつかの例では、前記基準素子は、前記基準素子の感光層および搬送層の上に配設された第１の遮光層をさらに備える。

第１の遮光層は、有利なことに、前記基準素子の感光層および搬送層を包含し、それにより、画像センサに衝突する光によって光信号が基準素子内に発生しないことが保証される。そうでない場合、前記基準素子の暗コンダクタンスが不必要に修正され、したがって、ピクセルの受光素子で発生する光信号から暗電流成分を減じる能力が低下するはずである。

より好ましくは、前記基準素子は、前記基準素子の感光層および搬送層の下に配設された第２の遮光層も備える。

第２の遮光層は、画像センサが透明または部分的に透明な基板を備える場合に起こる可能性があるように、モノリシック３次元集積回路の下位レベルの層を通って到達する可能性がある光から、前記基準素子の感光層および搬送層を保護する。

一実施形態では、第１の遮光層および／または第２の遮光層は、パッシベーション層の形態をとり、前記パッシベーション層は、好ましくは、酸化物を備える。

代替として、そのような場合の他の例では、前記基準素子の感光層は、複数のピクセルの受光素子の動作の波長範囲内で反応しない。

これにより、前記基準素子に衝突する光をその感光層が吸収することができないので、遮光層に対する必要性がなくなるため、基準素子の設計が簡単になる。

本発明のコンテキストでは、複数のピクセルの受光素子の動作の波長範囲内の任意の所与の波長における前記基準素子の感光層のスペクトル吸収が、動作のその範囲に対する受光素子の最も低いスペクトル吸収の２５％よりも小さい場合、基準素子の感光層は、動作の波長範囲内で反応しないと考えられる。

場合によっては、前記基準素子は、複数のピクセルのうちのピクセルの受光素子の下に配置される。そのような配置は、有利なことに、集積回路の３次元を活用して、なお一層コンパクトなアーキテクチャを取得する。その上、受光素子の下に基準素子を配設することによって、基準素子の搬送層および／または感光層による光吸収は、さらに防止される。

しかしながら、他の実施形態では、前記基準素子は、ピクセルの受光素子と同じ層に配設される。

代替として、少なくとも１つの基準素子のうちの基準素子は、前記下位レベルに配置され、抵抗器を備える場合がある。そのような抵抗器は、固定抵抗器、または代替として、（たとえば、アナログおよび／もしくはデジタルの可変抵抗器などの）可変抵抗器であり得る。

前記抵抗器は、有利なことに、たとえば、ＣＭＯＳ技術などの安価なシリコンベースの技術を使用して、モノリシック３次元集積回路の下位レベルに実装することができる。その上、１つまたは複数の基準素子を下位レベルに持って行くことによって、上位レベル上のより多くの空き領域がピクセルの受光素子に利用可能になる。

場合によっては、上位レベルは、複数のピクセルの受光素子に関連する１つまたは複数の絶縁層を備える。そのような場合、複数のピクセルのうちの少なくとも１つのピクセルは、有利なことに、
−前記複数のピクセルの受光素子の下に配設された絶縁層と、モノリシック３次元集積回路の下位レベルとの間の、前記少なくとも１つのピクセルの受光素子の下に配設された後部ゲート端子、および／または
−前記少なくとも１つのピクセルの受光素子の上に配設された上部ゲート端子
を備える場合がある。

好ましくは、前記１つまたは複数の絶縁層は、酸化物を備える。

本発明によれば、受光素子に関連する絶縁層は、好ましくは、絶縁層が前記受光素子の搬送層と感光層の両方の（たとえば、直接上などの）上、または代替として（たとえば、直接下などの）下に配設されるという事実に言及する。

後部ゲート端子および／または上部ゲート端子を設けることによって、ピクセルの受光素子は、感光層の導電性および感光性を細かく制御するために、ゲート制御することができる。

好ましくは、上部ゲート端子は、ピクセルの受光素子の光吸収能力を妨害しないように、透明材料から作製される。

少なくとも１つの基準素子のうちの基準素子が搬送層を備える場合、前記基準素子は、その搬送層の下に配設された後部ゲート端子、および／またはその搬送層の上に配設された上部ゲート端子を備える場合もある。より好ましくは、絶縁層は、前記基準素子の搬送層と後部ゲート端子（または上部ゲート端子）との間に設けられる。

各ピクセルの受光素子は、その端部にドレイン接点およびソース接点を備える。ドレイン接点は、ピクセルの第１の中間端子に回路接続され、ソース接点は、ピクセルの第１のバイアス端子に回路接続される場合がある。

いくつかの実施形態では、バイアス回路は、ピクセルの受光素子のソース接点とドレイン接点の両方に電圧オフセットを供給するように、さらに適合される。そのような場合、受光素子のソース接点における電圧は、好ましくは、Ｖ_ＳＲＣ＝Ｖ_{ＯＦＦＳＥＴ}＋Ｖ_ＢＩＡＳによって与えられ、ドレイン接点における電圧は、好ましくは、Ｖ_ＤＲＮ＝Ｖ_{ＯＦＦＳＥＴ}によって与えられる。Ｖ_{ＯＦＦＳＥＴ}は、ドレイン接点およびソース接点に印可される同相モード電圧または電圧オフセットであり、Ｖ_ＢＩＡＳは、受光素子の端部の両端の電圧降下である。

同様に、少なくとも１つの基準素子のうちの基準素子が搬送層を備える場合、前記基準素子は、好ましくは、その端部にドレイン接点およびソース接点を備える。そのような場合、バイアス回路は、受光素子について上述されたばかりの方法と同じ方法で、前記基準素子のソース接点とドレイン接点の両方に電圧オフセットを供給するように、さらに適合される場合がある。

好ましくは、複数のピクセルのうちの少なくとも１つのピクセルは、前記ピクセルの能動デバイスを前記ピクセルの受光素子に結合するために、導電性相互接続を備える。

場合によっては、導電性相互接続は、モノリシック３次元集積回路の下位レベルから上位レベルまで延在し、前記ピクセルの能動デバイスに接続された第１のセクションであって、前記能動デバイスの少なくとも１つの半導体層に配設される、第１のセクションと、前記ピクセルの受光素子の搬送層にオーミック接続された第２のセクションとを有する、垂直接点を備える。

そのようなタイプの導電性相互接続は、ピクセルの能動デバイスが前記ピクセルの受光素子の搬送層の直交する投影内にあるときに特に有利である。これらの場合、前記受光素子の搬送層は、第２のセクションにおいて直角に垂直接点と交差し、垂直接点と搬送層に備えられた２次元材料の少なくとも１つの層との間に、良好なオーミック接続を取得することができる。

第１のセクションおよび／または第２のセクションは、垂直接点の端部にあるか、または代替として、垂直接点の中間点にあり得る。好ましい実施形態では、第１のセクションおよび第２のセクションは、垂直接点の両端にある。

代替として、いくつかの他の場合、導電性相互接続は、モノリシック３次元集積回路の下位レベルから上位レベルまで延在し、前記ピクセルの能動デバイスに接続された第１のセクションを有する垂直接点であって、前記第１のセクションが前記能動デバイスの少なくとも１つの半導体層に配設される、垂直接点と、前記上位レベルに配置され、垂直接点の第２のセクションに接続された側方接点とを備える。側方接点は、前記ピクセルの受光素子の搬送層にオーミック接続され、前記受光素子の搬送層に平行な部分を備える。

側方接点により、表面の粗さ、および集積回路の表面上の溝さえ克服し、特に、導電性相互接続の垂直接点を前記ピクセルの受光素子の搬送層の下に配置することができないとき、より柔軟な方式で受光素子の搬送層との良好な電気接続を確立することが可能になる。

好ましくは、前記受光素子の搬送層に平行な前記部分は、前記搬送層の直接上、直接下、または同一平面上に配設される。そのような配置は、ピクセルの受光素子の搬送層に備えられた２次元材料の１つまたは複数の層との側方接点の接続を、構造的または電気的に容易にする。

複数のピクセルのうちの各ピクセルの能動デバイスは、スイッチ、増幅器、フィルタ、デジタイザ、レベルシフタ、および／または貯蔵素子を備える場合がある。

本発明によれば、能動デバイスという用語は、好ましくは、前記デバイスが任意の利得を達成するかどうかにかかわらず、少なくとも１つのトランジスタを備え、少なくとも１つの制御信号またはバイアス電圧を必要とするデバイスを指す。

各ピクセルにより多くの電子装置を埋め込むことは、高い帯域幅およびスループットが必要とされる画像センサの適用例にとって好ましい場合がある。

本発明の画像センサのいくつかの実施形態では、複数のピクセルはクラスタにグループ化され、各クラスタは１つまたは複数のピクセルを備え、各クラスタの１つまたは複数のピクセルの受光素子の感光層は、スペクトルの異なる範囲に反応する。

これにより、Ｘ線光子および紫外線（ＵＶ）から、近赤外線（ＮＩＲ）、短波赤外線（ＳＷＩＲ）、中波赤外線（ＭＷＩＲ）、および長波赤外線（ＬＷＩＲ）を含む赤外線（ＩＲ）まで、ならびにＴＨｚの周波数も包含する、拡張された動作周波数範囲を有する画像センサを得ることが可能になる。それにより、たとえば、感光層向けに選択された材料の性質を調整することによって、多色ピクセルを有する画像センサを実装することも可能になる。

好ましくは、複数のピクセルのうちの少なくとも１つのピクセルの場合、前記少なくとも１つのピクセルの能動デバイスは、前記少なくとも１つのピクセルの受光素子の第１の中間端子に動作可能に結合される。そのような相互接続方式により、所与のピクセルの受光素子で発生する光信号を前記ピクセルの出力端子に運ぶために必要な回路の一部またはすべてさえ、能動デバイスが実装することが可能になる。

本発明の画像センサのいくつかの実施形態では、複数のピクセルは、複数の行および列を備える２次元アレイとして配置される。好ましくは、アレイの行および／または列は、連続的にアドレス指定可能である。

そのような実施形態の第１のグループでは、暗電流抑制回路は、アレイ内に存在する列と同じ数の基準素子を備え、各基準素子は異なる列のピクセルに関連し、各ピクセルの能動デバイスは、ピクセルの第１の中間端子を前記ピクセルの列に関連する基準素子の第２の中間端子に選択的に接続するように構成された第１のスイッチと、ピクセルの第１の中間端子をその出力端子に選択的に接続するように構成された第２のスイッチとを備え、読出し回路は、
−存在する列と同じ数の増幅器であって、各増幅器が、所与の列のピクセルの出力端子に回路接続された入力端子を有する、増幅器と、
−各増幅器の出力端子に直列に接続された貯蔵素子であって、各貯蔵素子が、前記所与の列のピクセル内で発生する光信号に比例する電圧を貯蔵するように構成される、貯蔵素子と
を備える。

同じ基準素子およびほとんどの読出し回路が全列のピクセルによって共有されると仮定すると、これらの実施形態において得られるピクセル設計は、かなり簡略化される。

そのような実施形態の第２のグループでは、暗電流抑制回路は、複数のピクセルのうちの各ピクセルに配置された基準素子を備え、各基準素子は、ピクセルの第１の中間素子に接続されたその第２の中間素子を有し、各ピクセルの能動デバイスは、その出力端子に接続された行選択スイッチを備える。

ピクセル設計の複雑さを増大するにもかかわらず、各ピクセル内に基準素子を有すると、前記基準素子が付随する受光素子の暗コンダクタンスにその暗コンダクタンスが厳密に一致するように、各基準素子を微調整することができるので、ピクセルの受光素子によって発生する暗電流を抑制するためにより良い制御が提供される。

前記第２のグループの実施形態では、各ピクセルの能動デバイスの行選択スイッチは、ピクセルの出力端子をその第１の中間端子に選択的に接続するように構成され、読出し回路は、
−存在する列と同じ数の増幅器であって、各増幅器が、所与の列のピクセルの出力端子に回路接続された入力端子を有する、増幅器と、
−各増幅器の出力端子に直列に接続された貯蔵素子であって、各貯蔵素子が、前記所与の列のピクセル内で発生する光信号に比例する電圧を貯蔵するように構成される、貯蔵素子と
を備える。

ピクセルの中に基準素子を含めることは、ピクセルの能動デバイスの簡略化された設計と相殺されるので、そのような実施形態は、ピクセル設計に関して良好なトレードオフを構成する。

前記第２のグループの代替実施形態では、各ピクセルの能動デバイスは、
−第１の中間端子に回路接続された入力端子、および出力端子を有する増幅器と、
−増幅器の出力端子に直列に接続された貯蔵素子であって、ピクセルの受光素子内で発生する光信号に比例する電圧を貯蔵するように構成された、貯蔵素子と
をさらに備え、
行選択スイッチは、ピクセルの出力端子を貯蔵素子に選択的に接続するように構成される。

ピクセル内増幅により、ピクセルが雑音に対してより強固になり、ピクセルをより速く読み出すことが可能になり、画像センサのピクセルアレイのスケーラビリティが向上する。

本発明による画像センサのいくつかのさらなる実施形態では、暗電流抑制回路は、基準素子の代わりにレベルシフタを備える。しかしながら、ピクセルの読出し回路および能動デバイスのトポロジーは、すでに説明されたトポロジーと同様である。

そのような実施形態の第３のグループでは、暗電流抑制回路は、アレイ内に存在する列と同じ数のレベルシフタを備え、各レベルシフタは異なる列のピクセルに関連し、各ピクセルの能動デバイスは、ピクセルの第１の中間端子を前記ピクセルの列に関連するレベルシフタの入力ノードに選択的に接続するように構成された第１のスイッチと、前記レベルシフタの出力ノードを前記ピクセルの出力端子に選択的に接続するように構成された第２のスイッチとを備え、読出し回路は、
−存在する列と同じ数の増幅器であって、各増幅器が、所与の列のピクセルの出力端子に回路接続された入力端子を有する、増幅器と、
−各増幅器の出力端子に直列に接続された貯蔵素子であって、各貯蔵素子が、前記所与の列のピクセル内で発生する光信号に比例する電圧を貯蔵するように構成される、貯蔵素子と
を備える。

そのような実施形態の第４のグループでは、暗電流抑制回路は、複数のピクセルのうちの各ピクセルに配置されたレベルシフタを備え、各レベルシフタは、ピクセルの第１の中間素子に接続されたその入力ノードを有し、各ピクセルの能動デバイスは、その出力端子に接続された行選択スイッチを備える。

前記第４のグループの実施形態では、各ピクセルの能動デバイスの行選択スイッチは、各ピクセルの出力端子を前記ピクセルに備えられたレベルシフタの出力ノードに選択的に接続するように構成され、読出し回路は、
−存在する列と同じ数の増幅器であって、各増幅器が、所与の列のピクセルの出力端子に回路接続された入力端子を有する、増幅器と、
−各増幅器の出力端子に直列に接続された貯蔵素子であって、各貯蔵素子が、前記所与の列のピクセル内で発生する光信号に比例する電圧を貯蔵するように構成される、貯蔵素子と
を備える。

前記第４のグループの代替実施形態では、各ピクセルの能動デバイスは、
−前記ピクセルのレベルシフタの出力ノードに回路接続された入力端子、および出力端子を有する増幅器と、
−増幅器の出力端子に直列に接続された貯蔵素子であって、ピクセルの受光素子内で発生する光信号に比例する電圧を貯蔵するように構成された、貯蔵素子と
をさらに備え、
行選択スイッチは、ピクセルの出力端子を貯蔵素子に選択的に接続するように構成される。

制御ユニットは、好ましくは、読出し回路に動作可能に接続され、複数の出力ノードを備える、（たとえば、限定はしないが、マルチプレクサなどの）相互接続回路を含む。相互接続回路により、読出し回路を介して、アレイのピクセルのうちのいずれかの出力端子を１つまたは複数の出力ノードと回路接続することが可能になる。

いくつかの実施形態では、制御ユニットは、相互接続回路の複数の出力ノードのうちの少なくとも１つの出力ノードに動作可能に接続された増幅後段階を備える。

場合によっては、制御ユニットは、相互接続回路の前記少なくとも１つの出力ノードと増幅後段階との間に動作可能に接続された相関二重サンプリング段階をさらに備える。相関二重サンプリング段階は、有利なことに、ピクセルから読み出された光信号から検出された値の中の任意の不必要なオフセットを取り除き、読出し雑音成分を低減する。

同様に場合によっては、制御ユニットは、増幅後段階の後に動作可能に接続されたアナログデジタル変換器をさらに備える。このようにして、画像センサの出力は、たとえば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、マイクロプロセッサ、またはマイクロコントローラなどのデジタル回路と直接インターフェースすることができる。

一実施形態の場合、本発明の画像センサの受光素子の応答は、光が構造、すなわち集光構造に衝突する表面に入射光を集中させる素子を追加することによって、さらに向上する。

前記実施形態の様々な変形形態の場合、前記集光構造は、誘電体構造、または金属アンテナ、または任意のタイプのプラズモン能動素子もしくはプラズモン構造である。

プラズモン構造は、好ましくは、アンテナまたは半球レンズ金属構造である。プラズモン構造をパターニングすることによって、ピクセルを選択された範囲の光スペクトルに反応させることも可能であり得る。

いくつかの実施形態では、絶縁層は、受光素子の上、かつ集光構造の下に配設することができる。

本明細書で開示されるプラズモン構造および誘電体構造は、金属、誘電体、高ドープ半導体またはグラフェン、および関連する２Ｄ材料から構成され得る、プラズモン構造および誘電体構造の他の幾何形状を排除しない例にすぎず、それらの選択は、画像センサによって包含されるように意図されたスペクトル範囲によって決定される。

さらなる実施形態の場合、特許請求の範囲に記載される受光素子の応答は、各ピクセルの上部にいわゆるマイクロレンズを追加することによってさらに向上する。

一実施形態の場合、マイクロレンズとプラズモン構造または誘電体構造の両方が受光素子に追加され、こうして、その応答をなお一層向上させる。

本発明の画像センサに含まれ、上述された様々な絶縁層は、短絡を回避するために少なくとも電気的に絶縁している。

本発明の別の態様は、
−（本文書に記載される実施形態のうちのいずれかについての）本発明による画像センサと、
−画像センサと動作可能にインターフェースされた光学モジュールであって、複数のピクセルに入射光を集束させるように適合された、光学モジュールと、
−画像センサの制御ユニットに動作可能に接続された電源モジュールであって、画像センサにバイアス電圧を供給するように構成された、電源モジュールと、
−画像センサの制御ユニットに動作可能に接続されたアナログおよび／またはデジタル制御モジュールであって、制御ユニットに制御信号を供給してピクセルを選択的に読み出し、読出し回路により複数のピクセルから読み出された光信号に対応する複数の検出値を受信するように構成された、アナログおよび／またはデジタル制御モジュールと、
−アナログおよび／またはデジタル制御モジュールに動作可能に接続された周辺モジュールであって、複数の検出値から取得された画像を処理、記憶、および／またはレンダリングするように構成された、周辺モジュールと
を備える、光電子システムに関する。

いくつかの実施形態では、本発明の光電子システムは、カメラの一部を形成し、カメラは、他の用途の中でも、昼間視および／もしくは夜間視、写真、自動車用途、（たとえば、食品もしくは半導体のＳＷＩＲ検査などの）検査用途向けの機械視、または監視に使用することができる。

本発明の画像センサおよび光電子システムは、分光分析にも適用することができ、したがって、分光計を構成する。

本発明のさらに別の態様は、モノリシック３次元集積回路として画像センサを製造するための方法に関し、画像センサは、複数のピクセルに衝突する光によって発生する光信号を選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された複数のピクセルを備え、方法は、
ａ）基板上に半導体材料の少なくとも１つの層を設けるステップであって、半導体材料の前記少なくとも１つの層が、モノリシック３次元集積回路の下位レベルを形成する、ステップと、
ｂ）複数のピクセルのうちのピクセルごとに、前記下位レベルの半導体材料の少なくとも１つの層の選択された位置に能動デバイスを配置し、ピクセルに出力端子を設けるステップと、
ｃ）前記下位レベルに制御ユニットの少なくとも一部を配置し、各ピクセルの出力端子を制御ユニットの読出し回路に回路接続するステップと、
ｄ）２次元材料の少なくとも１つの層を含む搬送層、および搬送層に関連する感光層を設けるステップであって、搬送層および感光層が、モノリシック３次元集積回路の上位レベルを形成し、前記上位レベルが前記下位レベルの上に配設される、ステップと、
ｅ）複数のピクセルのうちのピクセルごとに、前記上位レベルの選択された位置に受光素子を配置し、前記ピクセルに設けられた第１の中間端子に受光素子を回路接続するステップと、
ｆ）各ピクセルの受光素子を前記ピクセルの能動デバイスに動作可能に結合するステップと、
ｇ）露光サイクル中にピクセルの受光素子によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路を設けるステップと
を備える。

その上、制御ユニットは、所与のピクセルが読み出されるべきとき、前記ピクセルの第１の中間端子を、暗電流抑制回路を介して前記ピクセルの出力端子と回路接続するように構成される。

いくつかの好ましい実施形態では、制御ユニットは、複数のピクセルをバイアスするためのバイアス回路をさらに含み、暗電流抑制回路は、ピクセルの受光素子の暗コンダクタンスに実質的に一致する暗コンダクタンスを有する少なくとも１つの基準素子を備える。そのような実施形態では、方法は、
−複数のピクセルのうちのピクセルごとに、前記ピクセルに設けられた第１の中間端子と第１のバイアス端子との間に受光素子を回路接続するステップと、
−モノリシック３次元集積回路に設けられた第２の中間端子と第２のバイアス端子との間にその／各基準素子を回路接続するステップと、
−複数のピクセルのうちの各ピクセルの第１のバイアス端子および少なくとも１つの基準素子の第２のバイアス端子をバイアス回路に回路接続するステップと
をさらに備える。

加えて、これらの実施形態では、制御ユニットは、所与のピクセルが読み出されるべきとき、前記ピクセルの第１の中間端子、および前記少なくとも１つの基準素子のうちの基準素子の第２の中間端子を、前記ピクセルの出力端子と回路接続するように構成される。

いくつかの実施形態では、方法は、搬送層および感光層の上に封止層を設けるステップをさらに備える。このようにして、ピクセルの受光素子は、有利なことに保護される。

本発明の以下のいくつかの好ましい実施形態は、開示された図を参照して記載される。それらは、例示のために提供されるにすぎないが、本発明の範囲を限定しない。

本発明による例示的な画像センサのブロック図の上面図である。 ラインＢ−Ｂ’に沿った図１ａの画像線センサの断面図である。 ピクセルの能動デバイスを前記ピクセルの受光素子の搬送層に結合する２つの導電性相互接続を備える、本発明による画像センサのピクセルの断面図であって、導電性相互接続が、搬送層の直接下に搬送層と平行に配設された部分を有する側方接点を備える、断面図である。 ピクセルの能動デバイスを前記ピクセルの受光素子の搬送層に結合する２つの導電性相互接続を備える、本発明による画像センサのピクセルの断面図であって、導電性相互接続が、搬送層と同一平面上に配設された部分を有する側方接点を備える、断面図である。 ピクセルの能動デバイスを前記ピクセルの受光素子の搬送層に結合する２つの導電性相互接続を備える、本発明による画像センサのピクセルの断面図であって、導電性相互接続が、搬送層の直接上に搬送層と平行に配設された部分を有する側方接点を備える、断面図である。 ピクセルの能動デバイスを前記ピクセルの受光素子の搬送層に結合する２つの導電性相互接続を備える、本発明による画像センサのピクセルの断面図であって、導電性相互接続が、搬送層の直接上に搬送層と平行に配設された部分、およびさらなる垂直部分を有する側方接点を備える、断面図である。 ピクセルの能動デバイスを前記ピクセルの受光素子の搬送層に結合する２つの導電性相互接続を備える、本発明による画像センサのピクセルの断面図であって、導電性相互接続が、搬送層の直接下に配設され、搬送層にオーミック接続された端部を有する垂直接点を備える、断面図である。 ピクセルの能動デバイスを前記ピクセルの受光素子の搬送層に結合する２つの導電性相互接続を備える、本発明による画像センサのピクセルの断面図であって、導電性相互接続が、垂直接点の中間点において搬送層にオーミック接続された垂直接点を備える、断面図である。 断面図において、ピクセルの行の受光素子が共通ソース接点を共有する、図１ｂに示された実施形態に対する選択肢を描写する図である。 ピクセルが後部ゲート端子および上部ゲート端子を備える、本発明による画像センサ用のピクセルの断面図である。 本発明の画像センサの暗電流抑制回路の例を示す図であって、暗電流抑制回路が、ピクセルの受光素子に回路接続され、暗電流抑制回路が、ピクセルの受光素子に直接接続された基準素子を備える、図である。 本発明の画像センサの暗電流抑制回路の例を示す図であって、暗電流抑制回路が、ピクセルの受光素子に回路接続され、暗電流抑制回路が、電流スキミング回路を介してピクセルの受光素子に接続された基準素子を備える、図である。 本発明の画像センサの暗電流抑制回路の例を示す図であって、暗電流抑制回路が、ピクセルの受光素子に回路接続され、暗電流抑制回路が、トランスインピーダンス増幅器にカスケード接続されたレベルシフタを備え、ピクセルの受光素子と直列に接続される、図である。 本発明による画像センサに備えられた基準素子の例を示す図であって、基準素子がピクセルの受光素子に回路接続され、基準素子が固定抵抗器である、図である。 本発明による画像センサに備えられた基準素子の例を示す図であって、基準素子がピクセルの受光素子に回路接続され、基準素子が可変抵抗器である、図である。 本発明による画像センサに備えられた基準素子の例を示す図であって、基準素子がピクセルの受光素子に回路接続され、基準素子がいかなる感光層も関連しない搬送層を備える、図である。 本発明による画像センサに備えられた基準素子の例を示す図であって、基準素子がピクセルの受光素子に回路接続され、基準素子が、搬送層、それに関連する感光層、および第１の遮光層を備える、図である。 ピクセルがピクセルの受光素子の下に配置された基準素子を備える、本発明による画像センサに適したピクセルの断面図である。 同じ基準素子および貯蔵素子にカスケード接続された同じ増幅器がいくつかのピクセルによって共有される、本発明による画像センサの実施形態の概略ブロック図である。 各ピクセルが基準素子を備えるが、貯蔵素子にカスケード接続された同じ増幅器がいくつかのピクセルによって共有される、本発明による画像センサの別の実施形態の概略ブロック図である。 各ピクセルがそれ自体の基準素子、増幅器、およびそれにカスケード接続された貯蔵素子を備える、本発明による画像センサのさらに別の実施形態の概略ブロック図である。 いくつかのピクセルが同じレベルシフタ、増幅器、および貯蔵素子を共有する、本発明による画像センサのさらなる実施形態の概略ブロック図である。 ピクセルの能動デバイスが、画像センサのモノリシック３次元集積回路の下位レベルに配置された増幅器を備える、本発明による画像センサ用のピクセルの断面図である。 そのピクセルがクラスタにグループ化され、各クラスタがスペクトルの異なる範囲に反応する、例示的な画像センサの概略図である。 本発明の実施形態による光電子システムのブロック図である。 画像センサの上部に集光構造が配置された実施形態の場合の本発明の画像センサの側面図である。 画像センサの上部に集光構造が配置された実施形態の場合の本発明の画像センサの平面図である。 各ピクセルの上部にマイクロレンズが配置された実施形態の場合の本発明の画像センサの側面図である。 各ピクセルの上部にマイクロレンズが配置された実施形態の場合の本発明の画像センサの平面図である。 （ピクセル当たりの）異なるサイズを有する量子ドット（ＱＤ）を備え、波が短波赤外線（ＳＷＩＲ）、近赤外線（ＮＩＲ）、および可視光（ＶＩＳ）に関する、（図９に示された光スペクトルなどの）スペクトルの異なる範囲に反応する感光層を有するピクセルをその中に含めることによって、画像センサが多重スペクトル応答することが可能な実施形態の場合の、本発明の画像センサの３つの異なるピクセルの正規化スペクトル応答を示すプロットである。 本発明に従って構築された画素化検出器から取得されたデータを表すいくつかの曲線を示す図であって、光が画素化検出器に当たる前に回折光学システムを通って伝達される、図である。各曲線は、複合システム（本発明による画素化検出器に結合された回折光学素子）が（各曲線内の最大値が発生する波長に対応する）特定の波長の光で照明されたときに取得されたデータに対応する。 本発明者らによって構築されたピクセル抵抗と直列のＲ補償抵抗器を有する、合計２８８×３８８ピクセルから構成されるプロトタイプの読出し集積回路（ＲＯＩＣ）の１つのピクセルから取得された、いくつかの曲線を示す図である。 図１５の曲線を取得するために構築され使用される、ＲＯＩＣのＳＥＭ（走査電子顕微鏡法）画像の図である。

図１ａでは、本発明による画像センサのブロック図の上面図が示される。詳細には、画像センサ１００は、Ｍ個の行およびＮ個の列の２次元アレイとして配置された複数のピクセル１０１を備える。複数のピクセル１０１は、複数のピクセル１０１をバイアスするためのバイアス回路１０３と、複数のピクセル１０１に衝突する光によって発生する光信号を選択的に読み出すための読出し回路１０２とを含む制御ユニットに動作可能に接続される。

図１ｂの断面図においてより良く見ることができるように、画像センサ１００は、第１の複数の積み重ねられた層を有する上位レベル１０５と、上位レベルの下に配設され、第２の複数の積み重ねられた層を有する下位レベル１０６とを備える、モノリシック３次元集積回路１０４を備える。

複数のピクセルのうちの各ピクセル１０１は、前記上位レベル１０５の選択された位置に配置された受光素子１０７を備える（詳細には、図１ｂには完全に表された３つのピクセル１０１が存在する）。受光素子１０７は、２次元材料の少なくとも１つの層を含む搬送層１０９に関連する感光層１０８を備える。この例では、感光層１０８は、搬送層１０９の上（詳細には、直接上）に配設される。しかしながら、他の例では、感光層は、ピクセルの受光素子の搬送層の下にあり得る。

加えて、各ピクセル１０１は、前記下位レベル１０６の選択された位置に配置された能動デバイス１１０も備える。能動デバイス１１０は、半導体材料（たとえば、シリコン）の少なくとも１つの層を備え、受光素子１０７に動作可能に結合される。図１ｂに示された例における能動デバイス１１０はＣＭＯＳ技術を使用して作製されているが、現況技術で知られている他の製造技術を同様に使用することができる。最後に、各ピクセル１０１は、受光素子１０７に回路接続された第１の中間端子と、読出し回路１０２に回路接続された出力端子とを備える。

モノリシック３次元集積回路１０４は、下位レベル１０６の下部に配設されたＣＭＯＳ基板１１８と、ＣＭＯＳ誘電体スタック１１７から受光素子１０７を分離するために搬送層１０９の下に配置された絶縁層１１９とを含む。

画像センサ１００は、露光サイクル中にピクセル１０１の受光素子１０７によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路をさらに備える。その意味で、前記下位レベル１０６に部分的に配置された、画像センサ１００の制御ユニットは、所与のピクセル１０１が読み出されるべきとき、前記ピクセル１０１の第１の中間端子を、暗電流抑制回路を介して前記ピクセル１０１の出力端子と回路接続するように構成される。

各ピクセル１０１は、前記ピクセルの能動デバイス１１０を前記ピクセルの受光素子１０７に結合するために、２つの導電性相互接続１１１ａ、１１１ｂを備える。導電性相互接続１１１ａ、１１１ｂは、それぞれ、受光素子１０７のソース接点およびドレイン接点を実装する。

導電性相互接続１１１ａ、１１１ｂは、モノリシック３次元集積回路１０４の下位レベル１０６から上位レベル１０５まで延在し、前記ピクセルの能動デバイス１１０に接続された第１のセクション１１３ａ、１１３ｂ（本例では、垂直接点１１２ａ、１１２ｂの下端）を有する、垂直接点１１２ａ、１１２ｂ（たとえば、バイア）を備える。第１のセクション１１３ａ、１１３ｂは、前記能動デバイス１１０の少なくとも１つの半導体層に配設される。導電性相互接続１１１ａ、１１１ｂは、搬送層１０９の２次元材料の層と適切にインターフェースするために、側方接点１１４ａ、１１４ｂも含む。前記側方接点１１４ａ、１１４ｂは、上位レベル１０５に配置され、垂直接点の第２のセクション１１５ａ、１１５ｂ（この例では、垂直接点１１２ａ、１１２ｂの上端）に接続される。側方接点１１４ａ、１１４ｂは、スパッタリングまたは任意の他の知られている析出技法により、絶縁層１１９に配置することができ、前記受光素子１０７の搬送層１０９の直接下に搬送層１０９と平行に配設された部分により、前記ピクセルの受光素子１０７の搬送層１０９にオーミック接続される。

読出し回路１０２は、複数の列のうちのピクセル１０１の列と平行に走る複数の金属トラック１１６を備える。各金属トラック１１６は、所与の列のピクセル１０１の出力端子に接続される。図１ｂにおいて見ることができるように、金属トラック１１６は、下位レベル１０６に備えられたＣＭＯＳ誘電体スタック１１７に設けられる。各金属トラック１１６は、この特定の例ではピクセル１０１の出力端子である、導電性相互接続１１１ｂの垂直接点１１２ｂに接続される。

図２ａ〜図２ｆは、画像センサ１００に適したピクセルのさらなる例を提供し、ピクセルの能動デバイスをその受光素子の搬送層にどのように結合するかに関する様々な選択肢を示す。簡略化のために、図１ｂのピクセル構造と共通する要素は、同じ参照番号を用いて標示されている。

受光素子１０７の両端に配設された導電性相互接続２００が、モノリシック３次元集積回路の下位レベルから上位レベルまで延在し、かつ能動デバイス１１０の少なくとも１つの半導体層に配設され前記能動デバイス１１０に接続された第１の端部２０２を有する、垂直接点２０１を備えるので、図２ａに示された構成は図１ｂの構成と等価である。導電性相互接続２００は、上位レベルに配置され、垂直接点２０１の第２の端部２０３に接続された、側方接点２０４をさらに備える。側方接点２０４は、ピクセルの受光素子１０７の搬送層１０９にオーミック接続され、受光素子１０７の搬送層１０９の直接下に搬送層１０９と平行に配設された部分２０５を備える。

図２ｂは、２つの導電性相互接続２１０が、垂直接点２０１の第２の端部２０３に接続され、搬送層１０９と同一平面上にあり、したがって、搬送層１０９の側部にオーミック接続された側方接点２１４を備える、代替例を描写する。図２ｃでは、２つの導電性相互接続２２０が、受光素子１０７の搬送層１０９にオーミック接続され、搬送層１０９の直接上に搬送層１０９と平行に配設された部分２２５を備える、側方接点２２４を有する場合が示される。

図２ｄは、図２ｃの例に対する変形形態を提供し、そこでは、導電性相互接続２３０が、垂直接点２０１の上端に接続された側方接点２３４を備える。図２ｃの場合のように、側方接点２３４は、搬送層１０９の上に搬送層１０９と平行に配設された部分２３５を備える。しかしながら、部分２３５は、今度は搬送層１０９から距離を置いて配置される。搬送層１０９とのオーミック接続を確立するために、側方接点２３４は、平行部分２３５を搬送層１０９と接続する追加の垂直部分２３６をさらに備える。

さらなる例が図２ｅに示され、そこでは、ピクセルがその受光素子１０７の端部に配置された２つの導電性相互接続２４０を備える。各導電性相互接続２４０は、モノリシック３次元集積回路１０４の下位レベル１０６から上位レベル１０５まで延在する垂直接点２４１を備える。垂直接点２４１は、ピクセルの能動デバイス１１０の少なくとも１つの半導体層に配設され、前記能動デバイス１１０に接続された第１のセクション２４２（すなわち、垂直接点２４１の下端）と、受光素子１０７の搬送層１０９にオーミック接続された第２のセクション２４３（すなわち、垂直接点２４１の上端）とを有する。すなわち、この例では、導電性相互接続２４０は搬送層１０９の下にある。

図２ｅでは、導電性相互接続２４０の垂直接点２４１が異なる横寸法を有することも確認することができる。しかしながら、他の例では、それらは同じ横寸法を有する可能性がある。

図２ｆは、図２ｅの例に対してわずかなばらつきを示す。２つの導電性相互接続２５０の各々は、受光素子１０７の搬送層１０９と交差する垂直接点２５１を備える。すなわち、この例では、垂直接点２５１の第２のセクション２５３は、垂直接点２５１の上端ではなく、中間点に設けられる。

図１ｂに示された配置の代替として、ピクセルの行の受光素子は、共通ソース接点（図２ｇ参照）を共有する場合があり、その結果、各受光素子は、（各導電性相互接続２６０によって実装された）異なるドレイン接点と、（導電性相互接続２６１によって実装された）共通ソース接点との間の領域内で画定される。このようにして、ピクセルの２次元アレイに必要な導電性相互接続の総数は、大きく削減される。

受光素子の幾何形状は、搬送層のパターニングを介して画定することができ、それにより、（たとえば、限定はしないが、雑音、応答性、および抵抗などの）様々な性能パラメータの最適化のための集光領域の最大化または特定のアスペクト比の調整のいずれかが可能になる。

次に図３を参照すると、本発明による画像センサに適したピクセルの断面図が示される。詳細には、ピクセル３００は、モノリシック３次元集積回路３０２の上位レベルに配置された受光素子３０１を備える。受光素子３０１は、感光層３０３の下に配設され、２次元材料の層を含む、搬送層３０４に関連する感光層３０３を備える。モノリシック３次元集積回路３０２の下位レベルには、半導体基板３０５および誘電体スタック３０６を含む複数の層が存在する。

上位レベルは、酸化物を備え、受光素子３０１に付随する、第１の絶縁層３０７および第２の絶縁層３０８をさらに備える。具体的には、第１の絶縁層３０７は感光層３０３の上に配設され、第２の絶縁層３０８は搬送層３０４の下に配設され、前記下位レベルの誘電体スタック３０６から受光素子３０１を隔離する。

ピクセルは、それぞれ、受光素子３０１のソース接点およびドレイン接点を実装する、２つの導電性相互接続３０９ａ、３０９ｂを搬送層３０４の両端に備える。受光素子３０１が２端子デバイスとして動作すると、バイアス電圧（全体的に時間依存信号）がソース接点とドレイン接点との間に印可される。

ピクセル３００は、受光素子３０１の下に、第２の絶縁層３０８とモノリシック３次元集積回路３０２の下位レベルとの間に配設された、後部ゲート端子３１０も備える。後部ゲート端子３１０は、垂直接点３１１を半導体基板３０５を通してアクセス可能にするために、垂直接点３１１に接続される。加えて、ピクセル３００は、透明材料から作製され、受光素子３０１の上に配置された上部ゲート端子３１２を含む。第１の絶縁層３０７は、感光層３０３から上部ゲート端子３１２を分離するスペーサとして働く。

図４ａ〜図４ｃは、所与のピクセルの受光素子に回路接続されたときの、画像センサ１００に備えられる暗電流抑制回路用のいくつかの可能な構成を表す。

図４ａの例は、暗電流抑制回路４００が、ピクセル４０２の受光素子４０３の暗コンダクタンスに実質的に一致する暗コンダクタンスを有する基準素子４０１を備える、平衡方式を示す。

ピクセル４０２の受光素子４０３は、前記ピクセルの第１の中間端子４０４ａと、前記ピクセルに設けられ、バイアス回路１０３に回路接続された第１のバイアス端子４０５との間に回路接続される。その上、基準素子４０１は、第２の中間端子４０４ｂと、バイアス回路１０３に回路接続された第２のバイアス端子４０６との間に回路接続される。この例では、バイアス回路１０３は、第１のバイアス端子４０５と第２のバイアス端子４０６との間に平衡バイアス電圧を供給するように適合される。

この例では、制御ユニットは、ピクセル４０２が読み出されるべきとき、第１の中間端子４０４ａおよび（同じノードを形成する）第２の中間端子４０４ｂを、ピクセル４０２の出力端子と回路接続するように構成される。印可された平衡バイアスのせいで、２つの中間端子４０４ａ、４０４ｂの接続によって形成される派生ノードにおける差圧は、前記ピクセル４０２の光信号を直接含んでいる。

図４ｂは、電流スキミング回路を含む、図４ａに描写された暗電流抑制回路の変形形態である。前の例にあるように、暗電流抑制回路４２０は、ピクセル４２２の受光素子４２３の暗コンダクタンスに実質的に一致する暗コンダクタンスを有する基準素子４２１を備える。

受光素子４２３は、第１のスキミングトランジスタ４２７を介して第１の中間端子４２４ａに接続された端部と、バイアス回路１０３に回路接続された第１のバイアス端子４２５に接続された反対の端部とを有する。同様に、基準素子４２１は、第２のスキミングトランジスタ４２８を介して第２の中間端子４２４ｂに接続された端部と、バイアス回路１０３に回路接続された第２のバイアス端子４２６に接続された反対の端部とを有する。

バイアス回路１０３は、第１のバイアス端子４２５と第２のバイアス端子４２６との間に平衡バイアス電圧を供給するように適合される。その上、制御ユニットは、第１のスキミングトランジスタ４２７および第２のスキミングトランジスタ４２８に適切な制御信号を供給して、受光素子４２３によって発生する暗電流を抑制するように適合される。

代替の暗電流抑制回路が図４ｃに概略的に表される。暗電流抑制回路４４０は、露光サイクル中にピクセル４４２の受光素子４４３の暗電流によって発生する電圧レベルに実質的に等しい電圧レベルを減じるように適合された、レベルシフタ４５２を備える。レベルシフタ４５２は、受光素子４４３と直列に接続されたトランスインピーダンス増幅器４５１にカスケード接続される。この場合、制御ユニットは、ピクセル４４２が読み出されるべきとき、トランスインピーダンス増幅器４５１を介して受光素子４４３の第１の中間端子４４４をレベルシフタ４５２の入力ノード４５３と、かつ前記ピクセルの出力端子をレベルシフタ４５２の出力ノード４５４と接続するように構成される。

暗電流抑制回路がピクセルの受光素子に回路接続され得る基準素子を備える例では、前記基準素子は、様々な方法で実装することができる。

図５ａおよび図５ｂに示された場合などのいくつかの場合では、基準素子は、受光素子５００に回路接続された、固定抵抗器５０１または可変抵抗器５０２のいずれかである。

いくつかの他の場合（図５ｃ）では、基準素子５０３は、モノリシック３次元集積回路の上位レベルに配置され、いかなる感光層もそれに付随しない、２次元材料の層を含む搬送層を備える。

図５ｄは、基準素子が受光素子と構造的に等価である、さらなる例を示す。詳細には、基準素子５０４は、感光層に付随する搬送層を備える。基準素子５０４は、その感光層の上に配設された第１の遮光層５０５をさらに備える。第１の遮光層５０５は、酸化物を備えるパッシベーション層である。

図５ｄの例はただ１つの遮光層を備えるが、基準素子５０４は、基準素子５０４が配置されたモノリシック３次元集積回路の下位レベルの基板を通過する光の吸収を防止するために、その搬送層の下に配設される第２の遮光層をさらに備える可能性がある。

基準素子または暗電流抑制回路の素子が、ピクセルの受光素子と同じ層に配設されるのではなく、モノリシック３次元集積回路の上位レベルに配置されると、図６のピクセルの断面図に表されるように、それらは、有利なことに受光素子の下に配置することができる。

ピクセル６００は、それぞれ、モノリシック３次元集積回路の上位レベル６０４および下位レベル６０５に配置された、受光素子６０１および能動デバイス６０３を備える。受光素子６０１は、それに関連する搬送層６０７の上に配設された感光層６０６を備える。透明な上部ゲート端子６１２は、受光素子６０１の電気パラメータを細かく調整するために、搬送層６０７の上に設けられる。

下位レベル６０５は、ＣＭＯＳ誘電体スタック６０９が配設された基板６０８を備える。能動デバイス６０３は、ＣＭＯＳ誘電体スタック６０９に埋め込まれた半導体材料の少なくとも１つの層を備え、ＣＭＯＳ誘電体スタック６０９は、両端で、それぞれ受光素子６０１のソース接点およびドレイン接点を実装する、搬送層６０７に接触する２つの導電性相互接続６１０、６１１によって受光素子６０１に結合される。

基準素子６０２は、ピクセル６００の内部に実装され、受光素子６０１の搬送層６０７とＣＭＯＳ誘電体スタック６０９との間の上位レベル６０４に配置されている。基準素子６０２は、それぞれ、第２の感光層６１３の下および上に配設された、第２の搬送層６１４と遮光層６１５との間にはさまれた第２の感光層６１３を備える。基準素子６０２の能動デバイス６０３への結合は、前記基準素子６０２用のソース接点を実装する導電性相互接続６１６、および受光素子６０１と共有され、前記基準素子６０２用のドレイン接点を実装する導電性相互接続６１１によって行われる。

ピクセル６００の構造は、基準素子６０２から受光素子６０１を隔離する第１の絶縁層６１７、およびＣＭＯＳ誘電体スタック６０９から基準素子６０２を隔離する第２の絶縁層６１８によって完成する。

制御ユニットの読出し回路の設計、および画像センサのピクセルの能動デバイスの設計は、ピクセルの受光素子によって発生する光信号の処理のうちのどれほどがピクセルレベルにおいてローカルに実行されるかに応じて、異なる形態をとることができる。

図７ａは、同じ基準素子がいくつかのピクセルによって共有される、画像センサの第１の例を示す。詳細には、画像センサ７００は、いくつかの行および列を有する２次元アレイとして配置された複数のピクセル７０１を備える。画像センサ７００は、アレイ内に存在する列と同じ数の基準素子７０２を備える暗電流抑制回路を含み、その結果、各基準素子７０２は異なる列のピクセル７０１に関連する。その上、各基準素子７０２は、第２の中間端子７０７に回路接続される。

各ピクセル７０１は、第１の中間端子７０３に回路接続された受光素子７１０と、前記ピクセルの列に関連する基準素子の第２の中間端子７０７に前記ピクセルの第１の中間端子７０３を選択的に接続するように構成された第１のスイッチ７０４、および、その出力端子７０６にピクセルの第１の中間端子７０３を選択的に接続するように構成された第２のスイッチ７０５を備える能動デバイスとを備える。所与のピクセル７０１を読み出すと、第１のスイッチ７０４および第２のスイッチ７０５は閉じられ、基準素子７０２に受光素子７１０を接続し、その結果、暗電流抑制回路は、第１の中間端子７０３と出力端子７０６との間の電気経路に入る。

画像センサ７００は、存在する列と同じ数の増幅器７０８を有する読出し回路を備える制御ユニットも有し、各増幅器７０８は、所与の列のピクセルの出力端子７０６に回路接続された入力端子と、各増幅器７０８の出力端子に直列に接続された貯蔵素子７０９とを有し、各貯蔵素子７０９は、前記所与の列のピクセル７０１内で発生する光信号に比例する電圧を貯蔵するように構成される。

加えて、制御ユニットは、読出し回路に動作可能に接続され、複数の出力ノード７２１を備える、相互接続回路７２０を含む。相互接続回路７２０により、読出し回路を介して、アレイのピクセル７０１のうちのいずれかの出力端子７０６を出力ノード７２１と回路接続することが可能になる。その上、各出力ノード７２１に接続されると、制御ユニットは、その後に増幅後段階７２３およびアナログデジタル変換器７２４が続く、相関二重サンプリング段階７２２のカスケード接続も備える。このようにして、画像センサ７００の出力は、デジタル回路と直接インターフェースすることができる。

図７ｂでは、図７ａのコンテキストにおいて記載されたばかりの画像センサにトポロジーが類似する画像センサの第２の例が示されるが、そこでは、暗電流抑制回路はピクセルの中に移動されており、その結果、各ピクセルはそれ自体の基準素子を備える。

画像センサ７２５は、ピクセル７２６の２次元配列を備える。各ピクセル７２６は、第１の中間端子７３０に回路接続された受光素子７２７と、第１の中間端子７３０に永続的に接続されたその第２の中間端子７３１を有する基準素子７２８とを備える。加えて、各ピクセル７２６は、ピクセルの第１の中間端子７３０と出力端子７３２との間に動作可能に結合された行選択スイッチ７２９を含む能動デバイスも備える。

画像センサ７２５の制御ユニットに備えられた、読出し回路、相互接続回路、および追加ブロックをさらに記載する必要はなく、何故なら、それらは図７ａのコンテキストにおいてすでに上記で詳細に記載された画像センサ７００に備えられたものと同様だからである。

図７ｃは、図７ｂに示された画像センサ７２５と比較して、読出し回路の電子装置のほとんどがピクセルの中に移動している、画像センサの第３の例を示す。

詳細には、画像センサ７５０のピクセル７５１の各々は、受光素子７５２、およびそれに接続された基準素子７５３を備える。各ピクセル７５１に備えられた能動デバイスは、
−第１の中間端子に回路接続された入力端子、および出力端子を有する増幅器７５４と、
−増幅器７５４の出力端子に直列に接続された貯蔵素子７５５であって、ピクセルの受光素子７５２内で発生する光信号に比例する電圧を貯蔵するように構成された、貯蔵素子７５５と、
−ピクセルの貯蔵素子７５５と出力端子７５７との間に接続され、前記貯蔵素子７５５に前記出力端子７５７を選択的に接続するように構成された、行選択スイッチ７５６と
をさらに備える。

この例において、ピクセル７５１の能動デバイスがより多くの電子装置を含むと仮定すると、図８に示されたように、画像センサ７５０のモノリシック３次元集積回路の３次元をもう一度活用し、能動デバイスの回路をその下位レベルの２つの異なる層に分割することは有利である。

ピクセル７５１の受光素子７５２は、モノリシック３次元集積回路８００の上位レベルに配設される。ピクセル７５１の能動デバイスは、モノリシック３次元集積回路８００の下位レベルの第１の半導体層８０１および第２の半導体層８０２に配置される。第１の半導体層８０１は増幅器７５４を備え、貯蔵素子７５５および行選択スイッチ７５６は、第２の半導体層８０２に備えられる。

図７ｄでは、暗電流抑制回路が基準素子の代わりにレベルシフタを備える、画像センサの第４の例が示される。

画像センサ７７５は、ピクセル７７６の２次元配列を備え、各々は、第１の中間端子７７８とバイアス端子７７９との間に回路接続された受光素子７７７を備える。各ピクセル７７６に含まれた能動デバイスは、前記ピクセルの出力端子７８０に前記第１の中間端子７７８を選択的に接続するように構成された第１のスイッチ７８１と、バイアス回路にバイアス端子７７９を選択的に接続するように構成された第２のスイッチ７８２とを備える。

画像センサ７７５の暗電流抑制回路は、アレイ内に存在する列と同じ数のレベルシフタ７８３を備え、各レベルシフタ７８３は異なる列のピクセル７７６に関連する。加えて、各レベルシフタ７８３は、所与の列のピクセル７７６の出力端子に回路接続された入力端子を有するトランスインピーダンス増幅器７８４が前に付く。最後に、画像センサ７７５の読出し回路は、各レベルシフタ７８３の出力ノードに直列に接続された貯蔵素子７８５を備える。

前の例におけるように、画像センサ７７５の制御ユニットに備えられた相互接続回路および追加ブロックは、画像センサ７００に備えられたものと同様であり、図７ａのコンテキストにおいてすでに上述されている。

次に図９を参照すると、多重スペクトル応答が可能な画像センサの例がそこに示されている。画像センサ９００は、２次元アレイとして配置され、クラスタｓ１〜ｓ９にグループ化された複数のピクセルを備える。各クラスタは、スペクトルの異なる範囲に反応する感光層を有する受光素子を有する、少なくとも１つのピクセルを備える。この特定の例では、受光素子の感光層は量子ドットを備え、量子ドットのサイズは、様々な波長にそれらの光吸収性状を調整するように徐々に変化する。

図１１ａおよび図１１ｂを参照すると、それらは、受光素子の応答を向上させるために、集光構造１０１３が、画像センサの上部（そのピクセルのうちの各ピクセルの上またはいくつかの上）に、具体的には、受光素子の上に配設された絶縁層１０１４の上部に配置された、本発明の画像センサのさらなる実施形態を示す。示された実施形態の場合、集光素子１０１３は、プラズモン半球レンズ金属構造であるが、代替として、金属、誘電体、高ドープ半導体、またはグラフェンから構成され得る、プラズモン構造および誘電体構造の他の幾何形状を使用することができ、それらの選択は、画像センサによって包含されるように意図されたスペクトル範囲によって決定される。

図１２ａおよび図１２ｂの実施形態の場合、受光素子の応答は、各ピクセル（図にはただ１つのピクセルが示されている）の上部にいわゆるマイクロレンズ１０１５を追加することによって、さらに向上する。

本発明の画像センサの受光素子のスペクトル同調性を実証するために、この場合、それらそれぞれの感光層を形成する量子ドット（具体的には、それらのサイズ）の選択によって、それらが様々な範囲の光スペクトルに反応するために構成されるという点で、それらの間で異なるいくつかのピクセルを備える配列を含むプロトタイプが構築され、感光層のうちの１つは短波赤外光（ＳＷＩＲ）に反応するために構成され、別の感光層は近赤外光（ＮＩＲ）に反応するために構成され、別の感光層は可視光（ＶＩＳ）に反応するために構成される。ＳＷＩＲ−ＱＤ、ＮＩＲ−ＱＤ、およびＶＩＳ−ＱＤとして識別された派生波が図１３に描写される。

図１４のプロットでは、本発明の画像センサに従って構築され、回析光を用いて照明された画素化検出器からのデータが示され、前記データは、本発明により、衝突する光のスペクトル分解を測定することがどのように可能になるかを示す。

上述されたデータは、本発明の画像センサを用いて、光信号を最適化し、したがって暗電流補償方式から恩恵を受けるために平衡検出を行うことができることを示す。

ピクセル抵抗と直列にＲ補償抵抗器（詳細には、ポリシリコン抵抗器）を有する合計２８８×３８８のピクセルから構成されるプロトタイプの読出し集積回路が、（図４ａの集積回路と同様に）構築されている。集積読出し回路は、２／３”の対角寸法および３５ミクロンのピクセルピッチを有する能動領域を有する。平均ピクセル抵抗は１５ｋＯｈｍである。Ｒ補償抵抗器は、ピクセル抵抗を暗電流補償回路抵抗に一致させるために使用され、その結果、暗条件下の回路の出力信号は０Ｖである。図１５に示された曲線は、画像化読出し集積回路の１つのピクセルから取得される。図１５の主プロットは、約２ｋＯｈｍの補償の場合、暗電流抑制回路がピクセルを通る電流を打ち消すことを示す、Ｒ補償抵抗器の関数としての出力信号である。４つの異なるＲ補償抵抗値において、（光の１Ｈｚ細断ビームによる照明下の）時間の関数としての光信号が、暗電流抑制回路抵抗に対するピクセルの抵抗の一致を修正することによって、光信号の大きさをさらに調整できることを示しながら、プロットされる。

図１０では、本発明による画像センサを組み込む光電子システム、詳細には、カメラシステムのブロック図が表される。

光電子システム１０００は、レンズ構成１００２を含む光学モジュールと動作可能にインターフェースされる、図１ａおよび図１ｂに記載された画像センサ１００を備える。レンズ構成１００２は、画像センサ１００の複数のピクセル１０１に入射光を集束させるように適合される。光電子システム１０００は、電源モジュール１００３および制御モジュール１００４も備え、両方とも、画像センサ１００の制御ユニットに動作可能に接続される。

電源モジュール１００３は、画像センサ１００にバイアス電圧を供給するように構成され、制御モジュール１００４は、画像センサ１００の制御ユニットに制御信号１０１２を供給して、ピクセル１０１を選択的に読み出し、読出し回路１０２により複数のピクセル１０１から読み出された光信号に対応する複数の検出値１００５を受信するように構成される。

図において見ることができるように、制御モジュール１００４は、ＦＰＧＡの中に実装されたデジタル制御回路１００７に供給される前に検出値１００５をデジタル化するために、アナログデジタル変換器１００６を含む。

光電子システム１０００は、ディスプレイ１００９、メモリユニット１０１０、およびマイクロプロセッサ１０１１を含む、制御モジュール１００４に動作可能に接続された周辺モジュール１００８をさらに備える。このようにして、検出値１００５は、処理、記憶、および／または画像として投影することができる。

最後に、図１ａおよび図１ｂのコンテキストにおいて上述された画像センサ１００は、
ａ）基板１１８上に半導体材料の少なくとも１つの層を設けるステップであって、半導体材料の前記少なくとも１つの層が、モノリシック３次元集積回路１０４の下位レベル１０６を形成する、ステップと、
ｂ）複数のピクセルのうちのピクセル１０１ごとに、前記下位レベル１０６の半導体材料の少なくとも１つの層の選択された位置に能動デバイス１１０を配置し、ピクセル１０１に出力端子１１１ｂを設けるステップと、
ｃ）前記下位レベル１０６に制御ユニットの少なくとも一部を配置し、各ピクセルの出力端子１１１ｂを制御ユニットの読出し回路１０２に回路接続するステップと、
ｄ）２次元材料の少なくとも１つの層を含む搬送層１０９、および搬送層１０９に関連する感光層１０８を設けるステップであって、搬送層および感光層が、モノリシック３次元集積回路１０４の上位レベル１０５を形成し、前記上位レベルが前記下位レベルの上に配設される、ステップと、
ｅ）複数のピクセルのうちのピクセル１０１ごとに、たとえば、パターニングおよび／またはエッチングによって、前記上位レベル１０５の選択された位置に受光素子１０７を配置し、前記ピクセルに設けられた第１の中間端子に受光素子１０７を回路接続するステップと、
ｆ）各ピクセルの受光素子１０７を前記ピクセルの能動デバイス１１０に動作可能に結合するステップと、
ｇ）露光サイクル中にピクセル１０１の受光素子によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路を設けるステップと
を備える方法によって、モノリシック３次元集積回路１０４として製造することができる。

本発明は、本発明を実行する現在好ましいモードを含む、いくつかの特定の例に関して記載されたが、添付の特許請求の範囲に記載される発明の範囲から逸脱することなく、技術的に等価な他の要素による特定の要素の置換を含む、上述された画像センサ、前記画像センサを使用する光電子システム、および前記画像センサを製造するための方法の、非常に多くの変形および置換が存在することを、当業者なら了解されよう。

Claims (19)

1. 複数のピクセルに衝突する光によって発生する光信号を選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された、前記複数のピクセルを備える画像センサであって、
   前記画像センサが、第１の複数の積み重ねられた層を有する上位レベルと、第２の複数の積み重ねられた層を有する下位レベルとを備える、モノリシック３次元集積回路を備えることを特徴とし、前記下位レベルが前記上位レベルの下に配設され、
   前記複数のピクセルのうちの各ピクセルが、
   前記上位レベルの選択された位置に配置された受光素子であって、前記受光素子が搬送層に関連する感光層を備え、前記搬送層が２次元材料の少なくとも１つの層を含む、受光素子と、
   前記下位レベルの選択された位置に配置された能動デバイスであって、半導体材料の少なくとも１つの層を備え、前記受光素子に動作可能に結合された、能動デバイスと、
   前記受光素子に回路接続された第１の中間端子と、
   前記読出し回路に回路接続された出力端子と
   を備え、
   前記画像センサが、露光サイクル中に前記ピクセルの前記受光素子によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路をさらに備え、
   前記制御ユニットが、少なくとも部分的に前記下位レベルに配置され、所与のピクセルが読み出されるべきとき、前記ピクセルの前記第１の中間端子を、
   前記暗電流抑制回路を介して前記ピクセルの前記出力端子と、
   または、
   前記ピクセルの前記出力端子及び前記暗電流抑制回路と、
   または、
   前記ピクセルの前記出力端子が前記暗電流抑制回路を介して前記読出し回路に回路接続された、前記ピクセルの前記出力端子と、
   回路接続するように構成される、画像センサ。
2. 前記制御ユニットが、前記複数のピクセルをバイアスするためのバイアス回路をさらに備え、
   前記暗電流抑制回路が、前記ピクセルの前記受光素子の暗コンダクタンスと実質的に一致する前記暗コンダクタンスを有する少なくとも１つの基準素子を備え、前記一つの基準素子又は前記複数の基準素子の各々が、第２の中間端子と第２のバイアス端子との間に回路接続され、前記第２のバイアス端子が、前記バイアス回路に回路接続され、
   各ピクセルの前記受光素子が、前記ピクセルの前記第１の中間端子と前記ピクセル内に設けられた第１のバイアス端子との間に回路接続され、各ピクセルの前記第１のバイアス端子が、前記バイアス回路に回路接続され、
   前記バイアス回路が、前記複数のピクセルのうちの前記ピクセルの前記受光素子の前記第１のバイアス端子と、前記少なくとも１つの基準素子の前記第２のバイアス端子との間にバイアス電圧を供給するように適合され、
   前記制御ユニットが、所与のピクセルが読み出されるべきとき、前記ピクセルの前記第１の中間端子、および前記少なくとも１つの基準素子のうちの基準素子の第２の中間端子を、前記ピクセルの前記出力端子と回路接続するように構成される、
   請求項１に記載の画像センサ。
3. 前記少なくとも１つの基準素子のうちの基準素子が、前記上位レベルに配置され、２次元材料の少なくとも１つの層を含む搬送層を備える、請求項２に記載の画像センサ。
4. 前記基準素子が、前記基準素子の前記搬送層に関連する感光層をさらに備える、請求項３に記載の画像センサ。
5. 前記基準素子が、前記感光層の上に配設された第１の遮光層と、前記基準素子の前記搬送層とをさらに備える、請求項４に記載の画像センサ。
6. 第２の遮光層が、前記基準素子の前記感光層および前記搬送層の下に配設される、請求項５に記載の画像センサ。
7. 前記基準素子が、前記複数のピクセルのうちのピクセルの前記受光素子の下に配置される、請求項３に記載の画像センサ。
8. 前記少なくとも１つの基準素子のうちの基準素子が、前記下位レベルに配置され、可変抵抗器を備える、請求項２に記載の画像センサ。
9. 前記上位レベルが、前記複数のピクセルの前記受光素子に関連する１つまたは複数の絶縁層を備える、請求項１に記載の画像センサ。
10. 前記複数のピクセルのうちの少なくとも１つのピクセルが、
    前記複数のピクセルの前記受光素子の下に配設された絶縁層と、前記モノリシック３次元集積回路の前記下位レベルとの間の、前記少なくとも１つのピクセルの前記受光素子の下に配設された後部ゲート端子、および／または
    前記少なくとも１つのピクセルの前記受光素子の上に配設された上部ゲート端子
    を備える、請求項９に記載の画像センサ。
11. 前記複数のピクセルのうちの少なくとも１つのピクセルが、前記ピクセルの前記能動デバイスを前記ピクセルの前記受光素子に結合するために、導電性相互接続を備え、前記導電性相互接続が、
    前記モノリシック３次元集積回路の前記下位レベルから前記上位レベルまで延在し、前記ピクセルの前記能動デバイスに接続された第１のセクションを有する垂直接点であって、前記第１のセクションが、前記能動デバイスの前記少なくとも１つの半導体層に配設される、垂直接点と、
    前記上位レベルに配置され、前記垂直接点の第２のセクションに接続された、側方接点と
    を備え、
    前記側方接点が、前記ピクセルの前記受光素子の前記搬送層にオーミック接続され、前記受光素子の前記搬送層に平行な部分を備える、
    請求項１に記載の画像センサ。
12. 前記複数のピクセルのうちの各ピクセルの前記能動デバイスが、スイッチ、増幅器、フィルタ、デジタイザ、レベルシフタ、および／または貯蔵素子の少なくとも一つを備える、請求項１に記載の画像センサ。
13. 前記複数のピクセルがクラスタにグループ化され、各クラスタが１つまたは複数のピクセルを備え、各クラスタの前記１つまたは複数のピクセルの前記受光素子の前記感光層が、スペクトルの異なる範囲に反応する、請求項１に記載の画像センサ。
14. 前記複数のピクセルのうちの少なくとも１つのピクセルの場合、前記少なくとも１つのピクセルの前記能動デバイスが、前記少なくとも１つのピクセルの前記受光素子の前記第１の中間端子に動作可能に結合される、請求項１に記載の画像センサ。
15. 前記複数のピクセルが、複数の行および列を備える２次元アレイとして配置され、前記暗電流抑制回路が、前記アレイ内に存在する列と同じ数の基準素子を備え、各基準素子が異なる列の前記ピクセルに関連し、各ピクセルの前記能動デバイスが、前記ピクセルの前記第１の中間端子を前記ピクセルの前記列に関連する前記基準素子の前記第２の中間端子に選択的に接続するように構成された第１のスイッチと、前記ピクセルの前記第１の中間端子をその出力端子に選択的に接続するように構成された第２のスイッチとを備え、前記読出し回路が、
    存在する列と同じ数の増幅器であって、各増幅器が、所与の列の前記ピクセルの前記出力端子に回路接続された入力端子を有する、増幅器と、
    各増幅器の出力端子に直列に接続された貯蔵素子であって、各貯蔵素子が、前記所与の列のピクセル内で発生する光信号に比例する電圧を貯蔵するように構成される、貯蔵素子と
    を備える、請求項２に記載の画像センサ。
16. 前記複数のピクセルが、複数の行および列を備える２次元アレイとして配置され、前記暗電流抑制回路が、前記複数のピクセルのうちの各ピクセルに配置された基準素子を備え、各基準素子が、前記ピクセルの前記第１の中間端子に接続されたその第２の中間端子を有し、各ピクセルの前記能動デバイスが、その出力端子に接続された行選択スイッチを備える、請求項２に記載の画像センサ。
17. 複数のピクセルに衝突する光によって発生する光信号を選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された、前記複数のピクセルを備える画像センサであって、前記画像センサが、第１の複数の積み重ねられた層を有する上位レベルと、第２の複数の積み重ねられた層を有する下位レベルとを備える、モノリシック３次元集積回路を備えることを特徴とし、前記下位レベルが前記上位レベルの下に配設され、
    前記複数のピクセルのうちの各ピクセルが、
    前記上位レベルの選択された位置に配置された受光素子であって、前記受光素子が搬送層に関連する感光層を備え、前記搬送層が２次元材料の少なくとも１つの層を含む、受光素子と、
    前記下位レベルの選択された位置に配置された能動デバイスであって、半導体材料の少なくとも１つの層を備え、前記受光素子に動作可能に結合された、能動デバイスと、
    前記受光素子に回路接続された第１の中間端子と、
    前記読出し回路に回路接続された出力端子と
    を備え、
    前記画像センサが、露光サイクル中に前記ピクセルの前記受光素子によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路をさらに備え、
    前記制御ユニットが、少なくとも部分的に前記下位レベルに配置され、所与のピクセルが読み出されるべきとき、前記ピクセルの前記第１の中間端子を、
    前記暗電流抑制回路を介して前記ピクセルの前記出力端子と、
    または、
    前記ピクセルの前記出力端子及び前記暗電流抑制回路と、
    または、
    前記ピクセルの前記出力端子が前記暗電流抑制回路を介して前記読出し回路に回路接続された、前記ピクセルの前記出力端子と、
    回路接続するように構成された、前記画像センサと、
    前記画像センサと動作可能にインターフェースされた光学モジュールであって、前記複数のピクセルに入射光を集束させるように適合された、光学モジュールと、
    前記画像センサの前記制御ユニットに動作可能に接続された電源モジュールであって、前記画像センサにバイアス電圧を供給するように構成された、電源モジュールと、
    前記画像センサの前記制御ユニットに動作可能に接続されたアナログおよび／またはデジタル制御モジュールであって、前記制御ユニットに制御信号を供給して前記ピクセルを選択的に読み出し、前記読出し回路により前記複数のピクセルから読み出された光信号に対応する複数の検出値を受信するように構成された、アナログおよび／またはデジタル制御モジュールと、
    前記アナログおよび／またはデジタル制御モジュールに動作可能に接続された周辺モジュールであって、前記複数の検出値から取得された画像を処理、記憶、および／またはレンダリングするように構成された、周辺モジュールと
    を備える、光電子システム。
18. モノリシック３次元集積回路として画像センサを製造するための方法であって、前記画像センサが、複数のピクセルに衝突する光によって発生する光信号を選択的に読み出すための読出し回路を含む制御ユニットに動作可能に接続された前記複数のピクセルを備え、前記方法が、
    ａ）基板上に半導体材料の少なくとも１つの層を設けるステップであって、半導体材料の前記少なくとも１つの層が、前記モノリシック３次元集積回路の下位レベルを形成する、ステップと、
    ｂ）前記複数のピクセルのうちのピクセルごとに、前記下位レベルの半導体材料の前記少なくとも１つの層の選択された位置に能動デバイスを配置し、前記ピクセルに出力端子を設けるステップと、
    ｃ）前記下位レベルに前記制御ユニットの少なくとも一部を配置し、各ピクセルの前記出力端子を前記制御ユニットの前記読出し回路に回路接続するステップと、
    ｄ）２次元材料の少なくとも１つの層を含む搬送層、および前記搬送層に関連する感光層を設けるステップであって、前記搬送層および前記感光層が、前記モノリシック３次元集積回路の上位レベルを形成し、前記上位レベルが前記下位レベルの上に配設される、ステップと、
    ｅ）前記複数のピクセルのうちのピクセルごとに、前記上位レベルの選択された位置に受光素子を配置し、前記受光素子を、前記ピクセルに設けられた第１の中間端子に回路接続するステップと、
    ｆ）各ピクセルの前記受光素子を前記ピクセルの前記能動デバイスに回路接続するステップと、
    ｇ）露光サイクル中に前記ピクセルの前記受光素子によって発生する暗電流を実質的に抑制するように構成された暗電流抑制回路を設けるステップと
    を備え、
    前記制御ユニットが、所与のピクセルが読み出されるべきとき、前記ピクセルの前記第１の中間端子を、
    前記暗電流抑制回路を介して前記ピクセルの前記出力端子と、
    または、
    前記ピクセルの前記出力端子および前記暗電流抑制回路と、
    または、
    前記ピクセルの前記出力端子が前記暗電流抑制回路を介して前記読出し回路に回路接続された、前記ピクセルの前記出力端子と、
    回路接続するように構成される、方法。
19. 前記制御ユニットが、前記複数のピクセルをバイアスするためのバイアス回路をさらに備え、前記暗電流抑制回路が、前記ピクセルの前記受光素子の暗コンダクタンスと実質的に一致する前記暗コンダクタンスを有する少なくとも１つの基準素子を備え、前記方法が、
    前記複数のピクセルのうちのピクセルごとに、前記ピクセルに設けられた前記第１の中間端子と第１のバイアス端子との間に前記受光素子を回路接続するステップと、
    前記モノリシック３次元集積回路に設けられた第２の中間端子と第２のバイアス端子との間に前記一つの基準素子又は前記複数の基準素子の各々を回路接続するステップと、
    前記複数のピクセルのうちの各ピクセルの前記第１のバイアス端子および前記少なくとも１つの基準素子の前記第２のバイアス端子を前記バイアス回路に回路接続するステップと
    をさらに備え、
    前記制御ユニットが、所与のピクセルが読み出されるべきとき、前記ピクセルの前記第１の中間端子、および前記少なくとも１つの基準素子のうちの基準素子の第２の中間端子を、前記ピクセルの前記出力端子と回路接続するように構成される、
    請求項１８に記載の方法。