KR20160145518A - 이미지 센서, 이미지 센서를 포함하는 광전자 시스템 및 이미지 센서 제조 방법 - Google Patents

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Abstract

본 발명은 판독 회로를 포함하는 컨트롤부에 연결된 복수의 픽셀들을 포함하며, 상위 레벨 및 하위 레벨을 포함하는 모놀리식 3차원 집적 회로를 포함하는 것을 특징으로 한다; 각 픽셀은 수송층에 연결된 감광층을 포함하며, 상술한 상위 레벨에 배치되는 감광성 소자; 감광성 소자에 연결되며, 상술한 하위 레벨에 배치되는 능동 소자; 및 각각 감광성 소자 및 판독 회로에 회로적으로 연결된 제1 중간 단자 및 출력 단자를 포함한다; 이미지 센서는 암전류 억제 회로를 더 포함한다; 컨트롤부는 픽셀의 판독시, 암전류 억제 회로를 통한 출력 단자를 가지는 상술한 픽셀의 제1 중간 단자에 회로적으로 연결되도록 구성된다. 본 발명은 또한, 상술한 이미지 센서를 포함하는 광전자 시스템 및 상술한 이미지 센서의 제조 방법과 관련된다.

Description

이미지 센서, 이미지 센서를 포함하는 광전자 시스템 및 이미지 센서 제조 방법{IMAGE SENSOR, OPTOELECTRONIC SYSTEM COMPRISING SAID IMAGE SENSOR, AND METHOD FOR MANUFACTURING SAID IMAGE SENSOR}
본 발명은 이미지 센서들, 특히, 복수의 픽셀들을 선택적으로 판독하기 위한 판독 회로를 포함하는 컨트롤부에 연결된 복수의 픽셀들을 포함하는 이미지 센서들과 관련된다. 본 발명에 따른 이미지 센서는 작은 풋프린트(footprint) 내에 복수의 픽셀들과 컨트롤부의 간단하고 효율적인 집적(integration)을 달성하여, 소형의 집적 회로 구조를 이끌고, 향상된 픽셀 감도를 획득한다. 또한, 본 발명의 이미지 센서의 특정 픽셀 디자인은 높은 광 전도 이득, 향상된 감응도(responsivity), 및/또는 짧은 반응 시간을 가지는 픽셀들을 얻는 것을 가능하게 한다. 본 발명은 또한 이미지 센서를 포함하는 광전자 시스템 및 이미지 센서의 제조 방법과 관련된다.
이미지 센서들의 사용은 일반 소비자 가젯(Gadgets) 분야부터 전문적인 사진술, 그리고 산업, 의료 및/또는 과학적인 사용들 등까지 많은 응용들에 알려져 있다.
전형적인 이미지 센서는 각각 복수의 픽셀들의 각 픽셀의 감광성 소자에 충돌하는 광에 의해 생성된 광 신호를 선택적으로 판독하기 위한 판독 회로를 포함하는 컨트롤부에 연결되는 감광성 소자 또는 광검출기를 포함하는 복수의 픽셀들을 포함한다.
대부분의 이미지 센서들은 자신의 픽셀들 내 감광성 소자로 포토다이오드(photodiode)를 사용한다. 전형적인 포토다이오드들의 양자효율(quantum efficiency)이 가시광 및 적외선 범위의 하나를 초과할 수 없음을 감안할 때, 이러한 이미지 센서들은 높은 신호대잡음비를 달성하기 위해 매우 낮은 잡음 레벨들에 도달하는 것 및/또는 긴 노출 시간을 사용하는 것에 의존한다.
그러나, 이러한 기술들 모두 중요한 결점을 가진다. 예를 들어, 저잡음을 달성하기 위한 이미지 센서 회로를 설계하는 것은 전치-증폭 스테이지(pre-amplification stage)를 전하 발생 요소(즉, 포토다이오드)에 가능한 가까이(예를 들어, 증폭기가 픽셀 내부에 집적된 능동 픽셀 센서들 내) 놓는 것을 요구한다. 또한, 전체 판독 회로의 설계는 더욱 복잡해진다. 반면, 노출 시간의 증가는 이미지 센서의 유효한 프레임 레이트(frame rate)를 감소시키고 블러링(blurring) 효과들을 초래할 수 있다. 또한, 더 긴 노출 시간은 열 잡음의 부작용을 높이고, 결과적으로 판독 회로에 대한 설계 요구 조건을 한층 더 까다롭게 한다.
예를 들어 애벌란치 포토다이오드(avalanche photodiode)들 또는 영상 증폭기(image intensifier)들 같은 다른 알려진 기술들은, 캐리어 승산 효과(carrier multiplication effect)들을 통해 광검출기들에 약간의 광 전도 이득을 제공할 수 있음에도, 고해상도 이미지 센서들에 집적하기 어려운 것으로 입증되었다. 더구나, 이러한 기술들은 예를 들어, "Smart CMOS Image Sensors and Applications", Jun Ohta, CRC Press, September 19 2007. chapter 2에 기술된 바와 같이, 실제 이미지 센서들에 부적합한 동작 조건들을 요구한다(예를 들어, 애벌란치 포토다이오드들은 보통 적절한 동작을 위해 매우 높은 역 바이어스 전압들을 요구한다).
상이한 응용들에 대한 예를 들어 그래핀(grapheme) 같은 2차원(2D) 물질들에 기반한 능동 소자들의 사용은 계속 진행중인 연구의 목표이다. 예를 들어, 그래핀으로 만들어진 감광성 소자를 가지는 단일 픽셀 광검출기(single pixel photodetector)들은 개념 증명(proof of concept)으로 입증되었다. 실물 크기(full-size) 이미지 센서들의 픽셀들 내 반도체 나노 결정들(예를 들어, 특허 US 8,803,128 B2에 예시된 양자점) 또는 2D 물질들(예를 들어, US 8,053,782 B2에 예시된 그래핀)에 기반한 광검출기의 사용 또한 제안되었다. 그러나, 이러한 이미지 센서들은 보통 제한된 광 전도 이득을 보인다.
문서 WO 2013/017605 A1은 그래핀으로 만들어진 수송층, 및 수송층 위에 배치되고 콜로이드상 양자점들로 만들어진 감광층을 포함하는 포토트랜지스터(phototransistor)를 개시한다. 감광층은 입사광을 흡수하고 연관된 수송층의 전도성 변화를 유도한다. 그래핀의 높은 캐리어 이동도(carrier mobility) 및 양자점들 내 긴 캐리어 수명은 포토트랜지스터가 큰 광 전도 이득(photoconductive gain)을 획득 가능하도록 한다. 그러나, 상기 장치는 증가된 암전류 레벨들의 대가로, 원하는 감응도 레벨들만을 획득할 수 있고, 결과적으로 장치의 산탄 잡음(shot-noise) 및 감도를 저하시킨다.
따라서, 이미지 센서들의 픽셀의 감광성 소자가 높은 광 전도 이득을 제공하되, 예를 들어, 높은 암전류 레벨들로 인한 픽셀 감도 손상 없는 이미지 센서들을 갖는 것이 매우 바람직하다.
고려해야할 다른 측면은 픽셀들의 감광성 소자의 제조를 위해 이용 가능한 광 흡수 재료(light-absorbing material)들의 선택을 결정하는 이미지 센서가 동작할 스펙트럼 영역이다.
그러한 점에서, 실리콘은 가시광 및 근적외선 영역에서 동작하는 이미지 센서들에 널리 사용된다. 반면, InGaAs 또는 HgCdTe 같은 화합물들은, 특히, (단파 적외선 및/또는 장파 적외선 부영역(subrange)들을 포함하는) 적외선 영역에 대해 주로 채용된다. 마지막으로, 자외선 영역, 및 짧은 파장 영역들에서 동작하는 이미지 센서들에 대하여, 몇몇 알려진 적합한 물질은 예를 들어, AlGaN 같은 와이드 갭(wide gap) 반도체를 포함한다. 또한, 실리콘의 백-씨닝(back-thinning) 또는 강화된 영상 장치(intensified imager)들에 기반한 기술들(예를 들어, 마이크로채널 플레이트(MCP; microchannel plate) 광검출기들) 또한 짧은 파장 영역들에 사용될 수 있다.
한편, 대부분의 이미지 센서들에서 판독 회로(일반적으로 판독 집적 회로(readout integrated circuit) 또는 ROIC로도 지칭됨)는 예를 들어 CMOS 기술을 이용하여 실리콘으로 구현된다.
이는 픽셀들의 판독 회로를 가지는 이미지 센서의 복수의 픽셀들의 모놀리식 집적(monolithic integration)이 가시 및/또는 근적외선 영역들에서 동작하도록 설계된 이미지 센서들에 대해서만 달성될 수 있음을 의미한다. 그러나, 다른 스펙트럼 영역들에서 동작하는 이미지 센서들은 실리콘(예를 들어, CMOS 기술)과 픽셀들의 광검출기들로 사용되는 InGaAs와 같은 다른 물질들의 하이브리드 집적(hybrid integration)을 요구할 것이다 이러한 하이브리드 집적은 예를 들어 US 2008/093554 A1 및 US 6,107,618A에 기술되듯 어렵고 비싼 본딩 공정(bonding process)을 포함하고, 이는 결국 화소 크기에 하한을 부과한다.
지난 몇 년 동안 개발된, 3차원(3D) 집적 회로 기술은 능동 소자들(예를 들어, 트랜지스터들)을 상이한 높이에서 몇몇 레벨들에 배열함으로써 집적 회로들의 제조를 가능하게 하고, 따라서, 바람직하게는 구조의 3차원을 이용한다.
감소된 풋프린트를 가지는 매우 작은 구조들을 얻는 것 외에, 3D 집적 회로들은 종래 집적 회로들과 비교하여 향상된 전기적 성능을 제공한다. 예를 들어, 전기적 인터커넥트(electrical interconnect)들이 능동 소자들의 레벨들 사이의 전체 표면에 분포될 수 있으므로, 더 짧은 인터커넥트들의 고밀도가 가능하고, 이는 더 많은 대역폭을 가지는 빠른 회로를 야기한다. 또한, 예를 들어, 웨이퍼 범핑 공정(wafer bumping process)들을 이용하여 인터커넥트들을 형성함으로써 다른 제조 기술들 및/또는 물질들의 회로들의 이종 결합이 가능해진다.
3D 패키징(packaging)으로 알려진 3D 제조 기술의 제1 형태는 완전히 작동하는 수직 스택(vertical stack)을 얻기 위해 몇몇 반도체 웨이퍼들 및/또는 다이들(dies)을 쌓고, 기판 비아들(substrate vias, TSVs)과 와이어 및/또는 플립-칩 본딩(flip-chip bonding)과 같은 전통적인 상호 연결 기술을 이용하여 이들을 수직으로 상호 연결하는 것으로 구성된다. 대안적으로, 모놀리식 3D 집적은 능동 소자들의 층들이 동일한 기판 상에 성장되거나 연속적으로 증착되는 다른 형태의 3D 제조 기술이다.
문서 US 8,796,741 B2는 제1 복수의 능동 소자들을 포함하는 제1 레벨 및 그래핀 층을 포함하는 제2 복수의 능동 소자들을 포함하는 제2 레벨을 포함하는 3D 집적 회로 장치를 개시한다.
그러므로, 본 발명의 목적은 이미지 센서의 픽셀들과 컨트롤부의 집적이 간단하고 효과적인 방식으로 가능함과 동시에 매우 소형의 집적 회로 구조를 이끌 수 있는 향상된 이미지 센서를 제공하는 것이다.
본 발명의 목적은 또한 픽셀들이 높은 전도 이득, 향상된 감응도, 및/또는 짧은 응답 시간이 가능한 향상된 감광성 소자를 포함하는 이미지 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 픽셀들이 향상된 감도를 가지고, 높은 신호대잡음비(signal to noise ratios) 획득을 위해 장치의 딥 쿨링(deep cooling)을 요구하지 않는 이미지 센서를 제공하는 것이다.
본 발명의 목적들은 청구항 1의 이미지 센서, 청구항 15의 광전자 시스템 및 청구항 16의 이미지 센서 제조 방법으로 해결된다. 본 발명의 다른 바람직한 실시예들은 종속항들에 정의된다.
본 발명의 일 측면은 복수의 픽셀들에 충돌하는 광에 의해 발생하는 광 신호들을 선택적으로 판독하기 위한 판독 회로를 포함하는 컨트롤부에 연결되는 상기 복수의 픽셀들을 포함하는 이미지 센서와 연관된다. 이미지 센서는 제1 복수의 적층들을 가지는 상위 레벨 및 제2 복수의 적층들을 가지는 하위 레벨을 포함하고, 상기 하위 레벨은 상기 상위 레벨의 아래에 배치되는 모놀리식 3차원 집적 회로(monolithic three-dimensional integrated circuit)를 포함하는 것을 특징으로 한다.
상기 복수의 픽셀들의 각 픽셀은, 상기 상위 레벨의 선택된 위치에 배치되며, 적어도 하나의 2차원 물질층을 포함하는 수송층과 연관된 감광층을 포함하는 감광성 소자; 상기 하위 레벨의 선택된 위치에 배치되며, 적어도 하나의 반도체 물질층을 포함하며 상기 감광성 소자에 연결된 능동 소자; 상기 감광성 소자와 회로적으로(circuitally) 연결된 제1 중간 단자; 및 상기 판독 회로에 회로적으로 연결된 출력 단자를 포함한다.
본 발명에 따르면, 수송층에 연관된 감광층은 바람직하게는 상기 감광층이 상기 감광성 소자의 전송층 위(예를 들어, 바로 위) 또는 아래(예를 들어, 바로 아래)에 배열/배치된다는 사실을 나타낸다.
제1 중간 단자는 상기 출력 단자 앞에 상기 픽셀의 중간 위치에 위치한 회로 소자(circuital element)이며, 상기 감광성 소자를 상기 출력 단자와 연결함에 따라 상기 출력 단자에 연결된 상기 전기 회로의 다른 구성요소들과 연결하는 목적을 수행하므로, 형용사 "중간(intermediate)"이 상기 제1 중간 단자를 식별하기 위해 사용되었다.
본 발명의 이미지 센서는 노출 주기(exposure cycle) 동안 상기 픽셀들의 감광성 소자에 의해 생성된 암전류(dark current)를 실질적으로 억제하는 암전류 억제 회로를 더 포함한다. 또한, 본 발명의 이미지 센서의 컨트롤부는 상기 하위 레벨에 적어도 부분적으로 배열되며, 주어진 픽셀이 판독될 때, 상기 픽셀의 제1 중간 단자를 상기 암전류 억제 회로를 통해 상기 픽셀의 출력 단자와 회로적으로 연결하거나 상기 픽셀의 출력 단자 및 상기 암전류 억제 회로와 회로적으로 연결한다.
US 2011/315949 A1에 대해 상술한 바와 같이, 이에 개시된 장치의 그래핀 광 감지층은 광의 약 2.3%만을 흡수한다. 반면, 본 발명의 이미지 센서의 감광성 소자는 광의 거의 100%를 흡수하므로, 높은 외부 양자 효율(external quantum efficiency)을 획득한다.
모놀리식 3차원 집적 회로의 사용 때문에, 매우 소형의 구조를 가지는 이미지 센서를 얻는 것이 가능하다. 특히, 픽셀들의 감광성 소자를 상위 레벨 내에 배열하고, 픽셀들의 능동 소자를 하위 레벨 내에 배열함으로써, 픽셀들의 풋프린트(footprint)는 픽셀 필 팩터(pixel fill factor)의 손상 없이(여전히 매우 높거나 100%에 근접하게) 매우 작게 만들어질 수 있다. 또한, 상기 구조의 높이의 효율적인 사용은 상기 하위 레벨 내에 컨트롤부를 부분적으로, 또는 전적으로 제공함으로써 획득된다.
본 발명의 맥락에서 모놀리식 3차원 집적 회로는 바람직하게는 동일한 기판 상에 성장되거나 연속적으로 증착된 층의 적층된 배열(stacked arrangement)을 나타낸다.
컨트롤부는 상기 모놀리식 3차원 집적 회로의 하위 레벨에 하나 이상의 층 내에 배열될 수 있으며, 상기 하나 이상의 층 중 하나는 반도체 물질층(a layer of semiconductor material)이다. 몇몇 실시예들에서 상기 컨트롤부의 반도체 물질층은 상기 픽셀들의 능동 소자의 반도체 물질층의 위 또는 아래에 배치된다. 그러나, 다른 예시들에서, 이들은 동일한 층이다.
본 발명의 맥락에서 2차원 물질(two-dimensional material)이라는 용어는 바람직하게는 복수의 원자 및 분자를 포함하며 그것을 구성하는 원자들 또는 분자들의 두께와 실질적으로 동일한 두께를 가지는 2차원 시트(two-dimensional sheet)로 배열된 물질을 나타낸다.
몇몇 실시예들에서, 하나 이상의 픽셀들의 감광성 소자의 수송층은 적어도 5, 10, 20, 40, 또는 50개의 2차원 물질층들을 포함한다.
또한, 본 발명의 맥락에서 수송층에 연관된 감광층은 바람직하게는 감광층 내 광 흡수가 (일 실시예에서, 그래핀을 포함하는) 전송층 내부의 전하 캐리어 밀도(charge carrier density) 변화를 야기한다는 사실을 나타낸다.
이는, 예를 들어 다음의 프로세스들 때문일 수 있다.
전자-정공 쌍의 정공(또는 전자)이 감광층 또는 감광층과 수송층 사이의 접점(interface)(예를 들어, 그들 사이에 배치된 절연막(dielectric layer)) 내에 갇혀 있는 동안, 광자의 흡수에 의해 감광층 내에서 생성된 전자-정공 쌍으로부터의 전자(또는 정공)는 수송층으로 이동될 수 있다. 일부 실시예들에서, 감광층은 수송층 위(예를 들어, 바로 위)에 배치된다. 대안적으로, 몇몇 다른 실시예들에서 감광층은 수송층 아래(예를 들어 바로 아래)에 배치되어, 광자가 그것이 흡수될 감광층에 도달하기 전에 수송층을 반드시 통과하도록 한다.
대안적으로, 감광층 내 광 흡수는 감광층의 표면 부근에 구속 전하들(bound charges)을 야기한다. 이는 전하들을 그래핀 및/또는 전송층을 형성하는 다른 물질들로 끌어당겨, 그것의 전기 전도도(electrical conductivity)를 변화시킨다.
이런 의미에서, 감광층 및 수송층에 의해 형성된 이종접합(heterojunction)은 재결합을 늦추고 수송층에 포함된 2차원 물질의 높은 캐리어 이동도와 혼합된 단일 흡수 광자(single absorbed photon)에 대한 몇몇의 전자 캐리어들을 수집하는 것을 가능하게 하여, 매우 높은 광 이득 및 감응성을 특징으로 하는 픽셀들의 감광성 소자를 얻는다.
또한, 픽셀들의 감광성 소자의 분광 감도(spectral sensitivity)는 감광층의 물질을 적절하게 선택함으로써 바람직하게 맞춰질 수 있다. 이런 방식으로, 감광성 소자의 광 검출을 위한 스펙트럼 영역은 넓은 대역폭으로 확장될 수 있다.
마지막으로, 암전류 억제 회로는 바이어싱 전압의 결과로서 감광성 소자들 내에 생성된 암전류를 실질적으로 억제 가능하도록 한다. 이런 방식으로 암전류 레벨을 낮게 유지하기 위해 감광성 소자들의 전기적 성능 측면(예를 들어, 감응성 측면)에서 더 이상 포기할 필요가 없다. 결과적으로, 인가된 바이어싱 전압에 관계 없이, 본 발명의 이미지 센서는 장치의 냉각 없이도 향상된 픽셀 감도 및 높은 신호대잡음비를 획득 가능하도록 한다.
본 발명의 맥락에서, 만약 암전류 억제 회로의 출력 노드에서 잔여 암전류(residual dark current)가 암전류 억제 회로의 입력 노드에서 원래의 암전류의 25%, 20%, 15%, 10%, 8%, 5%, 3% 또는 1%보다 작으면, 노출 주기 동안 픽셀의 감광성 소자에 의해 생성된 암전류가 실질적으로 억제되는 것으로 생각된다.
대안적으로, 본 발명의 몇몇 실시예들에서, 이미지 센서의 컨트롤부는 주어진 픽셀이 판독될 때, 상기 픽셀의 제1 중간 단자를 상기 픽셀의 출력 단자와 회로적으로 연결하고, 상기 출력 단자는 상기 암전류 제거 회로를 통해 상기 판독 회로에 회로적으로 연결된다.
몇몇 실시예들에서, 하나 이상의 픽셀들의 감광성 소자의 감광층은 광-흡수(photo-absorbing) 반도체, 2차원 물질, 폴리머(polymer), 다이(dye), 양자점들(예를 들어, 콜로이드 양자점들(colloidal quantum dots)), 강유전체(ferroelectrics), 페로브스카이트(perovskite) 및/또는 이들의 결합을 포함한다.
감광층은 예를 들어, 상술한 물질들의 혼합을 포함하는 나노 복합체 필름들(nanocomposite films)을 포함할 수 있다. 이는 또한, 단층 구조(single-layered structure) 또는, 대안적으로, 하나 이상의 상술한 물질들이 각각 바람직하게는 대략 5nm에서 대략 400nm 사이의 두께를 가지며, 서로 적층된 다른 층들을 구성하는 다층 구조(multi-layered structure)일 수 있다.
감광층이 양자점들을 포함하는 이러한 실시예들에서, 이들은 바람직하게는, Ag2S, Bi2S3, CdS, CdSe, CdHgTe, Cu2S, CIS(copper indium disulfide), CIGS(copper indium gallium selenide), CZTS(copper zinc tinsulfide), Ge, HgTe, InAs, InSb, ITO(indium tin oxide), PbS, PbSe, Si, SnO2, ZnO, 및 ZnS 중 하나 이상의 형태이다.
유사하게, 몇몇 실시예들에서 하나 이상의 픽셀들의 감광성 소자의 수송층에 포함된 2차원 물질의 적어도 하나의 층은 그래핀, MoS2, MoSe2, WS2, WSe2, 흑린(black phosphorus), SnS2, 및 h-BN(hexagonal boron nitride) 중 하나 이상의 물질들을 포함한다.
본 발명의 몇몇 실시예들에서, 암전류 억제 회로는 노출 주기 동안 픽셀들의 감광성 소자의 암전류에 의해 발생된 전압 레벨과 실질적으로 동일한 전압 레벨을 차감하는 적어도 하나의 레벨 시프터(level shifter)를 포함한다. 또한, 이러한 실시예들에서, 컨트롤부는 주어진 픽셀이 판독될 때, 상기 제1 중간 단자를 상기 적어도 하나의 레벨 시프터의 주어진 레벨 시프터의 입력 노드와 회로적으로 연결하고, 상기 픽셀의 출력 단자를 상기 주어진 레벨 시프터의 출력 노드와 회로적으로 연결한다.
레벨 시프터는 노출 주기 동안 암전류 적분에 따른 평균 고정 패턴 잡음(mean fixed-pattern noise)의 추정치를 바람직하게 제거함으로서 다크 프레임 감산법(dark frame substraction)을 수행한다.
본 발명의 맥락에서, 만약 하나가 다른 하나와 25%, 20%, 15%, 10%, 8%, 5%, 3% 또는 1% 미만으로 다르다면 두 전압 레벨은 실질적으로 동일한 것으로 고려된다.
본 발명의 맥락에서, 만약 상술한 반도체 물질의 적어도 하나의 층에 수직 방향을 따라서, 전자가 후자보다 모놀리식 3차원 집적 회로의 하위 레벨의 반도체 물질의 적어도 하나의 층으로부터 더 멀리 존재하면, 모놀리식 3차원 집접 회로의 층(또는 소자 또는 장치)는 다른 것의 위에 위치한 것으로 고려된다.
유사하게, 상술한 수직 방향을 따라서 전자가 후자보다 상술한 모놀리식 3차원 집적 회로의 하위 레벨의 적어도 하나의 반도체 층에 가까이 존재하면, 모놀리식 3차원 집적 회로의 층(또는 소자 또는 장치)는 다른 것의 아래에 위치한 것으로 고려된다.
또한 본 발명에 따라서, 명시적으로 달리 정해지지 않으면, '위'(또는 '아래')라는 용어는 한 층(또는 소자 또는 장)이 다른 층의 바로 또는 직접 위(또는 아래)를 의미하지 않는다. 그런 의미에서, 다른 층의 위(또는 아래)에 배치된 층은 둘 사이에 배치된 추가적인 층들의 가능성을 배제하지 않는다.
동일한 방식으로, 본 발명의 맥락에서 '회로적으로 연결'이라는 용어는 바람직하게는 제1 엔티티(entity)(예를 들어, 단자, 소자(element) 또는 회로)가 두 엔티티들 사이에 배치된 하나 이상의 전도성 트레이스들(traces) 및/또는 하나 이상의 회로 구성 요소들을 포함하는 회로에 의해서 제2 엔티티에 연결될 수 있다는 사실을 나타낸다. 따라서, 명시적으로 달리 정해지지 않으면, '회로적으로 연결'이라는 용어는 제1 엔티티 및 제2 엔티티의 직접 저항 연결(direct ohmic connection)(즉, 어떤 중간 회로 구성 요소 없이)을 요구하는 것은 아니다.
다른 몇몇 실시예들에서, 컨트롤부는 상기 복수의 픽셀들을 바이어싱(biasing) 하기 위한 바이어싱 회로를 포함하며, 암전류 억제 회로는 상기 픽셀들의 감광성 소자의 암 전도도(dark conductance)와 실질적으로 일치하는 암 전도도를 갖는 적어도 하나의 기준 소자(reference element)를 포함한다. 각 기준 소자는 제2 중간 단자와 제2 바이어싱 단자 사이에 회로적으로 연결되고, 상기 제2 바이어싱 단자는 상기 바이어싱 회로에 회로적으로 연결된다. 또한, 각 픽셀의 감광성 소자는 상기 픽셀의 제1 중간 단자와 상기 픽셀 내에 제공되는 제1 바이어싱 단자 사이에 회로적으로 연결되고, 각 픽셀의 제1 바이어싱 단자는 상기 바이어싱 회로에 회로적으로 연결된다. 이러한 실시예들에서, 상기 바이어싱 회로는 상기 복수의 픽셀들의 픽셀들의 감광성 소자의 제1 바이어싱 단자와 상기 적어도 하나의 기준 소자의 제2 바이어싱 단자 사이에 바이어싱 전압(biasing voltage)을 제공한다. 또한, 컨트롤부는 주어진 픽셀이 판독될 때, 상기 픽셀의 제1 중간 단자 및 상기 적어도 하나의 기준 소자의 제2 중간 단자와 상기 픽셀의 출력 단자를 회로적으로 연결한다.
"제1 중간 단자"라는 용어에서 형용사 "중간"의 의미에 대하여 상술한 것과 유사하게, 제2 중간 단자 또한 출력 단자 앞에 이미지 센서(실시예에 따른, 픽셀 내 또는 픽셀 외부의) 내의 중간 위치에 위치한 회로 소자이며, 이 경우에서 기준 소자를 전기 회로의 다른 구성요소들과 연결하는 목적을 수행하므로, 상기 형용사는 또한 상기 제2 중간 단자를 식별하기 위해 사용되었다.
이런한 방식으로, 기준 또는 블라인드(blind) 소자는 노출 주기 동안 픽셀들의 감광성 소자의 동작을 시뮬레이션하고, 입사광에 의해 픽셀들의 감광성 소자 내에 생성된 광 신호의 균형 판독 스킴(balanced readout scheme)을 가능하게 한다.
본 발명에 따르면, 만약 기준 소자의 암 전도도가 픽셀들의 감광성 소자의 암 전도도와 25%, 20%, 15%, 15%, 10%, 8%, 5%, 3% 또는 1% 이상 차이나지 않으면, 기준 소자의 암 전도도는 픽셀들의 감광성 소자의 암 전도도와 실질적으로 일치한다.
이러한 실시예들에서, 픽셀들의 감광성 소자의 제1 바이어싱 단자와 적어도 하나의 기준 소자의 제2 바이어싱 단자 사이에 인가된 바이어싱 전압은 바람직하게는 균형 전압(balanced voltage)이다. 즉, 상기 제1 바이어싱 단자와 바이어싱 회로의 기준 단자 사이에 인가된 제1 바이어싱 전압은 상기 제2 바이어싱 단자와 상술한 기준 단자 사이에 인가된 제2 바이어싱 전압에 대칭적(즉, 같은 크기이나 반대의 부호를 가짐)이다.
게다가, 픽셀의 제1 중간 단자 및 적어도 하나의 기준 소자의 제2 중간 단자를 픽셀의 출력 단자와 회로적으로 연결함으로써, 두 중간 단자들의 연결에 의해 형성된 결과 노드(resulting node)의 차동 전압(differential voltage)은 픽셀의 광 신호를 직접적으로 포함한다.
바람직하게는, 적어도 하나의 기준 소자는 상기 상위 레벨에 배열되며 적어도 하나의 2차원 물질층을 포함하는 수송층을 포함한다. 또한 바람직하게는, 상기 기준 소자는 상기 기준 소자의 수송층에 연관된 감광층을 더 포함한다.
기준 소자의 구조가 픽셀들의 감광성 소자들의 구조를 모방하기 때문에, 감광성 소자들의 암 전도도와 정확하게 일치하는 암 전도도를 가지는 기준 소자를 간단한 방법으로 획득 가능하다.
몇몇 실시예들에서, 기준 소자는 픽셀들의 감광성 소자와 동일한 기하학적 구조이나 더 작은 횡단 차원들(transversal dimensions)을 가진다. 이런 방식으로, 기준 소자의 존재에 따른 리얼 에스테이트(real estate) 내 오버헤드(overhead)가 감광성 소자들의 암 전도도에 실질적으로 일치해야 하는 기준 소자의 암 전도도의 변화 없이 최소화된다.
실시예에서 적어도 하나의 기준 소자의 횡단 차원들은 복수의 픽셀들의 감광성 소자의 동작 파장 영역에 대한 회절 한계(diffraction limit) 이하이다. 이런 방식으로, 적어도 하나의 기준 소자는 이미지 센서 상의 어떠한 입사광도 차단하지 않는다.
기준 소자가 수송층 및 그에 연결된 감광층을 포함하는 몇몇 예들에서, 상기 기준 소자는 상기 기준 소자의 수송층 및 감광층의 위에 배치된 제1 광차단층(light-blocking layer)을 더 포함한다.
제1 광차단층은 기준 소자의 수송층 및 감광층을 가려, 이미지 센서에 충돌하는 광에 의해 기준 소자에서 광 신호가 발생되지 않도록 한다. 그렇지 않으면, 기준 소자의 암 전도도는 바람직하지 않게 변경될 수 있고, 따라서, 픽셀들의 감광성 소자에서 생성된 광 신호로부터 암전류 성분을 차감하는 기준 소자의 능력이 저하될 수 있다.
더욱 바람직하게는, 상기 기준 소자는 또한 상기 기준 소자의 수송층 및 감광층 아래에 배치된 제2 광차단층을 포함할 수 있다.
제2 광차단층은 모놀리식 3차원 집적 회로의 하위 레벨의 층들을 통해 도달할 수 있는 광으로부터 기준 소자의 수송층 및 감광층을 보호하고, 이러한 경우들에서 이미지 센서는 투명한 또는 부분적으로 투명한 기판을 포함할 수 있다.
일 실시예에서, 제1 및/또는 제2 광차단층은 바람직하게는 산화물을 포함하는 보호막(passivation)의 형태를 취할 수 있다.
대안적으로, 이러한 경우들의 다른 예들에서, 기준 소자의 감광층은 복수의 픽셀들의 감광성 소자의 동작 파장 영역 내에서 감응하지 않는다.
이는 기준 소자에 충돌하는 광이 감광층에 의해 흡수될 수 없으므로, 광차단층들의 필요를 제거하기 때문에 더욱 간이한 기준 소자 설계를 초래한다.
본 발명의 맥락에서, 만약 파장 영역 내의 어떤 주어진 파장에서 기준 소자의 감광층의 스펙트럼 흡광도(absorbance)가 동작 파장 영역에 대한 감광성 소자의 가장 낮은 스펙트럼 흡광도의 25%보다 작으면, 기준 소자의 감광층은 복수의 픽셀들의 감광성 소자의 동작 파장 영역 내에서 감응하지 않는 것으로 고려된다.
선택적으로, 상술한 기준 회로는 복수의 픽셀들의 감광성 소자 아래에 배치된다. 이러한 배치는 더욱 소형화된 구조를 획득하기 위해 3차원 집적 회로의 세 번째 차원을 활용한다. 또한, 기준 소자를 감광성 소자 아래 배치함으로써, 기준 소자의 감광층 및/또는 수송층에 의한 광 흡수가 더욱 방지된다.
그러나, 다른 실시예들에서 기준 소자는 픽셀의 감광성 소자와 동일한 층에 배치된다.
대안적으로, 적어도 하나의 기준 소자는 하위 레벨 내에 배치되고 저항을 포함할 수 있다. 이러한 저항은 고정 저항 또는 가변 저항(예를 들어, 아날로그 및/또는 디지털 가변 저항)일 수 있다.
저항은 예를 들어, CMOS 기술과 같은 저렴한 실리콘 기반(silicon-based) 기술들을 이용하여 모놀리식 3차원 집적 회로의 하위 레벨에 구현될 수 있다. 또한, 하위 레벨들에 하나 이상의 기준 소자들을 이용함으로써, 상위 레벨 상에서 더 많은 공간이 픽셀들의 감광성 소자를 위해 이용 가능하게 된다.
몇몇 경우들에서, 상위 레벨은 복수의 픽셀들의 감광성 소자와 연관된 하나 이상의 절연층을 포함한다. 이러한 경우들에서, 복수의 픽셀들의 적어도 하나의 픽셀은 바람직하게는, 적어도 하나의 픽셀의 감광성 소자 아래 및 상기 복수의 픽셀들의 감광성 소자 아래 배치된 절연층과 상기 모놀리식 3차원 집적 회로의 하위 레벨 사이에 배치된 백-게이트 단자(back-gate terminal); 및/또는 상기 적어도 하나의 픽셀의 감광성 소자 위에 배치된 탑-게이트 단자(top-gate terminal)을 포함할 수 있다.
바람직하게는, 상기 하나 이상의 절연층은 산화물을 포함한다.
본 발명에 따르면, 감광성 소자에 연관된 절연층은 절연층이 감광성 소자의 감광층 및 수송층 모두의 위(예를 들어 바로 위) 또는 아래(예를 들어 바로 아래)에 위치한다는 사실을 나타낸다.
백-게이트 단자 및/또는 탑-게이트 단자를 제공함으로써, 픽셀들의 감광성 소자는 감광층의 감광성 및 전도성을 정교하게 제어하도록 게이트(gate) 될 수 있다.
바람직하게는, 탑-게이트 단자는 투명한 물질로 이루어져, 픽셀들의 감광성 소자의 광 흡수 능력을 방해하지 않는다.
적어도 하나의 기준 소자가 수송층을 포함하는 경우들에 있어서, 기준 소자는 또한 수송층의 아래 위치한 백-게이트 단자 및/또는 수송층의 위에 위치한 탑-게이트 단자를 포함할 수 있다. 더욱 바람직하게는, 절연층은 기준 소자의 수송층과 백-게이트 단자(또는 탑-게이트 단자)의 사이에 제공된다.
각 픽셀의 감광성 소자는 양단(ends)에 드레인 접촉(drain contact) 및 소스 접촉(source contact)을 포함한다. 드레인 접촉은 픽셀의 제1 중간 단자에 회로적으로 연결되는 반면, 소스 접촉은 픽셀의 제1 바이어싱 단자에 회로적으로 연결될 수 있다.
몇몇 실시예들에서, 바이어싱 회로는 픽셀들의 감광성 소자의 드레인 접촉 및 소스 접촉 모두에 전압 오프셋(offset)을 더 제공한다. 이러한 경우들에서, 감광성 소자의 소스 접촉에서 전압은 바람직하게는 VSRC=VOFFSET+VBIAS로 주어지며, 반면 드레인 접촉에서 전압은 바람직하게는 VDRN=VOFFSET로 주어진다. VOFFSET는 공통모드 전압(common mode voltage) 또는 드레인 및 소스 접촉들에 인가된 전압 오프셋이며, VBIAS는 감광성 소자의 양단을 가로지르는 전압 강하이다.
유사하게, 적어도 하나의 기준 소자가 수송층을 포함하는 경우들에 있어서, 기준 소자는 바람직하게는 양단에 드레인 접촉 및 소스 접촉을 포함한다. 이러한 경우들에서, 바이어싱 회로는 감광성 소자에 대해 상술한 것과 동일한 방식으로 기준 소자의 드레인 접촉 및 소스 접촉 모두에 전압 오프셋을 더 제공할 수 있다.
바람직하게는, 복수의 픽셀들의 적어도 한 픽셀은 상기 픽셀의 능동 소자를 상기 픽셀의 감광성 소자에 결합하기 위한 전도성 인터커넥트(conductive interconnect)를 포함한다.
몇몇 경우들에서, 전도성 인터커넥트는 모놀리식 3차원 집적 회로의 하위 레벨부터 상위 레벨까지 확장되며, 픽셀의 능동 소자에 연결되고 능동 소자의 적어도 하나의 반도체 층에 배치되는 제1 섹션을 가지는 수직 접촉(vertical contact) 및 픽셀의 감광성 소자의 수송층에 저항 연결된(ohmically connected) 제2 섹션을 포함한다.
이러한 전도성 인터커넥트의 형태는 픽셀의 능동 소자가 픽셀의 감광성 소자의 수송층의 수직 투영(perpendicular projection) 내에 있을 때 특히 유리하다. 이러한 경우들에서, 감광성 소자의 수송층은 제2 섹션에서 수직 접촉을 수직으로 교차하고, 수송층 내에 포함된 적어도 하나의 2차원 물질층과 수직 접촉 사이에 양호한 저항 연결(ohmic connection)이 획득될 수 있다.
제1 섹션 및/또는 제2 섹션은 수직 접촉의 단부 또는 수직 접촉의 중간 지점에 있을 수 있다. 바람직한 실시예에서, 제1 섹션 및 제2 섹션은 수직 접촉의 반대 단부들에 위치한다.
대안적으로, 다른 몇몇 경우들에서 전도성 인터커넥트는 모놀리식 3차원 집적 회로의 하위 레벨부터 상위 레벨까지 확장되며 픽셀의 능동 소자에 연결되고 능동 소자의 적어도 하나의 반도체 층에 배치된 제1 섹션을 가지는 수직 접촉 및 수직 접촉의 제2 섹션에 연결되고 상위 레벨에 배치되는 측면 접촉(lateral contact)을 포함한다. 측면 접촉은 픽셀의 감광성 소자의 수송층에 저항 연결되며 감광성 소자의 수송층에 평행한 부분을 포함한다.
측면 접촉은 특히 전도성 인터커넥트의 수직 접촉이 픽셀의 감광성 소자의 수송층 아래에 배치될 수 없을 때, 표면 거칠기(surface roughness) 및 집적 회로의 표면 상의 트렌치(trench)들을 극복하고, 좀 더 유연한 방식으로 감광성 소자들의 수송층에 양호한 전기적 연결을 설립 가능하도록 한다.
바람직하게는, 감광성 소자의 수송층에 평행한 상술한 부분은 수송층의 바로 위, 바로 아래 또는 동일 평면에 배치된다. 이러한 배치는 구조적 및 전기적으로 픽셀의 감광성 소자의 수송층 내 포함된 적어도 하나의 2차원 물질층과 측면 접촉의 연결을 가능하게 한다.
복수의 픽셀의 각 픽셀의 능동 소자는 스위치, 증폭기, 필터, 디지타이저(digitizer), 레벨 시프터(level shifter) 및/또는 저장 소자(storage element)를 포함할 수 있다.
본 발명에 따르면, 능동 소자라는 용어는 바람직하게는 어떠한 이득(gain)을 가지는지 여부와 무관하게 적어도 하나의 트랜지스터(transistor)를 포함하며 적어도 하나의 제어 신호 또는 바이어싱 전압을 요구하는 장치를 나타낸다.
높은 대역폭 및 처리량이 요구되는 이미지 센서의 응용에 대해 각 픽셀에 더 많은 전자들을 임베딩(embedding)하는 것이 바람직할 수 있다.
본 발명의 이미지 센서의 몇몇 실시예들에서, 복수의 픽셀들은 각각 하나 이상의 픽셀을 포함하는 클러스터들로 나누어지고, 스펙트럼의 다른 영역에 감응하는 각 클러스터의 하나 이상의 픽셀의 감광성 소자의 감광층을 구비한다.
이는 X-레이 광자들(X-ray photons) 및 자외선(UV)으부터 근적외선(near-infrared, NIR), 단파장 적외선(short-wave infrared, SWIR), 중간파장 적외선(mid-wave infrared, MWIR) 및 장파장 적외선(long-wave infreared, LWIR), 및 THz 주파수 포함하는 적외선(IR)을 커버하는 확장된 동작 주파수 범위를 가지는 이미지 센서를 획득 가능하도록 한다. 이는 또한 예를 들어, 감광층에 대해 선택된 물질의 속성들을 테이러링(tailoring)함으로써 다색 픽셀들(multi-color pixels)을 가지는 이미지 센서들을 구현할 수 있게 한다.
바람직하게는, 복수의 픽셀의 적어도 하나의 픽셀에 대하여, 적어도 하나의 픽셀의 능동 소자는 적어도 하나의 픽셀의 감광성 소자의 제1 중간 단자에 결합된다. 이러한 상호 접속 스킴(scheme)은 능동 소자가 주어진 픽셀의 감광성 소자에서 생성된 광 신호를 픽셀의 출력 단자로 가져오도록 요구되는 회로의 일부 또는 전부를 구현할 수 있게 한다.
본 발명의 이미지 센서의 특정 실시예들에서, 복수의 픽셀들은 복수의 행 및 열을 포함하는 2차원 어레이(two-dimensional array)로 배치된다. 바람직하게는, 어레이의 행들 및/또는 열들은 순차적으로 주소 지정 가능(addressable)하다.
이러한 실시예들의 제1 그룹에서, 암전류 억제 회로는 각각 상이한 픽셀들에 연관되고, 어레이 내의 열의 수만큼의 기준 소자들; 각 픽셀의 능동 소자는 픽셀의 제1 중간 단자를 픽셀의 열에 연관된 기준 소자의 제2 중간 단자에 선택적으로 연결하는 제1 스위치, 및 픽셀의 제1 중간 단자를 그 출력 단자에 선택적으로 연결하는 제2 스위치를 포함하고; 판독 회로는 각각 입력 단자를 가지며, 주어진 열의 픽셀들의 출력 단자에 회로적으로 연결되는, 열의 수만큼의 증폭기들; 및 각각 주어진 열의 픽셀 내에서 생성된 광 신호에 비례하는 전압을 저장하고, 각 증폭기의 출력 단자에 직렬 연결된 저장 소자를 포함한다.
동일한 기준 소자 및 대부분의 판독 회로가 전체 열의 픽셀들에 의해 공유되는 것을 고려하면, 본 실시예들의 결과 픽셀 디자인은 매우 단순화된다.
이러한 실시예들의 제2 그룹에서, 암전류 억제 회로는 각각 픽셀의 제1 중간 단자에 연결된 제2 중간 단자를 가지고 복수의 픽셀들의 각 픽셀 내에 배치된 기준 소자를 포함하며; 각 픽셀의 능동 소자는 그 출력 단자에 연결된 행-선택(row-select) 스위치를 포함한다.
픽셀 설계 복잡도의 증가에도 불구하고, 각 기준 소자는 미세-조정(fine-tuned) 될 수 있어 그 암 전도도가 기준 소자가 연관된 감광성 소자의 암 전도도와 거의 일치하므로, 각 픽셀 내에 기준 소자를 가지는 것은 픽셀들의 감광성 소자에 의해 생성된 암전류를 억제하기 위한 더 나은 제어를 제공한다.
상술한 제2 그룹의 일 실시예에서, 각 픽셀의 능동 소자의 행-선택 스위치는 픽셀의 출력 단자를 제1 중간 단자에 선택적으로 연결하고, 판독 회로는 각각 입력 단자를 가지고 주어진 열의 픽셀들의 출력 단자에 회로적으로 연결되는, 열의 수만큼의 증폭기들; 및 각각 주어진 열의 픽셀에서 생성된 광 신호에 비례하는 전압을 저장하고, 각 증폭기의 출력 단자에 직렬 연결된 저장 소자를 포함한다.
기준 소자를 픽셀에 포함하는 것은 픽셀들의 능동 소자의 단순화된 설계와 균형이 잡히므로, 이러한 실시예들은 픽셀 설계의 측면에서 훌륭한 트레이드 오프(trade-off)를 구성한다.
상술한 제2 그룹의 다른 실시예로, 각 필셀의 능동 소자는 제1 중간 단자 및 출력 단자에 회로적으로 연결된 입력 단자를 가지는 증폭기; 및 픽셀의 감광성 소자에서 생성된 광 신호에 비례하는 전압을 저장하며, 증폭기의 출력 단자에 직렬 연결된 저장 소자를 더 포함하고, 행-선택 스위치는 픽셀의 출력 단자를 저장 소자에 선택적으로 연결한다.
내부 픽셀 증폭(in-pixel amplication)은 픽셀을 잡음에 강하게 하고 픽셀 판독을 더 빠르게 하여, 이미지 센서의 픽셀 어레이의 확장성을 향상시킨다.
본 발명에 따른 이미지 센서의 몇몇 추가적인 실시예들에서, 암전류 억제 회로는 기준 소자들 대신 레벨 시프터들을 포함한다. 그러나, 픽셀들의 능동 소자 및 판독 회로의 토폴로지(topology)는 상술한 것들과 유사하다.
실시예들의 제3 그룹에서 암전류 억제 회로는 각각 다른 열의 픽셀들에 연관되는 어레이 내의 열의 수만큼의 레벨 시프터들을 포함하며, 각 픽셀의 능동 소자는 픽셀의 제1 중간 단자를 픽셀의 열에 연관된 레벨 시프터의 입력 노드에 선택적으로 연결하는 제1 스위치, 및 레벨 시프터의 출력 노드를 픽셀의 출력 단자에 선택적으로 연결하는 제2 스위치를 포함하며, 판독 회로는 각각 입력 단자를 가지며, 주어진 열의 픽셀들의 출력 단자에 회로적으로 연결되는 열의 수만큼의 증폭기들; 및 각각 주어진 열의 픽셀에서 생성된 광 신호에 비례하는 전압을 저장하며, 각 증폭기의 출력 단자에 직렬 연결된 저장 소자를 포함한다.
실시예들의 제4 그룹에서, 암전류 억제 회로는 각각 픽셀의 제1 중간 단자에 연결된 입력 단자를 가지며, 복수의 픽셀들의 각 픽셀 내에 배치된 레벨 시프터; 및 출력 단자에 연결된 행-선택 스위치를 포함하는 각 픽셀의 능동 소자를 포함한다.
상술한 제4 그룹의 실시예에서, 각 픽셀의 능동 소자의 행-선택 스위치는 픽셀의 출력 단자와 상술한 픽셀에 포함된 레벨 시프터의 출력 노드를 선택적으로 연결하며, 판독 회로는 각각 입력 단자를 가지고 주어진 열의 픽셀들의 출력 단자에 회로적으로 연결되는, 열의 수만큼의 증폭기들; 및 각각 주어진 픽셀의 픽셀 내에서 생성된 광 신호에 비례하는 전압을 저장하고 각 증폭기의 출력 단자에 직렬로 연결된 저장 소자를 포함한다.
상술한 제4 그룹의 다른 실시예에서, 각 픽셀의 능동 소자는, 픽셀의 레벨 시프터의 출력 노드에 회로적으로 연결되는 입력 단자 및 출력 단자를 가지는 증폭기; 및 픽셀의 감광성 소자에서 생성된 광 신호에 비례하는 전압을 저장하고 증폭기의 출력 단자에 직렬 연결된 저장 소자를 포함하며, 행-선택 스위치는 픽셀의 출력 단자를 저장 소자에 선택적으로 연결하도록 구성된다.
컨트롤부는 바람직하게 복수의 출력 노드를 포함하며 판독 회로에 연결된 상호 접속 회로(interconnection circuit)(이에 한정하지는 않으나, 예를 들어, 멀티플렉서(multiplexor))를 포함한다. 상호 접속 회로는 판독 회로를 통해, 어레이의 임의의 픽셀들의 출력 단자와 하나 이상의 출력 노드의 회로적인 연결을 허용한다.
몇몇 실시예들에서, 컨트롤부는 상호 접속 회로의 복수의 출력 노드의 적어도 하나의 출력 노드에 연결된 후-증폭 스테이지(post-amplification stage)를 포함한다.
선택적으로, 컨트롤부는 상술한 상호 접속 회로의 적어도 하나의 출력 노드와 후-증폭 스테이지 사이에 연결된 상관 이중 샘플링 스테이지(correlation double sampling stage)를 더 포함한다. 상관 이중 샘플링 스테이지는 픽셀들로부터 판독된 광 신호들로부터의 검출값들 내에 바람직하지 않은 오프셋을 제거하고 판독 잡음 성분들을 감소시킨다.
또한 추가적으로, 컨트롤부는 후-증폭 스테이지 후에 연결된 아날로그-디지털 컨버터를 포함한다. 이런 방식으로, 이미지 센서의 출력은 디지털 회로(예를 들어, FPGA(field-programmable gate array), DSP(digital signal processor), 마이크로프로세서(microprocessor) 또는 마이크로컨트롤러(microcontroller))에 직접적으로 인터페이스될 수 있다.
일 실시예에서, 본 발명의 이미지 센서의 감광 소자의 응답은 구조(즉, 광-집중(light-concentrating) 구조)에서 빛이 충돌하는 부분의 표면에 입사광에 집중하는 소자를 추가함으로서 더욱 향상된다.
상술한 실시예의 다른 변형들로서, 상술한 광-집중 구조는 유전체 구조, 또는 금속 안테나 또는 플라즈모닉 능동 소자(plasmonic active element) 및 플라즈모닉 구조(plasmonic structure) 중의 어떤 형태이다.
플라즈모닉 구조는 바람직하게 안테나 또는 불스 아이(bull's eye) 금속 구조이다. 플라즈모닉 구조를 패터닝(patterning)함으로써, 픽셀들이 광 스펙트럼의 선택된 영역에 감응하게 할 수 있다.
몇몇 실시예들에서, 절연층은 감광성 소자 위 및 광-집중 구조 아래에 배치될 수 있다.
여기에 개시된 플라즈모닉 및 유전체 구조들은 단지 예시로서, 금속들, 유전체들, 고농도 도핑(heavily doped) 반도체들 또는 그래핀 및 관련된 2차원 물질들로 구성될 수 있는 다른 플라즈모닉 및 유전체 구조들의 기하학적 구조를 배제하는 것은 아니며, 그 선택은 이미지 센서에 의해 커버되도록 의도된 스펙트럼 영역에 의해 결정된다.
추가적인 실시예로, 청구항들에 기재된 바와 같이 감광 소자의 응답은 각 픽셀의 맨 위에 이른바 마이크로렌즈(microlens)를 추가함으로서 더욱 향상된다.
일 실시예로, 마이크로렌즈 및 플라즈모닉 또는 유전체 구조들이 감광 소자에 추가되어, 감광 소자의 응답을 더욱 증가시킨다.
상술한 본 발명의 이미지 센서 내에 포함된 상이한 절연층들은 적어도 전기적 절연으로 합선을 방지한다.
본 발명의 다른 측면은, (본 명세서에 설명된 임의의 실시예들에 대한) 본 발명에 따른 이미지 센서; 이미지 센서에 인터페이스되고, 복수의 픽셀에 들어오는 광을 포커싱하는 광 모듈; 이미지 센서의 컨트롤부에 연결되고, 이미지 센서에 바이어싱 전압을 제공하는 전력 공급 모듈(power supply module; 이미지 센서의 컨트롤부에 연결되고, 픽셀들을 선택적으로 판독하고 판독 회로에 의해 복수의 픽셀들로부터 판독되는 광 신호들에 대응하는 복수의 검출값을 수신하도록 제어 신호들을 콘트롤부로 제공하는 아날로그 및/또는 디지털 제어 모듈; 및 아날로그 및/또는 디지털 제어 모듈에 연결되고, 복수의 검출값으로부터 획득된 이미지를 처리, 저장 및/또는 렌더링하는 주변 모듈을 포함하는 광전자 시스템과 관련된다.
몇몇 실시예들에서, 본 발명의 광전자 시스템은 데이 및/또는 나이트 비전(day and/or night vision), 사진, 자동차 애플리케이션들, 검사 애플리케이션들(예를 들어, 음식 또는 반도체의 SWIR 검사)을 위한 머신 비전(machine vision), 또는 감시, 다른 애플리케이션들 등에 사용될 수 있는 카메라의 부분을 형성한다.
본 발명의 또 다른 측면은 모놀리식 3차원 집적 회로로서, 복수의 픽셀들에 충돌하는 광에 의해 생성되는 광 신호들을 선택적으로 판독하기 위한 판독 회로를 포함하는 컨트롤부에 연결된 복수의 픽셀들을 포함하는 이미지 센서의 제조 방법과 관련된다. 상술한 방법은,
a) 모놀리식 3차원 집적 회로의 하위 레벨을 형성하는 적어도 하나의 반도체 물질층을 기판(substrate)에 제공하는 단계;;
b) 복수의 픽셀들의 각 픽셀에 대하여, 하위 레벨의 적어도 하나의 반도체 물질층의 선택된 위치에 능동 소자를 배치하고, 픽셀에 출력 단자를 제공하는 단계;
c) 컨트롤부의 적어도 일부를 하위 레벨 내에 배치하고, 각 픽셀의 출력 단자를 컨트롤부의 판독 회로에 회로적으로 연결하는 단계;
d) 적어도 하나의 2차원 물질층을 포함하는 수송층 및 수송층과 연관된 감광층을 제공하고, 수송층 및 감광층은 모놀리식 3차원 집적 회로의 상위 레벨을 형성하고, 상위 레벨은 하위 레벨 위에 배치되는 단계;
e) 복수의 픽셀의 각 픽셀에 대하여, 상위 레벨의 선택된 위치에 감광성 소자를 배치하고, 감광성 소자를 픽셀 내에 제공되는 제1 중간 단자에 회로적으로 연결하는 단계;
f) 각 픽셀의 감광성 소자를 픽셀의 능동 소자에 결합하는 단계; 및
e) 노출 주기 동안 픽셀들의 감광성 소자에 의해 생성된 암전류를 실질적으로 억제하는 암전류 억제 회로를 제공하는 단계를 포함한다.
또한, 주어진 픽셀이 판독될 때, 컨트롤부는 암전류 억제 회로를 통해 픽셀의 제1 중간 단자와 픽셀의 출력 단자를 회로적으로 연결한다.
몇몇 바람직한 실시예에서, 컨트롤부는 복수의 픽셀을의 바이어싱을 위한 바이어싱 회로를 더 포함하고, 암전류 억제 회로는 픽셀들의 감광성 소자의 암 전도도에 실질적으로 매칭되는 암 전도도를 가지는 적어도 하나의 기준 소자를 포함한다. 이러한 실시예들에서, 상술한 방법은,
복수의 픽셀들의 각 픽셀에 대하여, 감광성 소자를 픽셀 내에 제공되는 제1 중간 단자와 제1 바이어싱 단자 사이에 회로적으로 연결하는 단계;
각 기준 소자를 모놀리식 3차원 집적 회로 내에 제공되는 제2 바이어싱 단자와 제2 중간 단자 사이에 회로적으로 연결하는 단계; 및
복수의 픽셀의 각 픽셀의 제1 바이어싱 단자 및 적어도 하나의 기준 소자의 제2 바이어싱 단자를 바이어싱 회로에 회로적으로 연결하는 단계를 더 포함한다.
추가로, 이러한 실시예들에서, 주어진 픽셀이 판독될 때, 컨트롤부는 픽셀의 제1 중간 단자 및 적어도 하나의 기준 소자의 제2 중간 단자를 픽셀의 출력 단자와 회로적으로 연결한다.
몇몇 실시예들에서, 상술한 방법은 수송층 및 감광층의 위에 밀봉층(encapsulation layer)을 제공하는 단계를 더 포함한다. 이런 방식으로, 픽셀들의 감광성 소자들이 보호될 수 있다.
본 발명에 따른 이미지 센서는 작은 풋프린트(footprint) 내에 복수의 픽셀들과 컨트롤부의 간단하고 효율적인 집적(integration)을 달성하여, 소형의 집적 회로 구조를 이끌고, 향상된 픽셀 감도를 획득한다.
또한, 본 발명의 이미지 센서의 특정 픽셀 디자인은 높은 광 전도 이득, 향상된 감응도(responsivity), 및/또는 짧은 반응 시간을 가지는 픽셀들을 얻는 것을 가능하게 한다.
이하, 본 발명의 몇몇 바람직한 실시예들은 첨부된 도면들을 참조하여 설명될 것이다. 이들은 예시의 목적만으로 제공되며, 본 발명의 범위를 제한하지 않는다.
도 1a는 본 발명에 따른 예시적인 이미지 센서의 블록 다이어그램의 평면도이다.
도 1b는 라인 B-B'에 따른 도 1a의 이미지 센서의 단면도에 대응한다.
도 2a-2f 는 픽셀의 능동 소자를 픽셀의 감광성 소자의 수송층에 결합하기 위한 두 개의 전도성 인터커넥트들을 포함하는 본 발명에 따른 이미지 센서의 픽셀의 단면도이다. (a) 전도성 인터커넥트들은 수송층에 평행하고 바로 아래 배치된 부분을 가지는 측면 접촉을 포함한다; (b) 전도성 인터커넥트들은 수송층과 동일 평면에 배치된 부분을 가지는 측면 접촉을 포함한다; (c) 전도성 인터커넥트들은 수송층에 평행하고 바로 위에 배치된 부분을 가지는 측면 접촉을 포함한다; (d) 전도성 인터커넥트들은 수송층에 평행하고 위의 부분 및 추가적인 수직 부분을 가지는 측면 접촉을 포함한다; (e) 전도성 인터커넥트들은 수송층에 저항 연결되고 바로 아래 배치된 단부를 가지는 수직 접촉을 포함한다; (f) 전도성 인터커넥트들은 수직 접촉의 중간 부분에서 수송층과 저항 연결되는 수직 접촉을 포함한다.
도 2g는, 픽셀들의 한 행의 감광성 소자들이 공통 소스 접촉을 공유하는, 도 1b에 도시된 실시예의 대안인 단면도를 도시한다.
도 3은 픽셀이 백-게이트 단자 및 탑-게이트 단자를 포함하는 본 발명에 따른 이미지 센서의 픽셀의 단면도이다.
도 4는 본 발명의 이미지 센서의 픽셀의 감광성 소자에 회로적으로 연결된 암전류 억제 회로의 세가지 다른 예를 도시한다. (a) 암전류 억제 회로는 픽셀의 감광성 소자에 직접 연결된 기준 소자를 포함한다; (b) 암전류 억제 회로는 전류 스키밍(skimming) 회로를 통해 픽셀의 감광성 소자에 연결된 기준 소자를 포함한다; (c) 암전류 억제 회로는 트랜스임피던스(transimpedance) 증폭기에 종속된 레벨 시프터를 포함하며 픽셀의 감광성 소자에 직렬로 연결된다.
도 5는 본 발명에 따른 이미지 센서에 포함된 픽셀의 감광성 소자에 회로적으로 연결된 기준 소자의 네가지 다른 예를 도시한다. (a) 기준 소자는 고정 저항이다; (b) 기준 소자는 가변 저항이다; (c) 기준 소자는 연결된 감광층이 존재하지 않는 수송층을 포함한다; (d) 기준 소자는 수송층, 수송층에 연결된 감광층 및 제1 광차단층을 포함한다.
도 6은 픽셀이 픽셀의 감광성 소자의 아래 배치된 기준 소자를 포함하는, 본 발명에 따른 이미지 센서에 적합한 픽셀의 단면도에 해당한다.
도 7a는 저장 소자에 종속되는 같은 증폭기 및 같은 기준 소자가 몇 개의 픽셀들에 의해 공유되는, 본 발명에 따른 이미지 센서의 일 실시예의 블록 다이어그램 개략도를 도시한다.
도 7b는 각 픽셀이 기준 소자를 포함하나, 저장 소자에 종속된 같은 증폭기가 몇 개의 픽셀들에 의해 공유되는, 본 발명에 따른 이미지 센서의 다른 실시예의 블록 다이어그램의 개략도이다.
도 7c는 각 픽셀이 자신의 기준 소자, 증폭기 및 그에 종속된 저장 소자를 포함하는 본 발명에 따른 이미지 센서의 다른 실시예의 블록 다이어그램의 개략도이다.
도 7d는 일부 픽셀들이 같은 레벨 시프터, 증폭기 및 저장 소자를 공유하는 본 발명에 따른 이미지 센서의 다른 실시예의 블록 다이어그램의 개략도를 도시한다.
도 8은 픽셀의 능동 소자가 이미지 센서의 모놀리식 3차원 집적 회로의 하위 레벨에 배치되는 증폭기를 포함하는, 본 발명에 따른 이미지 센서의 픽셀의 단면도를 도시한다.
도 9는 각 픽셀이 각 클러스터마다 다른 스펙트럼 영역에서 민감한 클러스터들로 나누어지는 예시적인 이미지 센서의 대표 개략도이다.
도 10은 본 발명의 실시예에 따른 광전자 시스템의 블록 다이어그램이다.
도 11a 및 도 11b는 각각, 본 발명의 일 실시예에 따른 광-집중 구조가 이미지 센서의 정상에 배치된 이미지 센서의 측면도 및 평면도이다.
도 12a 및 도 12b는 각각, 본 발명의 일 실시예에 따른 마이크로렌즈가 각 픽셀의 정상에 배치된 이미지 센서의 측면도 및 평면도이다.
도 13은 본 발명의 일 실시예에 따른, 픽셀당 다른 사이즈들을 갖는 양자점들(quantum dots; QD)을 포함하고, 파동들이 단파 적외선(SWIR), 근적외선(NIR) 및 가시 광선(VIS)에 연관된 광 스펙트럼(도 9에 묘사된 것 같은)의 다른 범위들에 민감한 감광층들을 가지는 픽셀들의 안에 포함됨으로써 다중 스펙트럼 반응이 가능한 이미지 센서의 세개의 다른 픽셀들의 정규화된 스펙트럼 반응을 보여주는 도면이다.
도 14는 빛이 픽셀화된 검출기(pixilated detector)와 부딪히기 전에 회절 광학 시스템을 통해 전송되는 본 발명에 따라 만들어진 픽셀화된 검출기로부터 얻은 데이터의 몇몇 대표 곡선을 도시한다. 데이터에 부합하는 각 곡선은 결합된 시스템(본 발명에 따른 픽셀화된 검출기에 결합된 회절성 광학기기들(diffractive optics))이 특정 파장(각 곡선 내에 최대값이 발생했을 때의 파장)의 빛을 비출 때 얻어진다.
도 15는 발명자들에 의해 만들어진 픽셀 저항과 직렬로 R보상(Rcompensation) 저항을 가지며 총 288x388 픽셀들을 포함하는 원형(prototype) 판독 집적 회로(read out integrated circuit; ROIC)의 한 픽셀로부터 얻어진 일부 곡선들을 도시한다.
도 16은 도 15의 곡선들을 얻기 위해 사용되며 만들어진 ROIC의 SEM(Scanning Electron Microscopy) 이미지이다.
도 1은 본 발명에 따른 이미지 센서(image sensor)의 일 실시예의 블록 다이어그램의 평면도이다. 이미지 센서(100)는 M 행들 및 N 열들의 2차원 어레이로 배열된 복수의 픽셀들(101)을 포함한다. 복수의 픽셀들(101)은 복수의 픽셀들(101)을 바이어싱하기 위한 바이어싱 회로(biasing circuit, 103) 및 복수의 픽셀들(101)에 충돌하는 광에 의해 생성된 광 신호들을 선택적으로 판독하기 위한 판독 회로(102)를 포함하는 컨트롤부에 연결된다.
도 1b의 단면도에서 더 잘 볼 수 있듯이, 이미지 센서(100)는 제1 복수의 적층들(stacked layers)을 가지는 상위 레벨(upper level, 105) 및 상위 레벨의 아래에 배치되며 제2 복수의 적층들을 가지는 하위 레벨(lower level, 106)을 포함하는 모놀리식 3차원 집적 회로(monolithic three-dimensional integrated circuit, 104)를 포함한다.
복수의 픽셀들의 각 픽셀(101)은 상위 레벨(105)의 특정 위치에 배열된 감광성 소자(107)를 포함한다(특히 도 1b에는 완전하게 표현된 세 개의 픽셀들(101)이 있다). 감광성 소자(107)는 적어도 하나의 2차원 물질층(layer of a two-dimensional material)을 포함하는 수송층(transport layer, 109)과 연관된 감광층(photosensitizing layer, 108)을 포함한다. 본 실시예에서, 감광층(108)은 수송층(109)의 위(특히 바로 위)에 배치된다. 그러나, 다른 예들에서, 감광층은 픽셀들의 감광성 소자의 수송층 아래에 있을 수 있다.
또한, 각 픽셀(101)은 하위 레벨(106)의 선택된 위치에 배열된 능동 소자(110)를 포함한다. 능동 소자(110)는 적어도 하나의 반도체 물질(예를 들어, 실리콘) 층을 포함하고, 감광성 소자(107)에 결합된다. 비록 도 1b에 도시된 예에서 능동 소자(110)는 CMOS 기술을 이용하여 만들어졌으나, 통상적으로 알려진 다른 제조 기술들도 동등하게 이용될 수 있다. 결론적으로, 각 픽셀(101)은 감광성 소자(107)에 회로적으로 연결된 제1 중간 단자 및 판독 회로(102)에 회로적으로 연결된 출력 단자를 포함한다.
모놀리식 3차원 집적 회로(104)는 하위 레벨(106)의 바닥에 배치된 CMOS 기판기판(118), 및 수송층(109) 아래에 배열되어 감광성 소자(107)를 CMOS 유전체 스택(CMOS dielectric stack , 117)으로부터 분리하는 절연층(insulating layer, 119)을 포함한다.
이미지 센서(100)는 노출 주기(exposure cycle)동안 픽셀들(101)의 감광성 소자(107)에 의해 생성된 암전류(dark current)를 실질적으로 억제하는 암전류(dark current) 억제 회로를 더 포함한다. 그런한 점에서, 하위 레벨(106)의 일부에 배열된 이미지 센서(100)의 컨트롤부는, 주어진 픽셀(101)이 판독될 때, 픽셀(101)의 제1 중간 단자와 픽셀(101)의 출력 단자를 암전류 억제 회로를 통해 회로적으로 연결한다.
각 픽셀(101)은 픽셀의 능동 소자(110)와 픽셀의 감광성 소자(107)를 결합하기 위한 두 전도성 인터커넥트(conductive interconnect)들(111a, 111b)을 포함한다. 전도성 인터커넥트들(111a, 111b)은 각각 감광성 소자(107)의 드레인 접촉(drain contact) 및 소스 접촉(source contact)을 구현한다.
전도성 인터커넥트(111a, 111b)들은 모놀리식 3차원 집적 회로(104)의 하위 레벨(106)부터 상위 레벨(105)까지 확장되는 수직 접촉(vertical contact, 112a, 112b)(예를 들어, 비아(via))을 포함하며, 수직 접촉(112a, 112b)은 픽셀의 능동 소자(110)에 연결된 제1 섹션(113a, 113b)(본 예에서, 수직 접촉(112a, 112b)들의 하단부)을 가진다. 제1 섹션(113a, 113b)들은 능동 소자(110)의 적어도 하나의 반도체 층(semiconductor layer)에 배치된다. 전도성 인터커넥트(111a, 111b)들은 또한 수송층(109)의 2차원 물질층과 적절하게 인터페이스(interface)하기 위해 측면 접촉(lateral contact)(114a, 114b)들을 포함한다. 측면 접촉(114a, 114b)들은 상위 레벨(105)에 배열되며, 수직 접촉의 제2 섹션(115a, 115b) (본 예에서, 수직 접촉(112a, 112b)들의 상단부)에 연결된다. 측면 접촉(114a, 114b)들은 스퍼터링(sputtering) 또는 다른 알려진 증착 기술에 의해 절연층(119)에 증착될 수 있고, 감광성 소자(107)의 수송층(109) 바로 아래에 평행하게 배치된 부분에 의해 픽셀의 감광성 소자(107)의 수송층(109)에 저항 연결된다(ohmically connected)된다.
판독 회로(102)는 복수의 열들의 픽셀들(101)의 열들에 평행한 복수의 금속 트랙(metal track)들(116)을 포함한다. 각 금속 트랙(116)은 주어진 열의 픽셀들(101)의 출력 단자에 연결된다. 도 1b에서 볼 수 있듯이, 금속 트랙들(116)은 하위 레벨(106)에 포함된 CMOS 유전체 스택(117)에 제공된다. 각 금속 트랙(116)은 전도성 인터커넥트(111b)(본 예에서는 픽셀(101)의 출력 단자)의 수직 접촉(112b)에 연결된다.
도 2a 내지 2f는 픽셀의 능동 소자를 감광성 소자의 수송층에 결합하는 방법에 대한 다른 대안들을 나타내는 이미지 센서(100)에 적합한 픽셀들의 예들을 추가로 제공한다. 편의를 위해, 도 1b의 픽셀 구조와 공통인 소자들은 동일한 참조 번호들로 라벨링되었다.
감광성 소자(107)의 양 단부에 배치된 전도성 인터커넥트들(200)이 모놀리식 3차원 집적 회로의 하위 레벨부터 상위 레벨까지 확장되고, 능동 소자(110)의 적어도 하나의 반도체 층에 배치되며, 능동 소자(110)에 연결되는 제 1 단부(202)를 가지는 수직 접촉(201)을 포함하므로, 도 2a에 도시된 구성은 도 1b에 도시된 구성과 동등하다. 전도성 인터커넥트들(200)은 상위 레벨에 배열되며 수직 접촉(201)의 제2 단부(203)에 연결된 측면 접촉(204)을 더 포함한다. 측면 접촉(204)은 픽셀의 감광성 소자(107)의 수송층(109)에 저항 연결되고 감광성 소자(107)의 수송층(109) 바로 아래에 평행하게 배치된 부분(205)를 포함한다.
도 2b는 두 전도성 인터커넥트들(210)이, 수직 접촉들(201)의 제2 단부(203)에 연결되고 수송층(109)과 동일 평면 상에 있음에 따라 수송층의 측면들과 저항 연결되는 측면 접촉들(214)을 포함하는 다른 예를 도시한다. 도 2c는, 두 전도성 인터커넥트들(220)이 감광성 소자(107)의 수송층(109)에 저항 연결되고, 수송층(109) 바로 위에 평행하게 배치된 부분(225)을 포함하는 측면 접촉들(224)을 가지는 경우를 도시한다.
도 2d는 전도성 인터커넥트들(230)이 수직 접촉들(201)의 상단부에 연결된 측면 접촉(234)을 포함하는 도 2c의 예에 대한 변형을 제공한다. 도 2c의 경우와 같이, 측면 접촉들(234)은 수송층(109) 바로 위에 평행하게 배치된 부분(235)을 포함한다. 그러나 여기서, 부분(235)은 수송층(109)에서 떨어져서 배치된다. 수송층(109)과의 저항 접촉(ohmic contact)을 설립하기 위해, 측면 접촉들(234)은 평행한 부분(235)를 수송층(109)과 연결하는 추가적인 수직 부분(vertical portion, 236)을 더 포함한다.
픽셀이 감광성 소자(107)의 단부들에 배치된 두 전도성 인터커넥트들(240)을 포함하는 추가적인 예가 도 2e에 도시된다. 각 전도성 인터커넥트(240)는 모놀리식 3차원 집적 회로(104)의 하위 레벨(106)부터 상위 레벨(105)까지 확장된 수직 접촉(241)을 포함한다. 수직 접촉(241)은 픽셀의 능동 소자(110)의 적어도 하나의 반도체 층에 배치되고 능동 소자(110)에 연결된 제1 섹션(242) (즉, 수직 접촉(241)의 하단부), 및 감광성 소자(107)의 수송층(109)에 저항 연결된 제2 섹션(243) (즉, 수직 접촉(241)의 상단부)을 가진다. 즉, 본 예에서 전도성 인터커넥트들(240)은 수송층(109)의 아래에 있다.
도 2e에서는 또한 전도성 인터커넥트들(240)의 수직 접촉들(241)이 상이한 횡단 차원들(transversal dimensions)을 가지는 것이 관찰될 수 있다. 그러나, 다른 예들에서 이들은 같은 횡단 차원들을 가질 수 있다.
도 2f는 도 2e의 예에 대한 근소한 변화를 나타낸다. 두 전도성 인터커넥트들(250) 각각은 감광성 소자(107)의 수송층(109)에 의해 교차되는 수직 접촉(251)을 포함한다. 즉, 본 예에서 수직 접촉(251)의 제2 섹션(253)은 수직 접촉(251)의 상단부 대신 중간 지점에 제공된다.
도 1b에 도시된 배열의 대안으로서, 픽셀들의 행의 감광성 소자들은 공통 소스 접촉(common source contact)(도 2g 참조)을 공유할 수 있어, 각 감광성 소자는 (각 전도성 인터커넥트(260)에 의해 구현된) 다른 드레인 접촉(drain contact)과 (전도성 인터커넥트(261)에 의해 구현된) 공통 소스 접촉 사이의 영역 내에 정의된다. 이러한 방식으로, 픽셀들의 2차원 어레이를 위해 요구되는 전도성 인터커넥트들의 총 수가 현저하게 감소된다.
감광성 소자들의 기하학적 구조는 집광 영역(light-collection area)의 최대화 또는 (이에 한정되지 않으나, 예를 들어, 잡음, 반응도(responsivity), 및 저항과 같은) 상이한 성능 파라미터들의 최적화를 위한 특정 종횡비(aspect ratio)들의 테일러링(tailoring)을 가능하게 하는 수송층의 패터닝(patterning)을 통해 정의될 수 있다.
도3을 참조하면, 본 발명에 따른 이미지 센서에 적합한 픽셀의 단면도를 도시한다. 특히, 픽셀(300)은 모놀리식 집적 회로(302)의 상위 레벨에 배열된 감광성 소자(301)를 포함한다. 감광성 소자(301)는 2차원 물질층을 포함하고 감광층(303) 아래에 배치된 수송층(304)에 연관된 감광층(303)을 포함한다. 모놀리식 3차원 집적 회로(302)의 하위 레벨 내에는 반도체 기판기판(305) 및 유전체 스택(306)을 포함하는 복수의 층이 있다.
상위 레벨은 감광성 소자(301)와 관련되고 산화물을 포함하는 제1 절연층(307) 및 제2 절연층(308) 을 포함한다. 구체적으로, 제2 절연층(308)이 수송층(304)의 아래에 배치되어 하위 레벨의 유전체 스택(306)으로부터 감광성 소자(301)를 격리하는 반면, 제1 절연층(307)은 감광층(303) 위에 배치된다.
픽셀은 수송층(304)의 양단에 각각, 감광성 소자(301)의 소스 및 드레인 접촉들을 구현하는 두 전도성 인터커넥트들(309a, 309b)을 포함한다. 감광성 소자(301)가 두 단자 소자(terminal device)로 동작할 때, 바이어싱 전압(일반적으로 시간 종속적인 신호)이 소스 및 드레인 접촉들 사이에 인가된다.
픽셀(300)은 또한 감광성 소자(301)의 아래, 제2 절연층(308)과 모놀리식 3차원 집적 회로(302)의 하위 레벨 사이에 배치된 백-게이트 단자(back-gate terminal)(310)을 포함한다. 백-게이트 단자(310)는 반도체 기판(305)을 통해 접근할 수 있도록 하기 위해 수직 접촉(311)에 연결기판된다. 또한, 픽셀(300)은 감광성 소자(301)의 위에 배치되며 투명 물질로 만들어진 탑-게이트 단자(top-gate terminal)(312)를 포함한다. 제1 절연층(307)은 감광층(303)으로부터 탑-게이트 단자(312)를 분리시키는 스페이서(spacer)로 동작한다.
도 4의 (a) 내지 (c)는 주어진 픽셀의 감광성 소자에 회로적으로 연결될 때, 이미지 센서(100) 내에 포함된 암전류 억제 회로에 대한 몇몇 가능한 구성들을 나타낸다.
도 4의 (a)의 예는 암전류 억제 회로(400)가 픽셀(402)의 감광성 소자(403)의 암 전도도(dark conductance)와 실질적으로 일치하는 암 전도도를 가지는 기준 소자(reference element)(401)를 포함하는, 균형 스킴(balanced scheme)을 도시한다.
픽셀(402)의 감광성 소자(403)는 픽셀의 제1 중간 단자(404a)와 픽셀 내에 제공되며 바이어싱 회로(103)에 회로적으로 연결된 제1 바이어싱 단자(405) 사이에 회로적으로 연결된다. 또한, 기준 소자(401)는 제2 중간 단자(404b)와 바이어싱 회로(103)에 회로적으로 연결된 제2 바이어싱 단자(406) 사이에 회로적으로 연결된다. 이러한 예에서, 바이어싱 회로(103)는 제1 바이어싱 단자(405)와 제2 바이어싱 단자(406) 사이에 균형 바이어싱 전압(balanced biasing voltage)을 제공하도록 맞춰진다.
이러한 예에서, 컨트롤부는 픽셀(402)이 판독될 때, (동일한 노드를 형성하는) 제1 중간 단자(404a) 및 제2 중간 단자)를 픽셀(402)의 출력 단자와 회로적으로 연결한다. 인가된 균형 바이어싱 전압 때문에, 두 중간 단자들(404a, 404b)의 연결에 의해 형성된 결과 노드(resulting node)에서 차동 전압(differential voltage)은 픽셀(402)의 광 신호를 직접적으로 포함한다.
도 4의 (b)는 전류 스키밍(skimming) 회로를 포함하는 도 4의 (a)에 도시된 암전류 억제 회로의 변형이다. 앞의 예에서와 같이, 암전류 억제 회로(420)는 픽셀(422)의 감광성 소자(423)의 암 전도도와 실질적으로 일치하는 암 전도도를 가지는 기준 소자(421)를 포함한다.
감광성 소자(423)는 제1 스키밍 트랜지스터(427)를 통해 제1 중간 단자(424a)에 연결된 단부, 및 바이어싱 회로(103)에 회로적으로 연결된 제1 바이어싱 단자(425)에 연결된 반대쪽 단부를 갖는다. 유사하게, 기준 소자(421)는 제2 스키밍 트랜지스터(428)을 통해 제2 중간 단자(424b)에 연결된 단부, 및 바이어싱 회로(103)에 회로적으로 연결된 제2 바이어싱 단자(426)에 연결된 반대쪽 단부를 갖는다.
바이어싱 회로(103)는 제1 바이어싱 단자(425)와 제2 바이어싱 단자(426) 사이에 균형 바이어싱 전압을 제공하도록 맞춰진다. 또한, 컨트롤부는 감광성 소자(423)에 의해 발생된 암전류를 억제하기 위해 제1 및 제2 스키밍 트랜지스터(427, 28)로 적절한 제어 신호들을 제공하도록 맞춰진다.
대안적인 암전류 억제 회로는 도 4의 (c)에 개략적으로 도시된다. 암전류 억제 회로(440)는 노출 주기(exposure cycle) 동안 픽셀(442)의 감광성 소자(443)의 암전류에 의해 생성된 전압 레벨과 실질적으로 동일한 전압 레벨을 차감하는 레벨 시프터(level shifter)(452)를 포함한다. 레벨 시프터(452)는 감광성 소자(443)와 직렬 연결된 트랜스임피던스(transimpedance) 증폭기(451)에 종속된다. 이 경우, 컨트롤부는 픽셀(442)이 판독될 때, 트랜스임피던스 증폭기(451)을 통해 감광성 소자(443)의 제1 중간 단자(444)와 레벨 시프터(452)의 입력 노드(453)를 연결하고 픽셀의 출력 단자를 레벨 시프터(452)의 출력 단자와 연결한다.
암전류 억제 회로가 픽셀의 감광성 소자에 회로적으로 연결될 수 있는 기준 소자를 포함하는 예들에서, 기준 소자는 다른 방식들로 구현될 수 있다.
도 5의 (a) 및 (b)에서 도시된 것과 같은 일부 사례들에서, 기준 소자는 감광성 소자(500)에 회로적으로 연결된, 가변 저항(502) 또는 고정 저항(501)이다.
일부 사례(도 5의 (c))에서, 기준 소자(503)는 모놀리식 3차원 집적 회로의 상위 레벨 내에 배열되며, 2차원 물질층을 포함하는 연관된 감광층이 없는 수송층을 포함한다.
도 5의 (d)는 기준 소자가 감광성 소자와 구조적으로 동일한 추가적인 예를 더 도시한다. 특히, 기준 소자(504)는 감광층에 연관된 수송층을 포함한다. 기준 소자(504)는 감광층의 위에 배치된 제1 광차단층(light-blocking layer)(505)을 더 포함한다. 제1 광차단층(505)은 산화물을 포함하는 패시베이션 층(passivation layer)이다.
도 5의 (d)의 예는 하나의 광차단층만을 포함하나, 기준 소자(504)는 기준 소자(504)가 배치된 모놀리식 3차원 집적 회로의 하위 레벨의 기판을 통과하는 광의 흡수를 방지하기 위해 수송층 아래에 배치된 제2 광차단층을 추가적으로 포함할 수 있다.
암전류 억제 회로의 기준 소자 또는 소자들이 모놀리식 3차원 집적 회로의 상위 레벨에 배치될 때, 픽셀들의 감광성 소자들과 같은 층에 배치되는 것 보다 도 6의 픽셀의 단면도에 도시된 것과 같이 감광성 소자들의 아래에 배치되는 것이 유리할 수 있다.
픽셀(600)은 각각 모놀리식 3차원 집적 회로의 상위 레벨(604) 및 하위 레벨(605)에 배치된 감광성 소자(601) 및 능동 소자(603)를 포함한다. 감광성 소자(601)는 연관된 수송층(607)의 위에 배치된 감광층(606)을 포함한다. 투명한 탑-게이트 단자(612)는 감광성 소자(601)의 전기적 파라미터들을 미세하게 조정하기 위해 수송층(607)위에 제공된다.
바닥 레벨(605)은 CMOS 유전체 스택(609)이 배치되는 기판(608)을 포함한다.
능동 소자(603)는 감광성 소자(601)의 소스 및 드레인 접촉들을 각각 구현하는, 두 반대 단부들에서 수송층(607)에 접촉하는 두 전도성 인터커넥트들(610, 611)에 의해 감광성 소자(601)에 결합된, CMOS 유전체 스택(609)에 내장된 적어도 하나의 반도체 물질층을 포함한다.
기준 소자(602)는 픽셀(600)의 내부에 구현되고, 감광성 소자(601)의 수송층(607)과 CMOS 유전체 스택(609) 사이에 배치된다. 기준 소자(602)는 각각 제2 감광층(613)의 아래 및 위에 배치된 제2 수송층(614)과 광차단층(615) 사이에 끼워진 제2 감광층(613)을 포함한다. 기준 소자(602)의 능동 소자(603)로의 연결은은 기준 소자(602)에 대한 소스 접촉을 구현하는 전도성 인터커넥트(616), 및 기준 소자(602)에 대한 드레인 접촉을 구현하며 감광성 소자(601)와 공유된 전도성 인터커넥트(611)에 의해 이루어진다.
픽셀(600)의 구조는 기준 소자(602)로부터 감광성 소자(601)를 격리시키기 위한 제1 절연층(617), 및 CMOS 유전체 스택(609)으로부터 기준 소자(602)를 격리시키기 위한 제2 절연층(618)과 함께 완성된다.
컨트롤부의 판독 회로의 설계, 및 이미지 센서의 픽셀들의 능동 소자의 설계는 픽셀들의 감광성 소자에 의해 생성된 광 신호의 처리가 픽셀 레벨에서 국소적으로 얼마나 많이 수행되는지에 따라 다른 형태를 가질 수 있다.
도 7a는 동일한 기준 소자가 몇몇 픽셀들에 의해 공유되는 이미지 센서의 제1 예를 도시한다. 특히, 이미지 센서(700)는 복수의 행들 및 열들을 가지는 2차원 어레이로 배치된 복수의 픽셀들(701)을 포함한다. 이미지 센서(700)는 어레이 내 열의 수만큼의 기준 소자들(702)들 포함하는 암전류 억제 회로를 포함하여, 각 기준 소자(702)는 다른 열의 픽셀들(701)에 연관된다. 또한, 각 기준 소자(702)는 제2 중간 단자(707)에 회로적으로 연결된다.
각 픽셀(701)은 제1 중간 단자(703)에 회로적으로 연결된 감광성 소자(710) 및 능동 소자를 포함하며, 능동 소자는 픽셀의 제1 중간 단자(703)를 픽셀의 열에 연관된 기준 소자의 제2 중간 단자(707)에 선택적으로 연결하는 제1 스위치(704); 및 픽셀의 제1 중간 단자(703)를 픽셀의 출력 단자(706)에 선택적으로 연결하는 제2 스위치를 포함한다. 주어진 픽셀(701)의 판독 시, 제1 및 제2 스위치(704, 705)는 닫히며, 감광성 소자(710)와 기준 소자(702)를 연결시켜, 암전류 억제 회로가 제1 중간 단자(703)과 출력 단자(706) 사이의 전기적 경로 내에 위치하도록 한다.
이미지 센서(700)는 또한 열들의 수만큼의 증폭기(708)를 가지는 판독 회로 및 각 증폭기(708)의 출력 단자에 직렬 연결된 저장 소자(709)를 포함한다. 각 증폭기(708)는 주어진 열의 픽셀들의 출력 단자(706)에 회로적으로 연결된 입력 단자를 가지고, 각 저장 소자(709)는 주어진 열의 픽셀(701) 내에서 생성된 광 신호(photo-signal)에 비례하는 전압을 저장한다.
추가적으로, 컨트롤부는 판독 회로에 연결되고 복수의 출력 노드들(721)을 포함하는 상호 접속 회로(interconnection circuit)(720)를 포함한다. 상호 접속 회로(720)는 판독 회로를 통해 어레이의 픽셀들(701)의 출력 단자(706)를 출력 노드들(721)에 회로적으로 연결 가능하도록 한다. 또한, 각 출력 노드(721)에 연결된 컨트롤부는 후 증폭 스테이지(post-amplification stage)(723), 및 아날로그-디지털(analog-to-digital) 컨버터(724)가 후속되는 상관 이중 샘플링 스테이지(correlation double sampling stage)(722)의 캐스케이드(cascade)를 포함한다. 이런한 방식으로, 이미지 센서(700)의 출력들은 디지털 회로와 직접적으로 인터페이스될 수 있다.
도 7b에서, 도 7a와 관련하여 설명된 것과 토폴로지 상 유사나, 암전류 억제 회로가 픽셀들 내로 이동되어, 각 픽셀이 자신의 기준 소자들을 포함하는 이미지 센서의 제2 예를 도시한다.
이미지 센서(725)는 픽셀들(726)의 2차원 배열을 포함한다. 각 픽셀(726)은 제1 중간 단자(730)에 회로적으로 연결된 감광성 소자(727), 및 제1 중간 단자(730)에 영구적으로 연결된 제2 중간 단자(731)를 가지는 기준 소자(728)을 포함한다. 추가로, 각 픽셀(726)은 또한, 픽셀의 제1 중간 단자(730)와 출력 단자(732) 사이에 결합된 행-선택(row-select) 스위치(729)를 포함하는 능동 소자를 포함한다.
도 7a와 관련하여 이미 구체적으로 설명된 이미지 센서(700) 내에 포함된 것들과 유사하기 때문에, 판독 회로, 상호 접속 회로 및 이미지 센서(725)의 컨트롤부 내에 포함된 추가 블록들에 대한 추가적인 설명은 요구되지 않는다.
도 7c는 도 7b에 도시된 이미지 센서(725)와 비교하여, 판독 회로의 대부분의 전자 장치들(electronics)이 픽셀들 내로 이동된 이미지 센서의 제3 예를 도시한다.
특히, 이미지 센서(750)의 픽셀들(751) 각각은 감광성 소자(752) 및 그에 연결된 기준 소자(753)를 포함한다. 각 픽셀(751)에 포함된 능동 소자는 제1 중간 단자와 회로적으로 연결된 입력 단자 및 출력 단자를 갖는 증폭기(754); 픽셀의 감광성 소자(752) 내에서 생성된 광 신호에 비례하는 전압을 저장하며, 증폭기(754)의 출력 단자에 직렬 연결된 저장 소자(755); 및 출력 단자(757)를 저장 소자(755)에 선택적으로 연결하고, 저장 소자(755)와 픽셀의 출력 단자(757) 사이에 연결된 행-선택 스위치(756)를 더 포함한다.
본 예에서 픽셀(751)의 능동 소자가 더 많은 전자 장치들을 포함하는 것을 고려하면, 도 8에 도시된 것처럼, 이미지 센서(750)의 모놀리식 3차원 집적 회로의 세 번째 차원을 한번 더 이용하고 능동 소자의 회로를 하위 레벨의 두 상이한 층 내로 나누는 것이 유리하다.
픽셀(751)의 감광성 소자(752)는 모놀리식 3차원 집적 회로(800)의 상위 레벨에 배치된다. 픽셀(751)의 능동 소자는 모놀리식 3차원 집적 회로(800)의 하위 레벨의 제1 및 제2 반도체층들(801, 802)에 배치된다. 저장 소자(755) 및 행-선택 스위치(756)가 제2 반도체층(802)에 포함되는 반면, 제1 반도체 층(801)은 증폭기(754)를 포함한다.
도 7d에서, 암전류 억제 회로가 기준 소자들 대신 레벨 시프터(level shifter)들을 포함하는 이미지 센서의 제4 예가 도시된다.
이미지 센서(775)는 각각 제1 중간 단자(778)와 바이어싱 단자(biasing terminal)(779) 사이에 회로적으로 연결된 감광성 소자(777)를 포함하는 픽셀들(776)의 2차원 배열을 포함한다. 각 픽셀(776)에 포함된 능동 소자는 제1 중간 단자(778)를 픽셀의 출력 단자(780)에 선택적으로 연결하는 제1 스위치(781), 및 바이어싱 단자(779)를 바이어싱 회로에 선택적으로 연결하는 제2 스위치(782)를 포함한다.
이미지 센서(775)의 암전류 억제 회로는 어레이 내의 열들의 수만큼의 레벨 시프터들(783)을 포함하고, 각 레벨 시프터(783)는 상이한 열의 픽셀들(776)에 연관된다. 또한, 각 레벨 시프터(783)의 앞에 주어진 열의 픽셀들(776)의 출력 단자에 회로적으로 연결된 입력 단자를 가지는 트랜스임피던스 증폭기(784)가 있다. 마지막으로, 이미지 센서(775)의 판독 회로는 각 레벨 시프터(783)의 출력 노드에 직렬로 연결된 저장 소자(785)를 포함한다.
앞의 예들과 같이, 이미지 센서(775)의 컨트롤부 내에 포함된 추가 블록들 및 상호 접속 회로는 이미지 센서(700)에 포함되고 도 7a과 관련하여 상술한 것과 유사하다.
도 9를 참조하면, 멀티스펙트럼 응답(multispectral response)이 가능한 이미지 센서의 예가 도시된다. 이미지 센서(900)는 2차원 어레이로 배치되며 클러스터들(s1-s9)로 나누어진 복수의 픽셀들을 포함한다. 각 클러스터는 스펙트럼의 다른 범위에 감응하는 감광층을 구비한 감광성 소자를 가지는 적어도 하나의 픽셀을 포함한다. 이러한 특정 예시에서, 감광성 소자들의 감광층은 다른 파장들에 대한 광 흡수 성질들을 조절하기 위해 점진적으로 그 크기가 변화되는 양자점(quantum dot)들을 포함한다.
도 11a 및 도 11b를 참조하면, 감광성 소자의 반응을 향상시키기 위해 광-집중 구조(1013)가 이미지 센서의 정상(각 픽셀의 위 또는 일부 픽셀들의 위), 특히 감광성 소자의 위에 배치된 절연층(1014)의 정상에 배치된 본 발명의 이미지 센서의 일 실시예를 보여준다. 묘사된 실시예에 대하여, 광-집중 소자(1013)는 플라즈모닉 불스 아이 금속 구조이며, 비록 금속들, 유전체들, 도핑 반도체들 또는 그라핀으로 구성될 수 있는 플라즈모닉 및/또는 유전체 구조들의 다른 기하학적 구조가 사용될 수 있으나, 그 선택은 이미지 센서에 의해 포함되는 스펙트럼 범위에 의해 결정된다.
도 12a 및 12b의 실시예에 대하여, 감광성 소자의 반응은 각 픽셀(도면에는 하나의 픽셀만 도시)의 정상에 이른바 마이크로렌즈(1015)를 추가함으로써 더 향상된다.
본 발명의 이미지 센서의 감광성 소자들의 스펙트럼 조정 기능(tunability)을 입증하기 위해, 원형(prototype)이 빛 스펙트럼의 다른 영역에 민감한 것들 사이에 상이한 몇몇 픽셀들을 포함하는 배열을 포함하도록 만들어졌고, 이 경우 각각 감광층들을 형성하는 양자점들(구체적으로 그 크기들)의 선택에 의해, 하나는 단파 적외선(SWIR), 다른 하나는 근적외선(NIR) 그리고 다른 하나는 가시광선(VIS)에 민감하게 된다. 결과 파장들은 도 13에 SWIR-QDs, NIR-QDs 및 VIS-QDs로 식별되어 묘사된다.
도 14의 도면에서 본 발명의 이미지 센서에 따라 만들어지고 회절된 광으로 조명되는 화소 검출기(pixelated detector)로부터의 데이터가 도시되며, 상기 데이터는 본 발명이 충돌하는 광의 스펙트럼 분해를 측정하는 방법을 보여준다.
상술한 데이터는 본 발명의 이미지 센서를 가지고 광신호를 활용하기 위한 균형 잡힌 검출 및 따라서 암전류 보상 스킴(scheme)으로부터의 이득이 가능한 것을 보여준다.
도 4a와 유사하게, 픽셀 저항과 직렬로 R보상 저항(특히 폴리실리콘(polysilicon) 저항)을 가지며 총 288x388개의 픽셀들을 포함하는 원형 판독 집적 회로가 만들어진다. 집적 판독 회로는 2/3''의 대각선 치수 및 35ㅅ 픽셀 피치를 가지는 능동 소자를 포함한다. 평균 픽셀 저항은 15kOhm이다. R보상 저항은 픽셀 저항을 암전류 보상 회로 저항에 일치시켜 어두운 조건 하에서 회로의 출력 신호가 0V이 되게 하기 위해 사용된다. 도 15에 도시된 곡선들은 픽셀화된 판독 집적 회로의 한 픽셀로부터 얻어진다. 도 15의 주요 도면은 ~2 kOhm 보상에 대해 암전류 억제 회로가 픽셀을 통해 전류를 상쇄하는 것을 보이는 R보상 저항의 기능으로서의 출력 신호이다. 네개의 다른 R보상 저항 값에서 시간의 함수로서(1Hz 초핑된 광선(chopped beam of light)을 가지는 빛 아래에서) 광신호는 픽셀 저항을 암전류 억제 회로 저항에 일치하도록 수정함으로써 광신호의 값을 더 조절할 수 있다는 것을 보여준다.
도 10은 본 발명에 따른 이미지 센서를 포함하는 광전자(optoelectronic) 시스템(특히 카메라 시스템)의 블록 다이어그램을 나타낸다.
광전자 시스템(1000)은 렌즈 배열(1002)을 포함하는 광학 모듈에 인터페이스된 도 1a 및 1b에 묘사된 이미지 센서(100)를 포함한다. 렌즈 배열(1002)은 유입 광(incoming light)을 이미지 센서(100)의 복수의 픽셀들(101)에 포커싱한다. 광전자 시스템(1000)은 또한 이미지 센서(100)의 컨트롤부에 연결된 전력 공급 모듈(1003) 및 제어 모듈(1004)을 포함한다.
제어 모듈(1004)이 픽셀들(101)을 선택적으로 판독하고 판독 회로(102)에 의해 복수의 픽셀들(101)로부터 판독된 광 신호들에 대응하는 복수의 검출값들을 수신하기 위해 이미지 센서의 컨트롤부로 제어 신호들(1012)을 제공하는 반면, 전력 공급 모듈(1003)은 이미지 센서(100)에 바이어싱 전압을 제공한다.
도면에서 볼 수 있듯이, 제어 모듈(1004)는 FPGA로 구현된 디지털 제어 회로(1007)로 검출값들이 제공되기 전에 검출값들(1005)을 디지털화 하기 위한 아날로그-디지털 컨버터(1006)를 포함한다.
광전자 시스템(1000)은 디스플레이(1009), 메모리부(1010) 및 마이크로프로세서(1011)을 포함하는 제어 모듈(1004)에 연결된 주변 모듈(1008)을 더 포함한다. 이러한 방식으로, 검출값들(1005)은 이미지로 처리, 저장 및/또는 투영(project)될 수 있다.
마지막으로, 도 1a 및 1b의 와 관련하여 상술한 이미지 센서(100)는 아래 단계들을 포함하는 방법에 의해 모놀리식 3차원 집적 회로(104)로 제조될 수 있다.
a) 모놀리식 3차원 집적 회로(104)의 하위 레벨(106)을 형성하는 적어도 하나의 반도체 물질층을 기판(118)에 제공하는 단계;
b) 복수의 픽셀들의 각 픽셀(101)에 대하여, 하위 레벨(106)의 적어도 하나의 반도체 물질층의 선택된 위치에 능동 소자(110)을 배치하고, 픽셀(101)에 출력 단자(111b)를 제공하는 단계;
c) 컨트롤부의 적어도 일부를 하위 레벨(106) 내에 배치하고, 각 픽셀의 출력 단자(111b)를 컨트롤부의 판독 회로(102)에 회로적으로 연결하는 단계;
d) 적어도 하나의 2차원 물질층을 포함하는 수송층(109) 및 수송층(109)과 연관된 감광층(108)을 제공하고, 수송층 및 감광층은 모놀리식 3차원 집적 회로(104, 302, 800)의 상위 레벨을 형성하고, 상위 레벨은 상기 하위 레벨 위에 배치되는 단계;
e) 복수의 픽셀들의 각 픽셀(101)에 대하여, 예를 들어 패터닝(patterning) 및/또는 에칭(etching)에 의해, 상위 레벨(105)의 선택된 위치에 감광성 소자(107)를 배치하고, 감광성 소자(107)를 픽셀 내에 제공되는 제1 중간 단자에 회로적으로 연결하는 단계;
f) 각 픽셀의 감광성 소자(107)를 픽셀의 능동 소자(110)에 결합하는 단계;
g) 노출 주기 동안 픽셀들(101)의 감광성 소자에 의해 생성된 암전류를 실질적으로 억제하는 암전류 억제 회로를 제공하는 단계.
발명을 수행하는 바람직한 모드들을 포함하는, 몇몇 구체적인 예시들과 관련하여 본 발명이 설명되었으나, 통상의 기술자는 첨부된 청구항들에서 제시된 바와 같은 발명의 범위를 벗어나지 않는 한도 내에서, 기술적으로 동등한 다른 것들에 의한 특정 요소들의 치환을 포함하는 상술한 이미지 센서, 이미지 센서를 이용한 광전자 시스템 및 이미지 센서 제조 방법의 다양한 변형들 및 치환들이 존재함을 이해할 것이다.
100, 700, 725, 750, 775, 900: 이미지 센서
101, 300, 402, 422, 442, 600, 701, 726, 751, 776: 픽셀
102: 판독 회로
103: 바이어싱 회로
104, 302, 800: 모놀리식 3차원 집적 회로
105, 604: 상위 레벨
106, 605: 하위 레벨
107, 301, 403, 423, 443, 500, 601, 710, 727, 752, 777: 감광성 소자
108, 303, 606, 613: 감광층
109, 304, 607, 614: 수송층
110, 603: 능동 소자
111a, 111b, 200, 210, 220, 230, 240, 250, 260, 261, 309a, 309b, 610, 611, 616: 전도성 인터커넥트
112a, 112b, 201, 241, 251, 311: 수직 접촉
113a, 113b, 115a, 115b, 202, 203, 242, 243, 253: 섹션
114a, 114b, 204, 214, 224, 234: 측면 접촉
116: 금속 트랙
117, 306, 609: 유전체 스택
118, 305, 608: 기판
119, 307, 308, 617, 618: 절연층
205, 225, 235, 236: 부분
310: 백-게이트 단자
312, 612: 탑-게이트 단자
400, 420, 440: 암전류 억제 회로
401, 421, 501, 502, 503, 504, 600, 602, 702, 728, 753: 기준 소자
404a, 404b, 424a, 424b, 444, 703, 707, 730, 731, 778: 중간 단자
405, 406, 425, 426, 779: 바이어싱 단자
427, 428: 스키밍 트랜지스터
451, 784: 트랜스임피던스 증폭기
452, 783: 레벨 시프터
453: 입력 노드
454, 721: 출력 노드
505, 615: 광차단층
704, 705, 729, 756, 781, 782: 스위치
706, 732, 757, 780: 출력 단자
708, 754: 증폭기
709, 755, 785: 저장 소자
720: 상호 접속 회로
722: 상관 이중 샘플링 스테이지
723: 후-증폭 스테이지
724, 1006: 아날로그-디지털 컨버터
801, 802: 반도체층
1000: 광전자 시스템
1002: 광 모듈
1003: 전력 공급 모듈
1004: 제어 모듈
1005: 검출값
1007: 디지털 제어 회로
1008: 주변 모듈
1009: 디스플레이
1010: 메모리부
1011: 마이크로프로세서
1012: 제어 신호
1013: 광-집중 소자
1015: 마이크로렌즈

Claims (19)

  1. 복수의 픽셀들(101, 300, 402, 422, 442, 600, 701, 726, 751, 776)에 충돌하는 광에 의해 발생하는 광 신호들을 선택적으로 판독하기 위한 판독 회로(102)를 포함하는 컨트롤부에 연결되는 상기 복수의 픽셀들을 포함하는 이미지 센서(100, 700, 725, 750, 775, 900)에 있어서,
    상기 이미지 센서는, 제1 복수의 적층들(stacked layers)을 가지는 상위 레벨(105, 604) 및 제2 복수의 적층들을 가지는 하위 레벨(106, 605)을 포함하고, 상기 하위 레벨은 상기 상위 레벨의 아래에 배치되는 모놀리식(monolithic) 3차원 집적 회로(104, 302, 800)를 포함하고,
    상기 복수의 픽셀들의 각 픽셀은,
    상기 상위 레벨의 선택된 위치에 배치되며, 적어도 하나의 2차원 물질층을 포함하는 수송층(transport layer)(109, 304, 607)과 연관된 감광층(photosensitizing layer)(108, 303, 606)을 포함하는 감광성 소자(photosensitive element)(107, 301, 403, 423, 443, 500, 601, 710, 727, 752, 777);
    상기 하위 레벨의 선택된 위치에 배치되며, 적어도 하나의 반도체 물질층을 포함하며 상기 감광성 소자에 연결된 능동 소자(110, 603);
    상기 감광성 소자와 회로적으로(circuitally) 연결된 제1 중간 단자(404a, 424a, 444, 703, 730, 778); 및
    상기 판독 회로(102)에 회로적으로 연결된 출력 단자(706, 732, 757, 780)를 포함하며,
    상기 이미지 센서는 노출 주기 동안 상기 픽셀들의 상기 감광성 소자에 의해 생성되는 암전류(dark current)를 실질적으로 억제하는 암전류 억제 회로(400, 420, 440)를 더 포함하며,
    상기 컨트롤부는 상기 하위 레벨(106, 605)에 적어도 부분적으로 배열되며, 주어진 픽셀이 판독될 때, 상기 픽셀의 제1 중간 단자(404a, 424a, 444)를 상기 암전류 억제 회로(400, 420, 440)를 통해 상기 픽셀의 출력 단자(706, 732, 757, 780)와 회로적으로 연결하거나 상기 픽셀의 출력 단자 및 상기 암전류 억제 회로와 회로적으로 연결하는 이미지 센서.
  2. 청구항 1에 있어서,
    상기 컨트롤부는 상기 복수의 픽셀들을 바이어싱(biasing)하기 위한 바이어싱 회로(biasing circuit, 103)를 포함하며,
    상기 암전류 억제 회로(400, 420)는 상기 픽셀들의 감광성 소자(403, 423, 443, 500, 601, 710, 727, 752)의 암 전도도와 실질적으로 일치하는 암 전도도를 갖는 적어도 하나의 기준 소자(reference element) (401, 421, 501, 502, 503, 504, 602, 702, 728, 753)를 포함하며,
    각 기준 소자는 제2 중간 단자(404b, 424b, 707, 731)와 제2 바이어싱 단자(406, 426) 사이에 회로적으로 연결되고, 상기 제2 바이어싱 단자는 상기 바이어싱 회로(103)에 회로적으로 연결되며,
    각 픽셀의 상기 감광성 소자는 상기 픽셀의 제1 중간 단자(404a, 424a, 444, 703, 730)와 상기 픽셀 내에 제공되는 제1 바이어싱 단자(405, 425) 사이에 회로적으로 연결되고, 각 픽셀의 제1 바이어싱 단자는 상기 바이어싱 회로(103)에 회로적으로 연결되며,
    상기 바이어싱 회로(103)는 상기 복수의 픽셀들의 감광성 소자의 제1 바이어싱 단자와 상기 적어도 하나의 기준 소자의 제2 바이어싱 단자 사이에 바이어싱 전압(biasing voltage)을 제공하며,
    상기 컨트롤부는 주어진 픽셀이 판독될 때, 상기 픽셀의 제1 중간 단자(404a, 424a, 444, 703, 730) 및 상기 적어도 하나의 기준 소자의 제2 중간 단자(404b, 424b, 707, 731)와 상기 픽셀의 출력 단자(706, 732, 757)를 회로적으로 연결하는 이미지 센서.
  3. 청구항 2에 있어서,
    상기 적어도 하나의 기준 소자(503, 504, 602)는 상기 상위 레벨에 배열되며 적어도 하나의 2차원 물질층을 포함하는 수송층(614)을 포함하는 이미지 센서.
  4. 청구항 3에 있어서,
    상기 기준 소자는, 상기 기준 소자(600)의 수송층(614)에 연관된 감광층(613)을 더 포함하는 이미지 센서.
  5. 청구항 4에 있어서,
    상기 기준 소자(504, 602)는, 상기 기준 소자의 수송층(614) 및 감광층(613)의 위에 배치된 제1 광차단층(light-blocking layer)(505, 615)을 더 포함하는 이미지 센서.
  6. 청구항 5에 있어서,
    상기 기준 소자의 수송층 및 감광층의 아래에 배치된 제2 광차단층을 더 포함하는 이미지 센서.
  7. 청구항 3 내지 청구항 6 중 어느 하나에 있어서,
    상기 기준 소자(602)는 복수의 픽셀들 중 하나의 픽셀의 감광성 소자(601) 아래에 배열되는 이미지 센서.
  8. 청구항 2 내지 청구항 6 중 어느 하나에 있어서,
    상기 적어도 하나의 기준 소자는 상기 하위 레벨 내에 배열되며 가변 저항(502)을 포함하는 이미지 센서.
  9. 청구항 1 내지 청구항 6 중 어느 하나에 있어서,
    상기 상위 레벨(105, 604)은 상기 복수의 픽셀의 감광성 소자(107, 301, 601)와 연관된 하나 이상의 절연층(119, 307, 308, 617)을 포함하는 이미지 센서.
  10. 청구항 9에 있어서,
    상기 복수의 픽셀들 중 적어도 하나의 픽셀(300, 600)은, 상기 복수의 픽셀의 감광성 소자(301)의 아래 및 상기 복수의 픽셀들의 감광성 소자(301) 아래에 배치된 절연층(308)과 상기 모놀리식 3차원 집적회로의 하위 레벨 사이에 배치된 백-게이트 단자(back-gate terminal, 310); 및/또는
    상기 적어도 하나의 픽셀의 감광성 소자(301, 601) 위에 배치된 탑-게이트 단자(top-gate terminal, 312, 612)를 포함하는 이미지 센서.
  11. 청구항 1 내지 청구항 6 중 어느 하나에 있어서,
    상기 복수의 픽셀 중 적어도 하나의 픽셀은 상기 픽셀의 능동 소자(110)를 상기 픽셀의 감광성 소자(107)에 결합하기 위한 전도성 인터커넥트(conductive interconnect)(200, 210, 220, 230)를 포함하고,
    상기 전도성 인터커넥트는,
    상기 모놀리식 3차원 집적 회로(104)의 하위 레벨부터 상위 레벨까지 확장되며, 상기 픽셀의 능동 소자(110)에 연결되며 상기 능동 소자의 적어도 하나의 반도체 층에 배치되는 제1 섹션(202)을 가지는 수직 접촉(vertical contact)(201); 및
    상기 상위 레벨에 배치되며 상기 수직 접촉의 제2 섹션(203)에 연결된 측면 접촉(lateral contact)(204, 214, 224, 234)을 포함하고,
    상기 측면 접촉(204, 214, 224, 234)은 상기 픽셀의 감광성 소자(107)의 수송층(109)에 저항 연결되고(ohmically connected), 상기 감광성 소자(107)의 수송층(109)에 평행한 부분(205, 225, 235)을 포함하는 이미지 센서.
  12. 청구항 1 내지 청구항 6 중 하나에 있어서,
    상기 복수의 픽셀의 각 픽셀의 능동 소자(110, 603)는 스위치(704, 705, 729, 781, 782), 증폭기(754), 필터, 디지타이저(digitizer), 레벨 시프터(level shifter) 및/또는 저장 소자(storage element)(755)를 포함하는 이미지 센서.
  13. 청구항 1 내지 청구항 6 중 하나에 있어서,
    상기 복수의 픽셀은 각각 하나 이상의 픽셀을 포함하는 클러스터들(cluster, s1 내지 s9)로 나누어지고, 각 클러스터의 상기 하나 이상의 픽셀의 감광성 소자의 감광층은 스펙트럼의 다른 영역에 감응하는 이미지 센서.
  14. 청구항 1 내지 청구항 6 중 하나에 있어서,
    상기 복수의 픽셀 중 적어도 하나의 픽셀(701, 726, 751, 776)에 대하여, 상기 적어도 하나의 픽셀의 능동 소자는 상기 적어도 하나의 픽셀의 감광성 소자의 제1 중간 단자(703, 730, 778)에 연결되는 이미지 센서.
  15. 청구항 2 내지 청구항 6 중 하나에 있어서,
    상기 복수의 픽셀들은 복수의 행 및 열을 포함하는 2차원 어레이(two-dimensional array)로 배치되며,
    상기 암전류 억제 회로는 각각 상이한 픽셀들(701)에 연관된 상기 어레이 내의 열의 수만큼의 기준 소자들(702)을 포함하며,
    각 픽셀의 능동 소자는 상기 픽셀의 제1 중간 단자(703)를 상기 픽셀의 열에 연관된 기준 소자의 제2 중간 단자(707)에 선택적으로 연결하는 제1 스위치(704), 및 상기 픽셀의 제1 중간 단자(703)를 출력 단자(706)에 선택적으로 연결하는 제2 스위치(705)를 포함하며,
    상기 판독 회로는,
    각각 입력 단자를 가지며, 주어진 열의 픽셀들(701)의 출력 단자에 회로적으로 연결되는, 열의 수만큼의 증폭기(708)들; 및
    각각 상기 주어진 열의 픽셀(701)에서 생성된 광 신호에 비례하는 전압을 저장하고, 각 증폭기(708)의 출력 단자에 직렬 연결된 저장 소자(709)를 포함하는 이미지 센서.
  16. 청구항 2 내지 청구항 6 중 하나에 있어서,
    상기 복수의 픽셀들은 복수의 행 및 열을 포함하는 2차원 어레이로 배치되며,
    상기 암전류 억제 회로는, 각각 상기 픽셀의 제1 중간 단자(730)에 연결된 제2 중간 단자(731)를 가지며 상기 복수의 픽셀의 각 픽셀(726, 751)에 배치된 기준 소자(728, 753)를 포함하며,
    각 픽셀의 상기 능동 소자는 출력 단자(732, 757)에 연결된 행-선택 스위치(row-select switch, 729, 756)를 포함하는 이미지 센서.
  17. 청구항 1 내지 청구항 16 중 하나에 따른 이미지 센서(100);
    상기 이미지 센서(100)에 접속되고, 상기 복수의 픽셀에 들어오는 광을 포커싱하는 광 모듈(1002);
    상기 이미지 센서(100)의 상기 컨트롤부에 연결되고, 상기 이미지 센서(100)에 바이어싱 전압을 제공하는 전력 공급 모듈(power supply module, 1003);
    상기 이미지 센서(100)의 컨트롤부에 연결되고, 상기 픽셀들을 선택적으로 판독하고 상기 판독 회로에 의해 상기 복수의 픽셀들로부터 판독되는 광 신호들에 대응하는 복수의 검출값(1005)을 수신하도록 제어 신호들(1012)을 상기 컨트롤부로 제공하는 아날로그 및/또는 디지털 제어 모듈(1004); 및
    상기 아날로그 및/또는 디지털 제어 모듈(1004)에 연결되고, 상기 복수의 검출값(1005)으로부터 획득된 이미지를 처리, 저장 및/또는 렌더링하는 주변 모듈(1008)을 포함하는 광전자 시스템(1000).
  18. 모놀리식 3차원 집적 회로(104, 302, 800)로서 복수의 픽셀들(101, 300, 402, 422, 442, 600, 701, 726, 751, 776)에 충돌하는 광에 의해 생성되는 광 신호들을 선택적으로 판독하기 위한 판독 회로(102)를 포함하는 컨트롤부에 연결된 상기 복수의 픽셀들(101, 300, 402, 422, 442, 600, 701, 726, 751, 776)을 포함하는 이미지 센서 제조 방법에 있어서, 상기 이미지 센서 제조 방법은,
    상기 모놀리식 3차원 집적 회로(104, 302, 800)의 하위 레벨(106, 605)을 형성하는 적어도 하나의 반도체 물질층을 기판(substrate)에 제공하는 단계;
    상기 복수의 픽셀들의 각 픽셀에 대하여, 상기 하위 레벨(106, 605)의 적어도 하나의 반도체 물질층의 선택된 위치에 능동 소자(110, 603)를 배치하고, 상기 픽셀에 출력 단자(706, 732, 757, 780)를 제공하는 단계;
    상기 컨트롤부의 적어도 일부를 상기 하위 레벨(106, 605) 내에 배치하고, 각 픽셀의 출력 단자(706, 732, 757, 780)를 상기 컨트롤부의 판독 회로(102)에 회로적으로 연결하는 단계;
    적어도 하나의 2차원 물질층을 포함하는 수송층(109, 304, 607) 및 상기 수송층과 연관된 감광층(108, 303, 606)을 제공하고, 상기 수송층 및 상기 감광층은 상기 모놀리식 3차원 집적 회로(104, 302, 800)의 상위 레벨을 형성하고, 상기 상위 레벨은 상기 하위 레벨 위에 배치되는 단계;
    상기 복수의 픽셀의 각 픽셀에 대하여, 상기 상위 레벨(105, 604)의 선택된 위치에 감광성 소자(107, 301, 403, 423, 443, 500, 601, 710, 727, 752, 777)를 배치하고, 상기 감광성 소자를 상기 픽셀 내에 제공되는 제1 중간 단자(404a, 424a, 444, 703, 730, 778)에 회로적으로 연결하는 단계;
    각 픽셀의 감광성 소자(107, 301, 403, 423, 443, 500, 601, 710, 727, 752, 777)를 상기 픽셀의 능동 소자(110, 603)에 결합하는 단계; 및
    노출 주기 동안 상기 픽셀들의 감광성 소자에 의해 생성된 암전류를 실질적으로 억제하는 암전류 억제 회로(400, 420, 440)를 제공하는 단계;를 포함하고,
    상기 컨트롤부는, 주어진 픽셀이 판독될 때, 상기 픽셀의 상기 제1 중간 단자(404a, 424a, 444)를 상기 암전류 억제 회로(400, 420, 440)을 통해 상기 픽셀의 상기 출력 단자(706, 732, 757, 780)와 회로적으로 연결하거나 상기 픽셀의 상기 출력 단자 및 상기 암전류 억제 회로와 회로적으로 연결하는 이미지 센서 제조 방법.
  19. 청구항 18에 있어서,
    상기 컨트롤부는, 상기 복수의 픽셀들의 바이어싱을 위한 바이어싱 회로(103)을 더 포함하고,
    상기 암전류 억제 회로(400, 420)는 상기 픽셀들의 감광성 소자(403, 423, 443, 500, 601, 710, 727, 752)의 암 전도도에 실질적으로 매칭되는 암 전도도를 가지는 적어도 하나의 기준 소자(401, 421, 501, 502, 503, 504, 602, 702, 728, 753)를 포함하며,
    상기 방법은, 상기 복수의 픽셀들의 각 픽셀에 대하여, 상기 감광성 소자를 상기 픽셀 내에 제공되는 상기 제1 중간 단자(404a, 424a, 444, 703, 730)와 제1 바이어싱 단자(405, 425) 사이에 회로적으로 연결하는 단계;
    각 기준 소자를 상기 모놀리식 3차원 집적 회로(104, 302, 800) 내에 제공되는 제2 바이어싱 단자(406, 426)와 제2 중간 단자(404b, 424b, 707, 731) 사이에 회로적으로 연결하는 단계; 및
    상기 복수의 픽셀의 각 픽셀의 상기 제1 바이어싱 단자(405, 425) 및 상기 적어도 하나의 기준 소자의 상기 제2 바이어싱 단자(406, 426)를 상기 바이어싱 회로(103)에 회로적으로 연결하는 단계를 더 포함하며,
    상기 컨트롤부는, 주어진 픽셀이 판독될 때, 상기 픽셀의 제1 중간 단자(404a, 424a, 444, 703, 730) 및 상기 적어도 하나의 기준 소자의 제2 중간 단자(404b, 424b, 707, 731)를 상기 픽셀의 출력 단자(706, 732, 757)와 회로적으로 연결하는 이미지 센서 제조 방법.
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