JP2002033471A - 相互接続電極にもなりうる光検出器アレイ用金属光障壁 - Google Patents
相互接続電極にもなりうる光検出器アレイ用金属光障壁Info
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Abstract
(57)【要約】
【課題】マスキンク゛工程を削減し、ITOを接地またはハ゛イアスに
接続するためにＷ層の使用を可能にすること。 【解決手段】光帰還電流を接地又はハ゛イアス電位(38)に接
続するために必要とされるマスキンク゛工程の数は、従来のステ
ッフ゜を収集し次のように再構成することによって削減で
きる。（A)水素添加アモルファスシリコン（a-Si:H）のP層(17)を
固有水素添加アモルファスシリコンの下部層(20)上に堆積し、P層
の上部に導電ITO層(18)を堆積する。（B)ステッフ゜（A)で堆
積された全３層をハ゜ターン形成する。（C)光障壁として機
能するW層(19)を堆積してハ゜ターン形成する。前記（A)〜
（C)のステッフ゜は、従来の方法では３回必要であったマスキンク
゛工程と比較して、２回のみを必要とする。さらに、W層
は、ITOを接地又はハ゛イアス電位に接続するために使用可能
である。
接続するためにＷ層の使用を可能にすること。 【解決手段】光帰還電流を接地又はハ゛イアス電位(38)に接
続するために必要とされるマスキンク゛工程の数は、従来のステ
ッフ゜を収集し次のように再構成することによって削減で
きる。（A)水素添加アモルファスシリコン（a-Si:H）のP層(17)を
固有水素添加アモルファスシリコンの下部層(20)上に堆積し、P層
の上部に導電ITO層(18)を堆積する。（B)ステッフ゜（A)で堆
積された全３層をハ゜ターン形成する。（C)光障壁として機
能するW層(19)を堆積してハ゜ターン形成する。前記（A)〜
（C)のステッフ゜は、従来の方法では３回必要であったマスキンク
゛工程と比較して、２回のみを必要とする。さらに、W層
は、ITOを接地又はハ゛イアス電位に接続するために使用可能
である。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路内に構成
された光検出器のアレイに関し、とりわけ相互接続電極
にもなりうる光検出器アレイの金属光障壁に関する。
された光検出器のアレイに関し、とりわけ相互接続電極
にもなりうる光検出器アレイの金属光障壁に関する。
【０００２】
【従来の技術】デジタルイメージング装置は、集積回路
（IC）内に構成された光検出器のアレイを用いる場合が
多い。例えば、デジタルカメラは、PINダイオード（Pお
よびNはシリコンに対して通常の正負のイオンドーパン
トが存在することを示し、Iは真性（ドーピングされて
いない）シリコンの介在層を表す）のアレイを有するIC
を用いることができる。他の種類の光検出器のアレイも
可能であり、文書用スキャナまたは他の種類のファクシ
ミリ装置（例えば、「業務用コピー機）などもイメージ
ング装置である。いずれにしても、光に最も近く露出す
る光検出器アレイ構造の一部分（すなわちイメージが投
影（focus）または記録される光表面）は、アレイ中の
各光検出器に電気的に共通しており、光電流帰還として
機能し、電気的に接地されるか、またはおそらく何らか
のバイアス電位に電気的に接続される必要がある場合が
多い。アレイ中の全光検出器への共通接続は、ITO（イ
ンジウムスズ酸化物）など、光学的に透明である導電層
を用いて光検出器アレイの光表面を被覆することによっ
て実現される。被覆された光表面の下は半導体材料中の
区別される構造であり、画素レベルで個々の光センサー
として機能し、それぞれがソースフォロワなどのバッフ
ァ機構によって何らかの形態の測定回路に接続されてい
る。
（IC）内に構成された光検出器のアレイを用いる場合が
多い。例えば、デジタルカメラは、PINダイオード（Pお
よびNはシリコンに対して通常の正負のイオンドーパン
トが存在することを示し、Iは真性（ドーピングされて
いない）シリコンの介在層を表す）のアレイを有するIC
を用いることができる。他の種類の光検出器のアレイも
可能であり、文書用スキャナまたは他の種類のファクシ
ミリ装置（例えば、「業務用コピー機）などもイメージ
ング装置である。いずれにしても、光に最も近く露出す
る光検出器アレイ構造の一部分（すなわちイメージが投
影（focus）または記録される光表面）は、アレイ中の
各光検出器に電気的に共通しており、光電流帰還として
機能し、電気的に接地されるか、またはおそらく何らか
のバイアス電位に電気的に接続される必要がある場合が
多い。アレイ中の全光検出器への共通接続は、ITO（イ
ンジウムスズ酸化物）など、光学的に透明である導電層
を用いて光検出器アレイの光表面を被覆することによっ
て実現される。被覆された光表面の下は半導体材料中の
区別される構造であり、画素レベルで個々の光センサー
として機能し、それぞれがソースフォロワなどのバッフ
ァ機構によって何らかの形態の測定回路に接続されてい
る。
【０００３】各個別ピクセルセンサーと関連した信号レ
ベルは、センサーに到達する光量のみの関数であること
が理想である。しかし、実際問題としてこのような場合
はなく、追加の「暗電流」が存在し、その存在が考慮さ
れなければ、結果として生じるイメージの画質を劣化さ
せてしまう。暗電流を捕らえる際の第１のステップは、
それを測定することである。ただし、各個別ピクセルに
対して暗電流を実際に測定することは無理な場合が多
い。例えば、その測定には様々な理由で望ましくない実
際の光シャッタ機構が必要となる。好都合にも、ある光
センサー（例えば周辺装置のまわり）がアレイの一部と
して製造されているが全く露光しないというすばらしい
中間物が存在する。これらのセンサーの暗電流は測定さ
れ、平均化されて、アレイのバランスのために暗電流の
尺度として使用される。タングステン（W)などの光障壁
は、この目的のために使用されることが可能である。
ベルは、センサーに到達する光量のみの関数であること
が理想である。しかし、実際問題としてこのような場合
はなく、追加の「暗電流」が存在し、その存在が考慮さ
れなければ、結果として生じるイメージの画質を劣化さ
せてしまう。暗電流を捕らえる際の第１のステップは、
それを測定することである。ただし、各個別ピクセルに
対して暗電流を実際に測定することは無理な場合が多
い。例えば、その測定には様々な理由で望ましくない実
際の光シャッタ機構が必要となる。好都合にも、ある光
センサー（例えば周辺装置のまわり）がアレイの一部と
して製造されているが全く露光しないというすばらしい
中間物が存在する。これらのセンサーの暗電流は測定さ
れ、平均化されて、アレイのバランスのために暗電流の
尺度として使用される。タングステン（W)などの光障壁
は、この目的のために使用されることが可能である。
【０００４】上述のような種類のアレイに適する従来の
製造技術の１つは、以下のステップを含む。 （ａ）水素添加アモルファスシリコン（a-Si:H)のP層
を、固有水素添加アモルファスシリコンの下部層上に堆
積する。 （ｂ）水素添加アモルファスシリコンのP層および下部
固有層をパターン形成する。 （ｃ）導電ITO層を堆積してパターン形成する。 （ｄ）光障壁として機能するW層を堆積してパターン形
成する。
製造技術の１つは、以下のステップを含む。 （ａ）水素添加アモルファスシリコン（a-Si:H)のP層
を、固有水素添加アモルファスシリコンの下部層上に堆
積する。 （ｂ）水素添加アモルファスシリコンのP層および下部
固有層をパターン形成する。 （ｃ）導電ITO層を堆積してパターン形成する。 （ｄ）光障壁として機能するW層を堆積してパターン形
成する。
【０００５】IC製造において、上記のステップを実行す
るためには、３回のマスキング工程が必要である。各マ
スキング工程によって製造時の時間と費用が浪費され、
さらに各マスキング工程によって様々な故障メカニズム
の原因となりうるさらなる複雑性がもたらされる。
るためには、３回のマスキング工程が必要である。各マ
スキング工程によって製造時の時間と費用が浪費され、
さらに各マスキング工程によって様々な故障メカニズム
の原因となりうるさらなる複雑性がもたらされる。
【０００６】
【発明が解決しようとする課題】したがって、必要なマ
スキング工程の数が削減されることは望ましい。さら
に、ITO層が接地またはバイアス電位に接続される必要
があることも忘れてはならない。そして、マスキング工
程の増加、及び／又は歩留まりの低下という点で不利益
を被ることなくITO層を接地またはバイアス電位に接続
するための方法がさらに望まれる。
スキング工程の数が削減されることは望ましい。さら
に、ITO層が接地またはバイアス電位に接続される必要
があることも忘れてはならない。そして、マスキング工
程の増加、及び／又は歩留まりの低下という点で不利益
を被ることなくITO層を接地またはバイアス電位に接続
するための方法がさらに望まれる。
【０００７】
【問題を解決するための手段】必要とされるマスキング
工程の数は、上記のステップを収集し下記のように再構
成することによって削減できる。 （A)水素添加アモルファスシリコン（a-Si:H）のP層を
固有水素添加アモルファスシリコンの下部層上に堆積
し、P層の上部に導電ITO層を堆積する。 （B)ステップ（A)で堆積された全３層をパターン形成す
る。 （C)光障壁として機能するW層を堆積してパターン形成
する。
工程の数は、上記のステップを収集し下記のように再構
成することによって削減できる。 （A)水素添加アモルファスシリコン（a-Si:H）のP層を
固有水素添加アモルファスシリコンの下部層上に堆積
し、P層の上部に導電ITO層を堆積する。 （B)ステップ（A)で堆積された全３層をパターン形成す
る。 （C)光障壁として機能するW層を堆積してパターン形成
する。
【０００８】上記（A)〜（C)のステップは、２回のマス
キング工程のみを必要とする。さらに、W層は、ITOを接
地またはバイアスに接続するために使用可能である。
キング工程のみを必要とする。さらに、W層は、ITOを接
地またはバイアスに接続するために使用可能である。
【０００９】
【発明の実施の形態】図１を参照すると、図１は集積回
路上に構成された光センサーのアレイの断面の簡略図１
を示す。特に、集積回路の基部２は、一般に、ICの一部
分となり得る任意の他の種類の回路を示し、光センサー
のアレイを組み立てる場所としても機能する。同図は一
次元の２つの光センサーのみを示す。しかしながら、一
次元は可能であるが（例えばコンタクトイメージセンサ
ー風に）、より典型的な場合は、N×NまたはM×Nの光セ
ンサーからなる二次元のアレイが存在することは理解さ
れるであろう（ただしMおよびNは、例えば数百から千の
範囲のやや大きめとなっている）。
路上に構成された光センサーのアレイの断面の簡略図１
を示す。特に、集積回路の基部２は、一般に、ICの一部
分となり得る任意の他の種類の回路を示し、光センサー
のアレイを組み立てる場所としても機能する。同図は一
次元の２つの光センサーのみを示す。しかしながら、一
次元は可能であるが（例えばコンタクトイメージセンサ
ー風に）、より典型的な場合は、N×NまたはM×Nの光セ
ンサーからなる二次元のアレイが存在することは理解さ
れるであろう（ただしMおよびNは、例えば数百から千の
範囲のやや大きめとなっている）。
【００１０】まず第１に、当然のことながらある種の感
光性の半導体である光センサーのアレイを、基本画素ア
レイとして始める。好適な一実施形態において、この光
センサーはPINダイオードであり、基本画素はカソード
金属７，１１の領域の堆積物である。PNダイオードおよ
びフォトトランジスタなどの他の光センサーも使用可能
であるが、その場合、異なったアレイで開始される。適
切なカソード金属は、窒化チタン、タングステン、チタ
ンタングステン、特にタングステンである。カソード金
属のこれらの堆積物（７、１１）は、所望の画素のサイ
ズに関して相互接続金属（X Metal）の同等の出現物
（１３、１４）上に形成されるか、またはそれらは
（７、１１）、単純にカソード金属の広がりを相互接続
する端子の端部とすることができる。前者の場合、典型
的には一般に画素の数が大きく、かつ画素が二次元で形
成される際、相互接続するトレースの複数の面を必要と
する設けられているトレースのルーティングが生じ、一
方後者の場合、画素の数が小さく、または一次元で構成
される場合には十分である。このＩＣ製造の態様はよく
理解されており、相互接続金属はカソード金属と同じで
あってもなくてもよいことが理解されるであろう。
光性の半導体である光センサーのアレイを、基本画素ア
レイとして始める。好適な一実施形態において、この光
センサーはPINダイオードであり、基本画素はカソード
金属７，１１の領域の堆積物である。PNダイオードおよ
びフォトトランジスタなどの他の光センサーも使用可能
であるが、その場合、異なったアレイで開始される。適
切なカソード金属は、窒化チタン、タングステン、チタ
ンタングステン、特にタングステンである。カソード金
属のこれらの堆積物（７、１１）は、所望の画素のサイ
ズに関して相互接続金属（X Metal）の同等の出現物
（１３、１４）上に形成されるか、またはそれらは
（７、１１）、単純にカソード金属の広がりを相互接続
する端子の端部とすることができる。前者の場合、典型
的には一般に画素の数が大きく、かつ画素が二次元で形
成される際、相互接続するトレースの複数の面を必要と
する設けられているトレースのルーティングが生じ、一
方後者の場合、画素の数が小さく、または一次元で構成
される場合には十分である。このＩＣ製造の態様はよく
理解されており、相互接続金属はカソード金属と同じで
あってもなくてもよいことが理解されるであろう。
【００１１】次に、カソード金属堆積物７および１１
は、好適実施形態において、N型水素添加アモルファス
シリコン（a-Si:H)であるドーピングされたシリコン層
を受ける。そのようなN層は２つの代替スタイルが可能
である。層１０は、単純に、カソード金属の下部層１１
の「上部」（同一領域）にあり、層９は露出側端部とと
もにその上部を被覆することによって下方層７を囲む。
いずれの方法も選択可能である。N層９および１０は、
カソード金属からなるそれぞれの堆積物７および１１と
関連して、所望のPINダイオードのカソード部８を含
む。このカソード部８の製造も、周知である。
は、好適実施形態において、N型水素添加アモルファス
シリコン（a-Si:H)であるドーピングされたシリコン層
を受ける。そのようなN層は２つの代替スタイルが可能
である。層１０は、単純に、カソード金属の下部層１１
の「上部」（同一領域）にあり、層９は露出側端部とと
もにその上部を被覆することによって下方層７を囲む。
いずれの方法も選択可能である。N層９および１０は、
カソード金属からなるそれぞれの堆積物７および１１と
関連して、所望のPINダイオードのカソード部８を含
む。このカソード部８の製造も、周知である。
【００１２】カソード部８は、固有シリコンからなるI
層２０によって被覆される。I層２０上には、a-Si:Hか
らなるP層１７が堆積される。P層１７は光センサーのア
レイ中のPINダイオードのアノードを形成する。これら
のステップについても周知である。
層２０によって被覆される。I層２０上には、a-Si:Hか
らなるP層１７が堆積される。P層１７は光センサーのア
レイ中のPINダイオードのアノードを形成する。これら
のステップについても周知である。
【００１３】インジウムスズ酸化物（ITO)などの透過性
導体からなる層１８は、P層１７上に堆積される。その
目的は、入射光が下方のダイオードに透過可能としなが
ら、P層１７の横方向におけるアノード間の抵抗を効果
的にシャントして各ダイオードのアノードを、低い抵抗
路を介して共通領域に接続するためである。この全アノ
ードの共通接続部は光電流帰還路の一部分であり、典型
的に接地に接続されるか、またはバイアス電源に接続さ
れることもある。関係する１つの問題は、ITOからなる
透過性導体層１８をどのようにそのような接地またはバ
イアス電源に接続するかである。
導体からなる層１８は、P層１７上に堆積される。その
目的は、入射光が下方のダイオードに透過可能としなが
ら、P層１７の横方向におけるアノード間の抵抗を効果
的にシャントして各ダイオードのアノードを、低い抵抗
路を介して共通領域に接続するためである。この全アノ
ードの共通接続部は光電流帰還路の一部分であり、典型
的に接地に接続されるか、またはバイアス電源に接続さ
れることもある。関係する１つの問題は、ITOからなる
透過性導体層１８をどのようにそのような接地またはバ
イアス電源に接続するかである。
【００１４】一方、タングステン（W)からなる層２１に
言及する。タングステン（W)からなる層２１の一部分
は、光センサーのアレイの周辺部分の周辺に堆積され
る。その周辺部分（すなわち実際にはアレイの端部上）
に最も近いPINダイオードが、ITOからなる層１８上に堆
積されたW層２１の一部分である金属光障壁の範囲５に
よって画定された境界領域中にあるものとする。これに
よって、入射光４は、光センサー（そのカソードが１０
であるもの）に到達しなくなる。W層２１の範囲５によ
って画定された境界領域中のセンサーは、上述のように
暗電流を測定するために使用される。完全を期して、範
囲５の端部１９は暗電流測定の境界領域を画定するだけ
でなく、入射光３が実際のイメージを形成するために使
用可能なそのアレイ中の光センサー（例えばそのカソー
ドが９のもの）に到達する（光障壁中の）光開口部（ア
パーチャ）の周辺部分にもなる。
言及する。タングステン（W)からなる層２１の一部分
は、光センサーのアレイの周辺部分の周辺に堆積され
る。その周辺部分（すなわち実際にはアレイの端部上）
に最も近いPINダイオードが、ITOからなる層１８上に堆
積されたW層２１の一部分である金属光障壁の範囲５に
よって画定された境界領域中にあるものとする。これに
よって、入射光４は、光センサー（そのカソードが１０
であるもの）に到達しなくなる。W層２１の範囲５によ
って画定された境界領域中のセンサーは、上述のように
暗電流を測定するために使用される。完全を期して、範
囲５の端部１９は暗電流測定の境界領域を画定するだけ
でなく、入射光３が実際のイメージを形成するために使
用可能なそのアレイ中の光センサー（例えばそのカソー
ドが９のもの）に到達する（光障壁中の）光開口部（ア
パーチャ）の周辺部分にもなる。
【００１５】さて、どのようにしてITO（または他の透
過性導体）からなる層１８がIC上の所望の部分に電気的
に接続されるのかという問題を考察する。Ｗ層２１（ま
たは単なる光障壁）は、相互接続電極６として機能可能
である。図１に示すように、W層２１は光センサーのア
レイの盛り上がった部分の側部の直下、及びICの基部２
上に堆積され、所望のトレース（１２/１５または１
６）と電気的接触または相互接続を行なう。１２/１５
と１６の両方を示す。所与の実現において使用される際
のそれらの選択は、周囲の環境に依存する。なお、相互
接続電極６は単純にトレースまで狭くされ、１２/１５
または１６などの層間接続を用いずに所定の場所へルー
ティングされることも企図できる。最後に、光センサー
のアレイが基板材料中の凹み中に組み立てられて、W層
２１が完成すると、出るために上昇（図示のように「下
降」ではなく）するか、または単純にまっすぐ横切るか
という、交互の状態が発生する。
過性導体）からなる層１８がIC上の所望の部分に電気的
に接続されるのかという問題を考察する。Ｗ層２１（ま
たは単なる光障壁）は、相互接続電極６として機能可能
である。図１に示すように、W層２１は光センサーのア
レイの盛り上がった部分の側部の直下、及びICの基部２
上に堆積され、所望のトレース（１２/１５または１
６）と電気的接触または相互接続を行なう。１２/１５
と１６の両方を示す。所与の実現において使用される際
のそれらの選択は、周囲の環境に依存する。なお、相互
接続電極６は単純にトレースまで狭くされ、１２/１５
または１６などの層間接続を用いずに所定の場所へルー
ティングされることも企図できる。最後に、光センサー
のアレイが基板材料中の凹み中に組み立てられて、W層
２１が完成すると、出るために上昇（図示のように「下
降」ではなく）するか、または単純にまっすぐ横切るか
という、交互の状態が発生する。
【００１６】図２を参照すると、図２は図１の原理の適
用の結果である回路を図示する、簡易化されるとともに
非現実的に様式化された略図である。ICのシリコン中の
構造を指す参照番号の大部分は、図１の同等物と同じで
ある。PINダイオード２３〜２５およびそららの関連カ
ソードまたは相互接続金属は、矩形のボックスで図示さ
れており、点線のダイオードの記号は概略的に示されて
いる。各ダイオード２３〜２５は、それぞれの導体２６
〜２８によって、それぞれの測定回路３０〜３２に接続
される。各測定回路（例えば、アナログ−デジタル変換
器）は、どこかの適切な場所に送られる対応結果３３〜
３５を生成する（本発明の範囲外）。典型的に、各測定
回路は、照射された光検出器中で光電流を発生させるた
めに電位emf（起電力）を生成するバイアス回路３７に
接続される（３６）。このバイアス回路は、典型的に接
地されるタングステン相互接続電極６に接続される（３
８，１５，１６）。
用の結果である回路を図示する、簡易化されるとともに
非現実的に様式化された略図である。ICのシリコン中の
構造を指す参照番号の大部分は、図１の同等物と同じで
ある。PINダイオード２３〜２５およびそららの関連カ
ソードまたは相互接続金属は、矩形のボックスで図示さ
れており、点線のダイオードの記号は概略的に示されて
いる。各ダイオード２３〜２５は、それぞれの導体２６
〜２８によって、それぞれの測定回路３０〜３２に接続
される。各測定回路（例えば、アナログ−デジタル変換
器）は、どこかの適切な場所に送られる対応結果３３〜
３５を生成する（本発明の範囲外）。典型的に、各測定
回路は、照射された光検出器中で光電流を発生させるた
めに電位emf（起電力）を生成するバイアス回路３７に
接続される（３６）。このバイアス回路は、典型的に接
地されるタングステン相互接続電極６に接続される（３
８，１５，１６）。
【００１７】図３を参照すると、図３は、本発明の実行
と関連する処理方法を説明する簡略部分処理フローチャ
ート３９を示す。この部分フローチャート３９は図１に
記載のもののような構造を従来よりも少ない数のマスキ
ング工程でどのようにして製造するかに関する。なお、
ここでは、ICを組み立てるために必要な処理順序全体の
一部分のみを扱っているが、これは、簡潔にするため
に、また本発明の方法の実現の範囲外となり、本発明の
方法を実行する最良の形態に関係しないためICなどの実
際の製造に必要な前後のステップの両方を削除したため
である。
と関連する処理方法を説明する簡略部分処理フローチャ
ート３９を示す。この部分フローチャート３９は図１に
記載のもののような構造を従来よりも少ない数のマスキ
ング工程でどのようにして製造するかに関する。なお、
ここでは、ICを組み立てるために必要な処理順序全体の
一部分のみを扱っているが、これは、簡潔にするため
に、また本発明の方法の実現の範囲外となり、本発明の
方法を実行する最良の形態に関係しないためICなどの実
際の製造に必要な前後のステップの両方を削除したため
である。
【００１８】特に、ステップ４０はカソード（８）を作
成することである。カソード作成後、ステップ４１にお
いて、I層（２０）が堆積され、その後、ステップ４２
において、P層（１７）が堆積される。次のステップ４
３において、透過性導体（ITOからなる層１８）が堆積
される。その後、ステップ４４に関連する第１のマスキ
ング工程が行なわれ、ITO層１８がパターン形成され
る。従来の方法においては、P層（１７）の早い段階で
のパターン形成のステップが行われていたが、部分フロ
ーチャート３９において、かかるステップは存在しない
ことに留意すべきである。
成することである。カソード作成後、ステップ４１にお
いて、I層（２０）が堆積され、その後、ステップ４２
において、P層（１７）が堆積される。次のステップ４
３において、透過性導体（ITOからなる層１８）が堆積
される。その後、ステップ４４に関連する第１のマスキ
ング工程が行なわれ、ITO層１８がパターン形成され
る。従来の方法においては、P層（１７）の早い段階で
のパターン形成のステップが行われていたが、部分フロ
ーチャート３９において、かかるステップは存在しない
ことに留意すべきである。
【００１９】ステップ４５において、ITO，P，I材料か
らなる組合せ層をエッチングする。上部において、ITO
層は最初にエッチングされ、それによって他の層をエッ
チングする際の永久固定マスクとして機能可能となる。
この組合せ層のエッチングに必要とされるエッチング液
は同一でも、異なっていてもよく、他のプロセスパラメ
ータに依存する。いずれにしても、ITO、PおよびI層が
エッチングされると、ステップ４６において、残りのIT
Oからフォトレジストが除去される。
らなる組合せ層をエッチングする。上部において、ITO
層は最初にエッチングされ、それによって他の層をエッ
チングする際の永久固定マスクとして機能可能となる。
この組合せ層のエッチングに必要とされるエッチング液
は同一でも、異なっていてもよく、他のプロセスパラメ
ータに依存する。いずれにしても、ITO、PおよびI層が
エッチングされると、ステップ４６において、残りのIT
Oからフォトレジストが除去される。
【００２０】残りのステップ４７〜５０において、Wか
らなる層２１の堆積およびエッチングが行なわれる。ス
テップ４７において、W層２１の堆積が行なわれる。な
お、このステップ（４７）は、相互接続電極６（図１）
も形成するW材料の堆積を含むことが可能である。ステ
ップ４８において、「問題を解決するための手段」で述
べた第２のマスキング工程が行なわれ、W層のパターン
形成が行なわれる。ステップ４９において、Wのエッチ
ングが行なわれ（光障壁の形成を含むことも可能）、ス
テップ５０においてフォトレジストが除去される。この
ように、従来必要とされたものよりも１つ少ないマスキ
ング工程を使用して、図１に図示するような、さらに光
障壁にもなり得るWからなる相互接続電極を有するIC構
造が作成された。
らなる層２１の堆積およびエッチングが行なわれる。ス
テップ４７において、W層２１の堆積が行なわれる。な
お、このステップ（４７）は、相互接続電極６（図１）
も形成するW材料の堆積を含むことが可能である。ステ
ップ４８において、「問題を解決するための手段」で述
べた第２のマスキング工程が行なわれ、W層のパターン
形成が行なわれる。ステップ４９において、Wのエッチ
ングが行なわれ（光障壁の形成を含むことも可能）、ス
テップ５０においてフォトレジストが除去される。この
ように、従来必要とされたものよりも１つ少ないマスキ
ング工程を使用して、図１に図示するような、さらに光
障壁にもなり得るWからなる相互接続電極を有するIC構
造が作成された。
【００２１】
【発明の効果】本発明により、従来必要であった３回の
マスキング工程が２回だけとなる。また、Ｗ層がITOを
接地またはバイアスに接続するために使用可能となる。
マスキング工程が２回だけとなる。また、Ｗ層がITOを
接地またはバイアスに接続するために使用可能となる。
【図１】本発明の原理に従う集積回路上に構成された光
センサーのアレイの概略断面図である。
センサーのアレイの概略断面図である。
【図２】図１の原理の適用の結果としてできた回路を図
示する、簡易化されるとともに非現実的に様式化された
略図である。
示する、簡易化されるとともに非現実的に様式化された
略図である。
【図３】図１に関連した方法を説明する簡易フローチャ
ートである。
ートである。
１ 光検出器のアレイ ２ 基部 ３，４ 入射光 ６ 相互接続電極 ７、１１ カソード金属 ８ カソード部 ９、１０ N層 １２/１５、１６ トレース １７ P層 １８ ITO層 １９ 端部 ２０ Ｉ層 ２１ タングステン層 ２３〜２５ PINダイオード ２６〜２８ 導体 ３０〜３２ 測定回路 ３７ バイアス回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. Ｆターム(参考） 4M118 AA09 BA05 CA03 CA05 CA09 CB06 DD02 FB08 FB09 FB24 GB03 GB09 GB11 GB14 GB15 5C024 CY44 CY47 CY49 EX01 GX05 GX07 GX12 GX15 5F049 MA04 MB05 NA18 NB03 NB05 PA14 RA02 SE04 SE05 SE17 UA20
Claims (7)
- 【請求項１】集積回路内の光検出器のアレイ（１）であ
って、 それぞれが対応する測定回路（32〜30）に電気的に結合
された画素（８）の集合と、 前記画層の集合と同一の広がりを有し、それとともに感
光半導体のアレイを形成するドーピングされた材料から
なる層（17）と、 前記ドーピングされた材料からなる層上にあるとともに
同一の広がりを有し、個々の感光半導体内に流れる光電
流に対する帰還路の役割を果たす透過性導体からなる層
（18）と、 前記感光半導体のアレイが前記感光半導体のいくつか
（25）を含む境界領域に隣接する物理的周辺部分を有す
ることと、 前記物理的周辺部分に最も近い前記透過性導体層の一部
分上の光学的に非透過性の金属からなる層（21）とを含
み、前記光学的に非透過性の金属からなる層（21）は、
前記透過性導体からなる層の中央領域上まで延びて、入
射光（３）に応答する感光性導体を有する領域を囲むと
同時に、入射光（４）から前記境界領域中の前記感光性
導体をおおい隠す光周辺部（19）を形成し、また、前記
中央領域からさらに延びて（６）、帰還路光電流を伝達
する少なくとも１つの端子（15、16）と電気的接触を行
なう、光検出器のアレイ。 - 【請求項２】前記画素の集合と前記ドーピングされた材
料からなる層との間に介在する真性シリコンからなる層
（20）をさらに含む、請求項１記載の光検出器のアレ
イ。 - 【請求項３】前記感光半導体がPINダイオード（23〜2
5）である、請求項２記載の光検出器のアレイ。 - 【請求項４】前記透過性導体（18）がインジウムスズ酸
化物である、請求項１記載の光検出器のアレイ。 - 【請求項５】前記光学的に非透過性の金属（21）がタン
グステンである、請求項１記載の光検出器のアレイ。 - 【請求項６】集積回路製造の方法であって、 後に一部が除去されることになる、シリコンからなる少
なくとも１つの層（17）を堆積する（42）ステップと、 前記少なくとも１つのシリコンからなる層上に透過性導
体からなる層（18）を堆積するステップと、 前記透過性導体層をパターン形成する（44）ステップ
と、 前記パターン形成のステップにしたがって、前記透過性
導体の一部をエッチングによって除去する（45）ステッ
プと、 前記透過性導体層の前記パターン形成された部分および
エッチングされていない部分を前記少なくとも１つのシ
リコン層のためのパターン形成のステップとして使用
し、除去されるべきその一部分を画定するステップと、 除去されるべき前記少なくとも１つのシリコン層の前記
一部をエッチングによって除去する（45）ステップを含
む方法。 - 【請求項７】請求項６記載の前記ステップの後、前記透
過性導体上に、前記透過層導体からなる層を接続するた
めに所望される電位と電気的に接触している金属層を堆
積する（47）ステップと、 前記金属層をパターン形成し（48）、そのパターンが前
記電位への接続路を含む、ステップと、 前記金属層をエッチングする（49）ステップをさらに含
む、請求項６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/558,461 US6455836B1 (en) | 2000-04-25 | 2000-04-25 | Metallic optical barrier for photo-detector array is also interconnecting electrode |
| US09/558461 | 2000-04-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001124296A Expired - Fee Related JP3694655B2 (ja) | 2000-04-25 | 2001-04-23 | 光検出器のアレイを製造する方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005153680A Expired - Lifetime JP4403555B2 (ja) | 2000-04-25 | 2005-05-26 | 相互接続電極にもなりうる光検出器アレイ用金属光障壁 |
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| JP2008227451A (ja) * | 2007-03-14 | 2008-09-25 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| JP2019121804A (ja) * | 2018-01-10 | 2019-07-22 | パナソニックＩｐマネジメント株式会社 | イメージセンサ |
| US11955493B2 (en) | 2018-06-14 | 2024-04-09 | Panasonic Intellectual Property Management Co., Ltd. | Image sensor including control electrode, transparent electrode, and connection layer electrically connecting control electrode to side surface of transparent electrode |
| JP7536522B2 (ja) | 2020-06-16 | 2024-08-20 | キヤノン株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877993A (en) * | 1997-05-13 | 1999-03-02 | Micron Technology, Inc. | Memory circuit voltage regulator |
| US7038242B2 (en) * | 2001-02-28 | 2006-05-02 | Agilent Technologies, Inc. | Amorphous semiconductor open base phototransistor array |
| US6841411B1 (en) | 2003-06-30 | 2005-01-11 | Agilent Technologies, Inc. | Method of utilizing a top conductive layer in isolating pixels of an image sensor array |
| US7153744B2 (en) * | 2003-12-03 | 2006-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming self-aligned poly for embedded flash |
| KR100872719B1 (ko) * | 2007-04-17 | 2008-12-05 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그의 제조방법 |
| US8227887B2 (en) * | 2007-06-21 | 2012-07-24 | Sharp Kabushiki Kaisha | Photodetector and display device provided with the same |
| EP2662895B1 (en) | 2012-05-11 | 2014-06-25 | Nxp B.V. | Integrated circuit including a directional light sensor |
| US9331219B2 (en) * | 2012-05-11 | 2016-05-03 | Nxp, B.V. | Integrated circuit with directional light sensor, device including such an IC and method of manufacturing such an IC |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110179A (ja) * | 1982-12-16 | 1984-06-26 | Hitachi Ltd | 半導体装置およびその製造法 |
| US6326601B1 (en) * | 1999-07-19 | 2001-12-04 | Agilent Technologies, Inc. | Optical barrier |
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- 2000-04-25 US US09/558,461 patent/US6455836B1/en not_active Expired - Lifetime
-
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- 2001-04-23 JP JP2001124296A patent/JP3694655B2/ja not_active Expired - Fee Related
-
2005
- 2005-05-26 JP JP2005153680A patent/JP4403555B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168567B2 (en) | 2001-11-16 | 2007-01-30 | 3M Innovative Properties Company | Inflatable packaging system |
| US7168566B2 (en) | 2001-11-16 | 2007-01-30 | 3M Innovative Properties Company | Low profile inflatable package protection system |
| JP2008227451A (ja) * | 2007-03-14 | 2008-09-25 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| JP2019121804A (ja) * | 2018-01-10 | 2019-07-22 | パナソニックＩｐマネジメント株式会社 | イメージセンサ |
| US11955493B2 (en) | 2018-06-14 | 2024-04-09 | Panasonic Intellectual Property Management Co., Ltd. | Image sensor including control electrode, transparent electrode, and connection layer electrically connecting control electrode to side surface of transparent electrode |
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