JP2019113353A - 検査装置、撮像装置、電子機器および輸送装置 - Google Patents

検査装置、撮像装置、電子機器および輸送装置 Download PDF

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Abstract

【課題】ＢＩＳＴ回路を用いた複数の検査対象回路の検査時間を短縮する検査装置を提供する。【解決手段】検査装置は、複数のＢＩＳＴ回路７１、７２と、前記複数のＢＩＳＴ回路７１、７２による検査結果を示す複数の信号ｎｆａｉｌ１、ｎｆａｉｌ２に対して論理演算を行うことによって１つの信号ｎｆａｉｌを生成する結果合成部８と、を備える。【選択図】図２

Description

本発明は、検査装置、撮像装置、電子機器および輸送装置に関する。
メモリを検査するためにＢＩＳＴ（Built-In Self Test）回路を用いる手法が存在する。ＢＩＳＴ回路は、メモリにテストパターンを記憶し、メモリから読み出した値を期待値と比較することによって故障の有無を判定する。特許文献１には、検査対象が複数のメモリである場合に、１つのＢＩＳＴ回路でこれらのメモリを順に検査する技術が記載されている。
特開平６−１９４４２１号公報
複数の検査対象回路に対して１つのＢＩＳＴ回路を設けた場合に、順に検査を実行する必要があるので、検査時間が長くなる。本発明は、ＢＩＳＴ回路を用いた複数の検査対象回路の検査時間を短縮することを目的とする。
上記課題に鑑みて、複数のＢＩＳＴ回路と、前記複数のＢＩＳＴ回路による検査結果を示す複数の信号に対して論理演算を行うことによって１つの信号を生成する結果合成部と、を備えることを特徴とする検査装置が提供される。
上記手段により、ＢＩＳＴ回路を用いた複数の検査対象回路の検査時間が短縮する。
第１実施形態に係る撮像装置の一例の模式図である。 第１実施形態に係る列メモリからＢＩＳＴ回路の経路を表す一例の模式図である。 第１実施形態に係るＢＩＳＴ回路から結果合成部の一例の模式図である。 第１実施形態に係る結果合成部の一例の回路図である。 第１実施形態に係るＢＩＳＴ回路の動作例を説明するフロー図である。 第１実施形態に係る結果合成部の動作例を説明するフロー図である。 第１実施形態に係る検査装置全体の動作例を説明するフロー図である。 第１実施形態に係るレベル検査およびＢＩＳＴ検査が合格である場合のタイミングチャートである。 第１実施形態に係るＢＩＳＴ検査が不合格である場合のタイミングチャートである。 第１実施形態に係るＢＩＳＴ回路に接続されたノードがＨｉｇｈに縮退故障している場合のタイミングチャートである。 第１実施形態に係るＢＩＳＴ回路に接続されたノードがＬｏｗに縮退故障している場合のタイミングチャートである。 第１実施形態に係る撮像装置の動作例を説明するフロー図である。 第２実施形態に係る検査回路から信号合成部の一例の模式図である。 その他の実施形態に係る機器の一例の模式図である。 その他の実施形態に係る輸送機器の一例の模式図である。
添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。本発明の一部の実施形態は、ＢＩＳＴ検査およびレベル検査を行う検査装置に関する。ＢＩＳＴ検査とは、テストパターンを用いて検査対象回路の故障を検出するための検査のことである。レベル検査とは、ＢＩＳＴ検査の結果を示す信号が出力されるノードにおける縮退故障を検出するための検査のことである。以下では、そのような検査装置が撮像装置に搭載された例を扱う。
＜第１実施形態＞
図１のブロック図を参照して、第１実施形態に係る撮像装置１の概略について説明する。撮像装置１は、制御部２と、垂直走査部３と、画素部４と、列回路５と、水平走査部６と、信号出力部７と、結果合成部８と、ＣＰＵ９とを備える。制御部２は、ＣＰＵ９からの同期信号などの制御信号および動作モードなどの設定信号に応じて動作する。画素部４は、複数の行および複数の列をなすように配置された複数の画素で構成された画素アレイを備える。本明細書において、行方向とは図面における水平方向（横方向）であり、列方向とは図面における垂直方向（縦方向）である。
垂直走査部３は、制御部２からの制御信号に応じて、画素部４の読み出し走査と、電子シャッタ走査とを行う。列回路５は、増幅回路と、アナログデジタル変換（ＡＤ変換）回路と、列メモリ５１とを備える。列回路５は、画素部４からの信号を増幅回路によって増幅し、ＡＤ変換回路によってＡＤ変換を行い、デジタル信号として列メモリ５１に保持する。すなわち、列メモリ５１は、画素部４の画素アレイからの信号を記憶する。撮像装置１は２つの列回路５を備えており、例えば画素部４の奇数列の画素からの信号が一方の列回路５に供給され、画素部４の偶数列の画素からの信号が他方の列回路５に供給される。ＢＩＳＴ検査時に、制御部２により列回路５の各列メモリ５１にテストパターンが供給される。
水平走査部６は、制御部２からの制御信号を受けて、列回路５の列メモリ５１に保持された信号を順次走査し出力する。撮像装置１は、２つの列回路５に対応して２つの水平走査部６を備える。信号出力部７は、デジタル処理部と、ＢＩＳＴ回路７１、７２と、パラレル・シリアル変換回路と、ＬＶＤＳ（Low Voltage Differential Signaling）などの出力回路とを備える。信号出力部７は、水平走査部６から出力された信号をデジタル処理し、シリアルデータとして撮像装置１の外部に出力する。撮像装置１は、２つの水平走査部６に対応して２つの信号出力部７を備える。一方の信号出力部７がＢＩＳＴ回路７１を備え、他方の信号出力部７がＢＩＳＴ回路７２を備える。以下の説明において、別段の記載がない限りＢＩＳＴ回路７１についての説明はＢＩＳＴ回路７２についても同様に当てはまる。本実施形態で撮像装置１は２つのＢＩＳＴ回路７１、７２を備えるが、ＢＩＳＴ回路の個数はこれに限られず、撮像装置１は複数のＢＩＳＴ回路を含む。
結果合成部８はＢＩＳＴ回路７１、７２による検査結果を示す複数の信号に対して論理演算を行うことによって１つの信号を生成する。結果合成部８は別の回路内に含まれてもよい。複数のＢＩＳＴ回路７１、７２と１つの結果合成部８とによって検査回路が構成される。ＣＰＵ９は、撮像装置の全体的な制御を行う。ＣＰＵ９は、撮像装置１が搭載される撮像システム（例えばカメラ）内、すなわち撮像装置１の外部に設けられていてもよい。列回路５はＡＤ変換の機能を有しなくてもよく、例えば、撮像装置１の外部でＡＤ変換を行うように撮像装置１が構成されてもよい。この場合、水平走査部６および信号出力部７の構成もアナログ信号の処理に適合するように適宜変形される。制御部２、垂直走査部３、水平走査部６、信号出力部７および結果合成部８はそれぞれ回路で構成されてもよい。したがって、制御部２などは制御回路などと呼ばれてもよい。
図２のブロック図を参照して、ＢＩＳＴ回路７１、７２と結果合成部８とについて具体的に説明する。ＢＩＳＴ回路７１は、レベル出力部７１１と、合否判定部７１２とを含む。ＢＩＳＴ回路７２は、レベル出力部７２１と、合否判定部７２２とを含む。結果合成部８は、レベル検査部８１、８２と、論理積回路８３とを含む。レベル出力部７１１および合否判定部７１２のそれぞれは、ノードｎ０１を介してレベル検査部８１に検査結果信号ｎｆａｉｌ１を供給する。レベル出力部７２１および合否判定部７２２のそれぞれは、ノードｎ０２を介してレベル検査部８１に検査結果信号ｎｆａｉｌ２を供給する。検査結果信号ｎｆａｉｌ１、ｎｆａｉｌ２は、ＢＩＳＴ検査ではＢＩＳＴ検査の結果を示し、レベル検査では２種類のレベルを取る信号である。レベル検査部８１は、入力された検査結果信号ｎｆａｉｌ１のレベルに応じた信号を論理積回路８３に供給する。レベル検査部８２は、入力された検査結果信号ｎｆａｉｌ２のレベルに応じた信号を論理積回路８３に供給する。論理積回路８３は、レベル検査部８１からの出力とレベル検査部８２からの出力との論理積を検査結果信号ｎｆａｉｌとしてノードｎ０３へ出力する。
ＢＩＳＴ回路７１がＢＩＳＴ検査を行う際に、制御部２は、列回路５を制御することによって、列メモリ５１にテストパターンの検査値を書き込む。制御部２は、水平走査部６を制御することによって、その列メモリ５１の検査値を読み出し、信号出力部７の合否判定部７１２へ供給する。合否判定部７１２は、検査値に基づいて各テストパターンについて合否を判定し、判定結果をレベル検査部８１に供給する。以下の例で、合否判定部７１２は、判定結果が合格の場合に検査結果信号ｎｆａｉｌ１をＨｉｇｈとし、不合格の場合に検査結果信号ｎｆａｉｌ１をＬｏｗとする。レベル検査部８１はＨｉｇｈが入力された場合にＨｉｇｈを出力し、Ｌｏｗが入力された場合にＬｏｗを出力する。ＢＩＳＴ回路７２がＢＩＳＴ検査を行う場合も同様である。したがって、２つのＢＩＳＴ回路７１、７２の両方の判定結果が合格の場合に検査結果信号ｎｆａｉｌはＨｉｇｈとなり、少なくとも一方の判定結果が不合格の場合に検査結果信号ｎｆａｉｌはＬｏｗとなる。
図３のブロック図を参照して、レベル出力部７１１、７２１とレベル検査部８１、８２とについて具体的に説明する。本実施形態に係る検査装置は、レベル検査を実行する。具体的に、レベル検査では、ＢＩＳＴ回路７１、７２と結果合成部８とを接続する複数のノードｎ０１、ｎ０２における縮退故障を検出する検査が行われる。縮退故障とは、回路または素子の入力端子または出力端子が、Ｈｉｇｈ（論理値「１」）およびＬｏｗ（論理値「０」）のいずれか一方に固定された状態である。レベル出力部７１１は、第１レベル出力部７１１１と、第２レベル出力部７１１２とを含む。レベル検査において、第１レベル出力部７１１１は、自身に接続されたノードｎ０１へ第１レベルの信号を出力し、第２レベル出力部７１１２は、自身に接続されたノードｎ０１へ第２レベルの信号を出力する。このように、レベル出力部７１１は、検査のために、異なるレベルを持つ複数の信号を出力する。以下の例で、第１レベルの信号はＨｉｇｈであり、第２レベルの信号はＬｏｗであるとする。
レベル検査部８１は、ノードｎ０１から２種類のレベルの信号が供給されたかを判定するために、第１レベル検査部８１１と、第２レベル検査部８１２とを含む。第１レベル検査部８１１は、レベル検査部８１に供給された信号のレベルが第１レベルである場合にＨｉｇｈを保持し、それ以外の場合にＬｏｗを保持する。第２レベル検査部８１２は、レベル検査部８１に供給された信号のレベルが第２レベルである場合にＨｉｇｈを保持し、それ以外の場合にＬｏｗを保持する。レベル検査部８１は、レベル検査において、第１レベル検査部８１１と第２レベル検査部８１２との両方がＨｉｇｈを保持している場合にレベル検査の合格を示すレベルの信号（以下ではＨｉｇｈ）をノードｎ８８に供給する。レベル検査部８１は、それ以外の場合に不合格を示すレベルの信号（以下ではＬｏｗ）をノードｎ８８に供給する。
レベル出力部７２１は、第１レベル出力部７２１１と、第２レベル出力部７２１２とを含んでおり、レベル出力部７１１と同様に動作する。レベル検査部８２は、第１レベル検査部８２１と、第２レベル検査部８２２とを含んでおり、レベル検査部８１と同様に動作する。
レベル検査部８１の出力はノードｎ８８を通じて論理積回路８３の一方の入力端子に供給され、レベル検査部８２の出力はノードｎ８９を通じて論理積回路８３の他方の入力端子に供給される。したがって、結果合成部８は、ノードｎ０１におけるレベル検査の結果とノードｎ０２におけるレベル検査の結果との両方が合格の場合に、ノードｎ０３に出力される検査結果信号ｎｆａｉｌを、合格を示すレベルの信号（以下ではＨｉｇｈ）とする。結果合成部８は、少なくとも一方が不合格の場合に、ノードｎ０３に出力される検査結果信号ｎｆａｉｌを、不合格を示すレベルの信号（以下ではＬｏｗ）とする。
図４のブロック図を参照して、結果合成部８の具体的な構成例について説明する。レベル検査部８１は、上述の第１レベル検査部８１１および第２レベル検査部８１２の他に、論理積回路８１３、８１６と、ＦＦ８１４、８１７とを含む。論理積回路８１３の２つの入力端子は、ノードｎ０１とノードｎ０４とに接続されている。上述のように、ノードｎ０１には検査結果信号ｎｆａｉｌ１が供給される。ノードｎ０４には、検査開始信号ｂｉｓｔ＿ｓｔａｒｔが供給される。検査開始信号ｂｉｓｔ＿ｓｔａｒｔは、レベル検査及びＢＩＳＴ検査の開始を示す信号である。検査開始信号ｂｉｓｔ＿ｓｔａｒｔは、これらの検査の開始する場合にＬｏｗからＨｉｇｈに変化し、終了する場合にＨｉｇｈからＬｏｗに変化する。論理積回路８１３の出力端子はＦＦ８１４の入力端子に接続されている。ＦＦ８１４の出力端子はノードｎ８１５に接続されている。
第１レベル検査部８１１は、論理和回路８１１１と、ＦＦ８１１２とを含む。論理和回路８１１１の一方の入力端子はノードｎ８１５に接続されており、他方の入力端子はノードｎ８１１３に接続されている。論理和回路８１１１の出力端子はＦＦ８１１２の入力端子に接続されている。ＦＦ８１１２の出力端子はノードｎ８１１３に接続されている。
第２レベル検査部８１２は、論理積回路８１２１と、論理和回路８１２２と、ＦＦ８１２３とを含む。論理積回路８１２１の一方の入力端子は、論理否定回路を介してノードｎ８１５に接続されており、他方の入力端子はノードｎ８１１３に接続されている。論理和回路８１２２の一方の入力端子は論理積回路８１２１の出力端子に接続されており、他方の入力端子はノードｎ８１２４に接続されている。論理和回路８１２２の出力端子はＦＦ８１２３の入力端子に接続されている。ＦＦ８１２３の出力端子はノードｎ８１２４に接続されている。
論理積回路８１６の一方の入力端子はノードｎ８１５に接続されており、他方の入力端子はノードｎ８１２４に接続されている。論理積回路８１６の出力端子はＦＦ８１７の入力端子に接続されている。ＦＦ８１７の出力端子はノードｎ８８に接続されている。
レベル検査部８２は、上述の第１レベル検査部８２１および第２レベル検査部８２２の他に、論理積回路８２３、８２６と、ＦＦ８２４、８２７とを含む。レベル検査部８２の各素子の接続関係はレベル検査部８１のものと同様である。第１レベル検査部８２１は、論理和回路８２１１と、ＦＦ８２１２とを含む。第１レベル検査部８２１の各素子の接続関係は第１レベル検査部８１１のものと同様である。第２レベル検査部８２２は、論理積回路８２２１と、論理和回路８２２２と、ＦＦ８２２３とを含む。第２レベル検査部８２２の各素子の接続関係は第２レベル検査部８１２のものと同様である。結果合成部８は、ＦＦ８１４からノードｎ０３までと、ＦＦ８２４からノードｎ０３までとにおける縮退故障をロジックテスト（スキャンテスト）によって検出してもよい。論理積回路８１３、８２３の障害はレベル検査によって検出可能である。
図５のフロー図を参照して、レベル検査及びＢＩＳＴ検査におけるＢＩＳＴ回路７１の動作例について説明する。ＢＩＳＴ回路７２も同様の動作を行う。ＢＩＳＴ回路７２の動作では、図５のフロー図のｎｆａｉｌ１がｎｆａｉｌ２に置き換わる。ＢＩＳＴ回路７１は、Ｓ１１〜Ｓ１４においてレベル検査のための動作を行い、レベル検査が終了した後に、Ｓ１５においてＢＩＳＴ検査のための動作を行う。
Ｓ１１で、レベル出力部７１１は、Ｌｏｗである検査結果信号ｎｆａｉｌ１を出力する。Ｓ１２で、レベル出力部７１１は、Ｍサイクル（Ｍは１以上の整数）の間、Ｈｉｇｈである検査結果信号ｎｆａｉｌ１を出力する。Ｓ１２は具体的にＳ１２１〜Ｓ１２４によって構成される。Ｓ１２１で、レベル出力部７１１は、ループ変数Ｌｏｏｐに、事前に設定されたサイクル数Ｍを代入する。Ｓ１２２で、レベル出力部７１１は、Ｈｉｇｈである検査結果信号ｎｆａｉｌ１を出力する。Ｓ１２３で、レベル出力部７１１は、ループ変数Ｌｏｏｐの値を１だけデクリメントする。Ｓ１２４で、レベル出力部７１１は、ループ変数Ｌｏｏｐの値が０であるか否かを判定する。ループ変数Ｌｏｏｐの値が０である場合（Ｓ１２４で「Ｙｅｓ」）、レベル出力部７１１は処理をＳ１３１に進め、ループ変数Ｌｏｏｐの値が０でない場合（Ｓ１２４で「Ｎｏ」）、レベル出力部７１１は処理をＳ１２２に戻す。
Ｓ１３で、レベル出力部７１１は、Ｎサイクル（Ｎは１以上の整数）の間、Ｌｏｗである検査結果信号ｎｆａｉｌ１を出力する。Ｓ１３は具体的にＳ１３１〜Ｓ１３４によって構成される。Ｓ１３１〜Ｓ１３４は、サイクル数がＮである点を除いてＳ１２１〜Ｓ１２４と同様である。
Ｓ１４で、レベル出力部７１１は、Ｈｉｇｈである検査結果信号ｎｆａｉｌ１を出力する。Ｓ１５で、合否判定部７１２は、列メモリ５１のＢＩＳＴ検査のための動作を行う。具体的に、合否判定部７１２は、列メモリ５１に書き込まれた検査値に基づいて各テストパターンについて合否を判定する。
図６のフロー図を参照して、レベル検査及びＢＩＳＴ検査におけるレベル検査部８１の動作例について説明する。レベル検査部８２も同様の動作を行う。レベル検査部８２の動作では、図６のフロー図のｎｆａｉｌ１がｎｆａｉｌ２に置き換わる。レベル検査部８１は、Ｓ２１〜Ｓ２４においてレベル検査のための動作を行い、その後にＳ２５においてＢＩＳＴ検査のための動作を行う。
Ｓ２１で、レベル検査部８１は、ノードｎ８８のレベルをＬｏｗとする。Ｓ２２で、レベル検査部８１は、検査結果信号ｎｆａｉｌ１がＨｉｇｈであるか否かを判定する。検査結果信号ｎｆａｉｌ１がＨｉｇｈである場合（Ｓ２２で「Ｙｅｓ」）、レベル検査部８１は処理をＳ２３に進め、検査結果信号ｎｆａｉｌ１がＨｉｇｈでない場合（Ｓ２２で「Ｎｏ」）、レベル検査部８１は処理をＳ２２に戻す。Ｓ２３で、レベル検査部８１は、検査結果信号ｎｆａｉｌ１がＬｏｗであるか否かを判定する。検査結果信号ｎｆａｉｌ１がＬｏｗである場合（Ｓ２３で「Ｙｅｓ」）、レベル検査部８１は処理をＳ２４に進め、検査結果信号ｎｆａｉｌ１がＬｏｗでない場合（Ｓ２３で「Ｎｏ」）、レベル検査部８１は処理をＳ２３に戻す。
Ｓ２４で、レベル検査部８１は、ノードｎ８８のレベルをＨｉｇｈとする。Ｓ２５で、レベル検査部８１は、ＢＩＳＴ検査のための動作を行う。具体的に、レベル検査部８１は、検査結果信号ｎｆａｉｌ１がＨｉｇｈであればノードｎ８８のレベルをＨｉｇｈとし、検査結果信号ｎｆａｉｌ１がＬｏｗであればノードｎ８８のレベルをＬｏｗとする。
上述のように、レベル検査において、ＢＩＳＴ回路７１は、検査結果信号ｎｆａｉｌ１をＨｉｇｈにした後Ｌｏｗに切り替える。縮退故障が発生しなければ、図６のＳ２２及びＳ２３のそれぞれにおいて「Ｙｅｓ」となるので、レベル検査部８１はＳ２５でＢＩＳＴ検査を開始する。一方、縮退故障に起因して検査結果信号ｎｆａｉｌ１がＨｉｇｈのままであればＳ２３が「Ｙｅｓ」になることはなく、ＢＩＳＴ検査が開始されない。同様に、縮退故障に起因して検査結果信号ｎｆａｉｌ１がＬｏｗのままであればＳ２２が「Ｙｅｓ」になることはなく、ＢＩＳＴ検査が開始されない。いずれの場合も、縮退故障が発生した場合に、ノードｎ８８のレベルはＬｏｗのままとなる。
図７のフロー図を参照して、レベル検査及びＢＩＳＴ検査におけるＣＰＵ９の動作例について説明する。この動作はＣＰＵ９が行う代わりに別の回路が行ってもよい。Ｓ３１で、ＣＰＵ９は、ノードｎ０４に供給する検査開始信号ｂｉｓｔ＿ｓｔａｒｔをＬｏｗからＨｉｇｈに切り替える。これとともに、テストサイクル変数ｔｅｓｔ＿ｃｙｃｌｅに０を代入する。さらに、２つのＢＩＳＴ回路７１、７２のそれぞれに図５の動作を開始させ、２つのレベル検査部８１、８２のそれぞれに図６の動作を開始させる。
Ｓ３２で、ＣＰＵ９は、テストサイクル変数ｔｅｓｔ＿ｃｙｃｌｅの値がＭ＋Ｎ＋Ｐであるか否かを判定する。Ｍは図５のＳ１２１でループ変数Ｌｏｏｐに代入される値であり、ｎｆａｉｌ１＝Ｈｉｇｈとなるサイクル数を示す。Ｎは図５のＳ１３１でループ変数Ｌｏｏｐに代入される値であり、ｎｆａｉｌ１＝Ｌｏｗとなるサイクル数を示す。Ｐはそれ以外に必要なサイクル数であり、例えば信号経路に含まれるＦＦの段数や、ＢＩＳＴ回路７１、７２から結果合成部８までに発生する遅延などに基づいて事前に決定された値である。テストサイクル変数ｔｅｓｔ＿ｃｙｃｌｅの値がＭ＋Ｎ＋Ｐである場合（Ｓ３２で「Ｙｅｓ」）、ＣＰＵ９は処理をＳ３４に進め、テストサイクル変数ｔｅｓｔ＿ｃｙｃｌｅの値がＭ＋Ｎ＋Ｐでない場合（Ｓ３２で「Ｎｏ」）、ＣＰＵ９は処理をＳ３４に進める。
Ｓ３３で、ＣＰＵ９は、テストサイクル変数ｔｅｓｔ＿ｃｙｃｌｅの値を１だけインクリメントし、処理をＳ３２に戻す。Ｓ３４で、ＣＰＵ９は、ノードｎ０３に出力された検査結果信号ｎｆａｉｌがＨｉｇｈであるか否かを判定する。Ｓ３１でレベル検査を開始してから（Ｍ＋Ｎ＋Ｐ）サイクルが経過しているので、ノードｎ０１とノードｎ０２との両方に縮退故障が発生していなければ、上述のように、検査結果信号ｎｆａｉｌはＨｉｇｈとなる。そこで、検査結果信号ｎｆａｉｌがＨｉｇｈである場合（Ｓ３４で「Ｙｅｓ」）、ＣＰＵ９は処理をＳ３５に進め、検査結果信号ｎｆａｉｌがＨｉｇｈでない場合（Ｓ３４で「Ｎｏ」）、ＣＰＵ９は処理をＳ３６に進める。
Ｓ３５で、ＣＰＵ９は、ＢＩＳＴ検査に関する動作を開始する。具体的に、ＣＰＵ９は、制御部２を制御することによって、列メモリ５１にテストパターンを書き込む。この段階で、２つのＢＩＳＴ回路７１、７２のそれぞれは図５のＳ１５でＢＩＳＴ検査に関する動作を開始しており、２つのレベル検査部８１、８２のそれぞれは図６のＳ２５でＢＩＳＴ検査に関する動作を開始している。ＣＰＵ９は、検査結果信号ｎｆａｉｌがＨｉｇｈからＬｏｗに切り替わった場合に、２つの列メモリ５１の何れかが故障していることを検出し、それに応じた処理を行う。この処理は既存のものであってもよい。
Ｓ３６で、ＣＰＵ９は、ノードｎ０１とノードｎ０２との少なくとも一方で縮退故障が発生しているので、ＢＩＳＴ検査を行うことなく、故障発生に応じた処理を行う。この処理は、撮像装置１のユーザに対してエラーを通知することであってもよい。
図８〜図１１のタイミングチャートを参照して、レベル検査およびＢＩＳＴ検査の検査結果に応じた各ノードのレベルについて説明する。これらのタイミングチャートで「ｃｌｋ」は各回路に供給されるクロック信号を示す。それ以外は各ノードのレベルを示す。また、図５のＭ、Ｎそれぞれの値を２とし、図７のＰの値を４とする。Ｍ、Ｎ、Ｐの値はこれらとは異なっていてもよい。例えば、ＭとＮとは異なる値であってもよい。また、ＢＩＳＴ回路７１で用いられるＭ、Ｎの値と、ＢＩＳＴ回路７２で用いられるＭ、Ｎの値とは互いに異なっていてもよい。以下のタイミングチャートに示すように、ＢＩＳＴ回路７１とＢＩＳＴ回路７２とは、レベル検査を並行して実行し、その後にＢＩＳＴ検査を並行して実行する。
図８のタイミングチャートは、レベル検査およびＢＩＳＴ検査の両方の検査結果が合格となる場合を示す。時刻ｔ１で、ＣＰＵ９はＳ３１を開始する。これによって、ノードｎ０４のレベルがＬｏｗからＨｉｇｈに切り替わり、レベル検査が開始される。これ以降、ノードｎ０４のレベルはＨｉｇｈのまま維持される。また、ＢＩＳＴ回路７１、７２は、ＣＰＵ９からの検査開始の指示に応じてＳ１１を開始する。これによって、ノードｎ０１、ｎ０２のレベルがＬｏｗとなる。また、レベル検査部８１、８２は、ＣＰＵ９からの検査開始の指示に応じてＳ２１を開始する。これによって、ノードｎ８８、ｎ８９のレベルはＬｏｗとなる。
時刻ｔ２で、ＣＰＵ９はＳ３２を開始し、ＢＩＳＴ回路７１、７２はＳ１２を開始し、レベル検査部８１、８２はＳ２２を開始する。これによって、ノードｎ０１、ｎ０２のレベルがＬｏｗからＨｉｇｈに切り替わる。ＢＩＳＴ回路７１がＳ１２を開始する時刻とＢＩＳＴ回路７２がＳ１２を開始する時刻とは同じであってもよいし異なっていてもよい。
時刻ｔ３で、論理積回路８１３の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１４は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８１５のレベルがＬｏｗからＨｉｇｈに切り替わる。同様に、ＦＦ８２４は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８２５のレベルがＬｏｗからＨｉｇｈに切り替わる。
時刻ｔ４で、ＢＩＳＴ回路７１、７２はＳ１２を終了しＳ１３を開始する。これによって、ノードｎ０１、ｎ０２のレベルがＨｉｇｈからＬｏｗに切り替わる。論理和回路８１１１の一方の入力端子にＨｉｇｈが供給されているので、論理和回路８１１１はＦＦ８１１２の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１１２は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８１１３のレベルがＬｏｗからＨｉｇｈに切り替わる。ノードｎ８１１３は論理和回路８１１１の入力端子に接続されているので、この後にノードｎ８１５のレベルが変化しても、ＦＦ８１１２はＨｉｇｈを保持し続ける。ＦＦ８１１２がＨｉｇｈを保持することは、Ｓ２２でｎｆａｉｌ１＝Ｈｉｇｈであると判定されたことに相当する。そこで、レベル検査部８１は、Ｓ２３を開始する。同様に、ＦＦ８２１２は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８２１３がＬｏｗからＨｉｇｈに切り替わる。
時刻ｔ５で、論理積回路８１３の一方の入力端子（ノードｎ０１に接続された端子）にＬｏｗが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＬｏｗを供給する。そのため、ＦＦ８１４は内部状態をＬｏｗに変更し、それに応じてノードｎ８１５のレベルがＨｉｇｈからＬｏｗに切り替わる。同様に、ＦＦ８２４は内部状態をＬｏｗに変更し、それに応じてノードｎ８２５のレベルがＨｉｇｈからＬｏｗに切り替わる。
時刻ｔ６で、ＢＩＳＴ回路７１、７２はＳ１３を終了しＳ１４を開始する。これによって、ノードｎ０１、ｎ０２のレベルがＬｏｗからＨｉｇｈに切り替わる。論理積回路８１２１の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８１２１は論理和回路８１２２の一方の入力端子にＨｉｇｈを供給する。それに応じて、論理和回路８１２２はＦＦ８１２３の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１２３は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８１２４のレベルがＬｏｗからＨｉｇｈに切り替わる。ＦＦ８１１３がＨｉｇｈを保持することは、Ｓ２３でｎｆａｉｌ１＝Ｌｏｗであると判定されたことに相当する。同様に、ＦＦ８２２３は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８２２４のレベルがＬｏｗからＨｉｇｈに切り替わる。
時刻ｔ７で、論理積回路８１３の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１４は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８１５のレベルがＬｏｗからＨｉｇｈに切り替わる。同様に、ＦＦ８２４は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８２５のレベルがＬｏｗからＨｉｇｈに切り替わる。
時刻ｔ８で、論理積回路８１６の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８１６はＦＦ８１７の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１７は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８８のレベルがＬｏｗからＨｉｇｈに切り替わる。この動作がＳ２４に相当する。同様に、ＦＦ８２７は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８９のレベルがＬｏｗからＨｉｇｈに切り替わる。論理積回路８３の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８３はノードｎ０３に出力する検査結果信号ｎｆａｉｌのレベルをＬｏｗからＨｉｇｈに切り替える。
時刻ｔ９で、ＣＰＵ９はＳ３４を開始し、ＢＩＳＴ回路７１、７２はＳ１５を開始し、レベル検査部８１、８２はＳ２５を開始する。検査結果信号ｎｆａｉｌがＨｉｇｈであるので、ＣＰＵ９はＳ３５（ＢＩＳＴ検査）を開始する。以降の処理において、ＢＩＳＴ検査の結果が合格であれば、ＢＩＳＴ回路７１、７２はノードｎ０１、ｎ０２にＨｉｇｈの信号を供給し続ける。その結果、ノードｎ８８、ｎ８９のレベルがＨｉｇｈのままとなり、検査結果信号ｎｆａｉｌのレベルもＨｉｇｈのままとなる。時刻ｔ１０で、検査結果信号ｎｆａｉｌのレベルがＨｉｇｈのまますべてのＢＩＳＴ検査が終了すると、ＣＰＵ９はＢＩＳＴ検査が合格であると判定する。
図９のタイミングチャートは、レベル検査の検査結果が合格となり、ＢＩＳＴ検査の検査結果が不合格となる場合を示す。時刻ｔ１〜ｔ９は図８と同様であるので説明を省略する。時刻ｔ１１で、ＢＩＳＴ回路７１は、ＢＩＳＴ検査で不合格であることを判定すると、ノードｎ０１に供給する検査結果信号ｎｆａｉｌをＨｉｇｈからＬｏｗに切り替える。時刻ｔ１２で、論理積回路８１３の一方の入力端子（ノードｎ０１に接続された端子）にＬｏｗが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＬｏｗを供給する。そのため、ＦＦ８１４は内部状態をＬｏｗに変更し、それに応じてノードｎ８１５のレベルがＨｉｇｈからＬｏｗに切り替わる。
時刻ｔ１３で、論理積回路８１６の一方の入力端子（ノードｎ８１５に接続された端子）にＬｏｗが供給されているので、論理積回路８１６はＦＦ８１７の入力端子にＬｏｗを供給する。そのため、ＦＦ８１７は内部状態をＬｏｗに変更し、それに応じてノードｎ８８のレベルがＨｉｇｈからＬｏｗに切り替わる。論理積回路８３の一方の入力端子（ノードｎ８８に接続された端子）にＬｏｗが供給されているので、論理積回路８３はノードｎ０３に出力する検査結果信号ｎｆａｉｌのレベルをＨｉｇｈからＬｏｗに切り替える。ＣＰＵ９は、検査結果信号ｎｆａｉｌがＬｏｗになったことを検出すると、ＢＩＳＴ検査を打ち切り、ＢＩＳＴ検査が不合格であると判定する。
図１０のタイミングチャートは、ノードｎ０１においてＨｉｇｈを維持し続ける縮退故障が発生したことによってレベル検査の検査結果が不合格となる場合を示す。図１０に示すように、ノードｎ０１のレベルは常にＨｉｇｈである。ＢＩＳＴ回路７１、７２およびレベル検査部８２の動作は図８の場合と同様であるので説明を省略する。
時刻ｔ１における動作は図８の場合と同様である。しかし、ノードｎ０１で縮退故障が発生しているので、ＢＩＳＴ回路７１が検査結果信号ｎｆａｉｌ１をＬｏｗにしてもノードｎ０１のレベルはＨｉｇｈのままである。時刻ｔ２、ｔ３における動作は図８の場合と同様である。
時刻ｔ４で、ＢＩＳＴ回路７１はＳ１２を終了しＳ１３を開始する。しかし、ノードｎ０１で縮退故障が発生しているので、ノードｎ０１のレベルはＨｉｇｈのままである。図８の場合と同様に、ＦＦ８１１２は内部状態をＨｉｇｈに変更し、それに応じてノードｎ８１１３のレベルがＬｏｗからＨｉｇｈに切り替わる。
時刻ｔ５で、論理積回路８１３の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１４は内部状態をＨｉｇｈに維持し、それに応じてノードｎ８１５のレベルもＨｉｇｈのままである。
時刻ｔ６で、論理積回路８１２１の一方の入力端子（論理否定に接続された端子）にＬｏｗが供給されているので、論理積回路８１２１は論理和回路８１２２の一方の入力端子にＬｏｗを供給する。それに応じて、論理和回路８１２２はＦＦ８１２３の入力端子にＬｏｗを供給する。そのため、ＦＦ８１２３は内部状態をＬｏｗに維持し、それに応じてノードｎ８１２４のレベルもＬｏｗのままである。ＦＦ８１１３がＬｏｗを保持することは、Ｓ２３でｎｆａｉｌ１＝Ｌｏｗでないと判定されたことに相当する。そのため、レベル検査部８１はＳ２３を繰り返すことになり、Ｓ２４に処理を進めない。
時刻ｔ７で、論理積回路８１３の両方の入力端子にＨｉｇｈが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＨｉｇｈを供給する。そのため、ＦＦ８１４は内部状態をＨｉｇｈに維持し、それに応じてノードｎ８１５のレベルもＨｉｇｈのままである。
時刻ｔ８で、論理積回路８１６の一方の入力端子（ノードｎ８１２４に接続された端子）にＬｏｗが供給されているので、論理積回路８１６はＦＦ８１７の入力端子にＬｏｗを供給する。そのため、ＦＦ８１７は内部状態をＬｏｗに維持し、それに応じてノードｎ８８のレベルもＬｏｗのままである。論理積回路８３の一方の入力端子（ノードｎ８８に接続された端子）にＬｏｗが供給されているので、論理積回路８３はノードｎ０３に出力する検査結果信号ｎｆａｉｌのレベルをＬｏｗに維持する。
時刻ｔ９で、ＣＰＵ９はＳ３４を開始し、ＢＩＳＴ回路７１、７２はＳ１５を開始し、レベル検査部８２はＳ２５を開始する。レベル検査部８１はＳ２３を実行し続ける。検査結果信号ｎｆａｉｌがＬｏｗであるので、ＣＰＵ９はＳ３６（故障検出）を開始する。この場合に、ＣＰＵ９がＢＩＳＴ検出を行うことはない。
図１１のタイミングチャートは、ノードｎ０１においてＬｏｗを維持し続ける縮退故障が発生したことによってレベル検査の検査結果が不合格となる場合を示す。図１１に示すように、ノードｎ０１のレベルは常にＬｏｗである。ＢＩＳＴ回路７１、７２およびレベル検査部８２の動作は図８の場合と同様であるので説明を省略する。
時刻ｔ１、ｔ２における動作は図８の場合と同様である。しかし、ノードｎ０１で縮退故障が発生しているので、ＢＩＳＴ回路７１が検査結果信号ｎｆａｉｌ１をＨｉｇｈにしてもノードｎ０１のレベルはＬｏｗのままである。
時刻ｔ３で、論理積回路８１３の一方の入力端子（ノードｎ０１に接続された端子）にＬｏｗが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＬｏｗを供給する。そのため、ＦＦ８１４は内部状態をＬｏｗに維持し、それに応じてノードｎ８１５のレベルもＬｏｗのままである。
時刻ｔ４で、論理和回路８１１１の両方の入力端子にＬｏｗが供給されているので、論理和回路８１１１はＦＦ８１１２の入力端子にＬｏｗを供給する。そのため、ＦＦ８１１２は内部状態をＬｏｗに維持し、それに応じてノードｎ８１１３のレベルもＬｏｗのままである。ＦＦ８１１２がＬｏｗを保持することは、Ｓ２２でｎｆａｉｌ１＝Ｈｉｇｈでないと判定されたことに相当する。そのため、レベル検査部８１はＳ２２を繰り返すことになり、Ｓ２３に処理を進めない。
時刻ｔ５で、論理積回路８１３の一方の入力端子（ノードｎ０１に接続された端子）にＬｏｗが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＬｏｗを供給する。そのため、ＦＦ８１４は内部状態をＬｏｗに維持し、それに応じてノードｎ８１５のレベルもＬｏｗのままである。
時刻ｔ６で、論理積回路８１２１の一方の入力端子（ノードｎ８１１３に接続された端子）にＬｏｗが供給されているので、論理積回路８１２１は論理和回路８１２２の一方の入力端子にＬｏｗを供給する。それに応じて、論理和回路８１２２はＦＦ８１２３の入力端子にＬｏｗを供給する。そのため、ＦＦ８１２３は内部状態をＬｏｗに維持し、それに応じてノードｎ８１２４のレベルもＬｏｗのままとなる。
時刻ｔ７で、論理積回路８１３の一方の入力端子（ノードｎ０１に接続された端子）にＬｏｗが供給されているので、論理積回路８１３はＦＦ８１４の入力端子にＬｏｗを供給する。そのため、ＦＦ８１４は内部状態をＬｏｗに維持し、それに応じてノードｎ８１５のレベルもＬｏｗのままとなる。
時刻ｔ８で、論理積回路８１６の両方の入力端子にＬｏｗが供給されているので、論理積回路８１６はＦＦ８１７の入力端子にＬｏｗを供給する。そのため、ＦＦ８１７は内部状態をＬｏｗに維持し、それに応じてノードｎ８８のレベルもＬｏｗのままである。論理積回路８３の一方の入力端子（ノードｎ８８に接続された端子）にＬｏｗが供給されているので、論理積回路８３はノードｎ０３に出力する検査結果信号ｎｆａｉｌのレベルをＬｏｗに維持する。
時刻ｔ９で、ＣＰＵ９はＳ３４を開始し、ＢＩＳＴ回路７１、７２はＳ１５を開始し、レベル検査部８２はＳ２５を開始する。レベル検査部８１はＳ２２を実行し続ける。検査結果信号ｎｆａｉｌがＬｏｗであるので、ＣＰＵ９はＳ３６（故障検出）を開始する。この場合に、ＣＰＵ９がＢＩＳＴ検出を行うことはない。
図１２のフロー図を参照して、撮像装置１の動作例について説明する。撮像装置１は例えば車両に搭載される。Ｓ４１で、ＣＰＵ９は、初期動作を行う。具体的に、Ｓ４１１で、ＣＰＵ９は、撮像装置１の初期設定を行う。続いて、Ｓ４１２で、ＣＰＵ９は、図７の動作を実行する。
Ｓ４２で、ＣＰＵ９は、撮像動作を実行する。具体的にＳ４２１で、ＣＰＵ９は、１つのフレームを生成する。続いて、Ｓ４２２で、ＣＰＵ９は、図７の動作を実行する。Ｓ４３で、ＣＰＵ９は、撮像を終了すべきかを判定する。終了すべきであれば（Ｓ４３で「Ｙｅｓ」）、ＣＰＵ９は処理を終了し、終了すべきでなければ（Ｓ４３で「Ｎｏ」）、ＣＰＵ９は処理をＳ４２に戻す。
上記処理によれば、ＣＰＵ９は、撮像前と、撮像中のフレーム間の期間（いわゆる、垂直ブランキング期間）とにＢＩＳＴ回路７１、７２を用いた検査、すなわちレベル検査およびＢＩＳＴ検査を実行する。ＣＰＵ９は、レベル検査およびＢＩＳＴ検査の両方の結果が合格の場合に、図１２の動作を継続し、それ以外の場合に処理を終了する。実施形態では、複数の列メモリ５１に対するレベル検査およびＢＩＳＴ検査を並行して行うため、検査時間を短縮できる。
上述の実施形態では、検査回路はＢＩＳＴ検査とレベル検査との両方を実行する。これに代えて、検査回路はＢＩＳＴ検査とレベル検査とのうちのどちらか一方のみを実行してもよい。いずれの場合でも、ＢＩＳＴ回路７１、７２による検査結果を結果合成部８で合成することによって、ＢＩＳＴ回路７１、７２による検査を並行して行うことができるので、ＢＩＳＴ回路を用いた複数の検査対象回路の検査時間を短縮できる。上述の実施例では、ＢＩＳＴ回路の検査対象回路がメモリであったが、これに代えてＢＩＳＴ回路がロジック回路や他の回路を検査してもよい。
上述の実施形態において、ＢＩＳＴ回路７１、７２は互いに等しい回路構成を有してもよいし、異なる回路構成を有してもよい。ＢＩＳＴ回路７１、７２は、異なる回路構成を有する場合であっても、上述の図５の動作を実行する。
＜第２実施形態＞
図１３のブロック図を参照して、第２実施形態に係る検査装置について説明する。制御部２２００は複数の同一の検査回路２７００を制御する。各検査回路２７００は、レベル出力部７１１を有する。検査装置２８００は、２つの同一のレベル検査部８１と、論理積回路８３とを含む。一方の検査回路２７００はノードｎ２００１を介して一方のレベル検査部８１に接続されており、他方の検査回路２７００はノードｎ２００２を介して他方のレベル検査部８１に接続されている。検査装置２８００は、論理積回路８３からノードｎ２００３を介して検査結果信号ｎｆａｉｌをＡＴＥ（Automated Test Equipment）に供給する。
＜その他の実施形態＞
以下、上述の実施形態に係る撮像装置１の応用例として、撮像装置１が組み込まれたカメラやスマートフォンなどの電子機器、自動車などの輸送機器について例示的に説明する。ここで、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータやタブレットのような携帯端末など）も含まれる。
図１４は、撮像装置ＩＭを搭載した機器ＥＱＰの模式図である。機器ＥＱＰの一例は、カメラやスマートフォンなどの電子機器（情報機器）、自動車や飛行機などの輸送機器である。撮像装置ＩＭは、画素ＰＸがアレイ状に配された撮像領域ＩＭＲが設けられた半導体チップを含む半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学系ＯＰＴは撮像装置ＩＭに結像するものであり、例えばレンズやシャッタ、ミラーである。制御装置ＣＴＲＬは撮像装置ＩＭの動作を制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは撮像装置ＩＭから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体デバイスである。表示装置ＤＳＰＬは撮像装置ＩＭで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、撮像装置ＩＭで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッタ動作のために光学系ＯＰＴの部品を駆動することができる。機器ＥＱＰでは、撮像装置ＩＭから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、撮像装置ＩＭが有する制御／信号処理回路ＣＴＬなどに含まれる記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えていてもよい。
撮像装置ＩＭの組み込まれたカメラは、監視カメラや、自動車や鉄道車両などの輸送機器に搭載される車載カメラなどにも適用されうる。ここでは、撮像装置ＩＭが組み込まれたカメラを輸送機器に適用した例を説明する。輸送機器２１００は、例えば、図１５（ａ）、１５（ｂ）に示す車載カメラ２１０１を備えた自動車である。図１５（ａ）は、輸送機器２１００の外観と主な内部構造を模式的に示している。輸送機器２１００は、撮像装置２１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０３、警報装置２１１２、制御装置２１１３を備える。
撮像装置２１０２には、上述の撮像装置ＩＭが用いられる。警報装置２１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。制御装置２１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、輸送機器２１００が制御装置２１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。
図１５（ｂ）は、輸送機器２１００のシステム構成を示すブロック図である。輸送機器２１００は、撮像装置２１０２と撮像装置２１０２とを含む。つまり、本実施形態の車載カメラはステレオカメラである。撮像装置２１０２には、光学部２１１４により被写体像が結像される。撮像装置２１０２から出力された画素信号は、画像前処理部２１１５によって処理され、そして、撮像システム用集積回路２１０３に伝達される。画像前処理部２１１５は、Ｓ−Ｎ演算や、同期信号付加などの処理を行う。上述の信号処理部９０２は、画像前処理部２１１５および撮像システム用集積回路２１０３の少なくとも一部に相当する。
撮像システム用集積回路２１０３は、画像処理部２１０４、メモリ２１０５、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８、異常検出部２１０９、および、外部インターフェース（Ｉ／Ｆ）部２１１６を備える。画像処理部２１０４は、撮像装置２１０２のそれぞれの画素から出力される信号を処理して画像信号を生成する。また、画像処理部２１０４は、画像信号の補正や異常画素の補完を行う。メモリ２１０５は、画像信号を一時的に保持する。また、メモリ２１０５は、既知の撮像装置２１０２の異常画素の位置を記憶していてもよい。光学測距部２１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部２１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部２１０８は、画像信号を解析して、輸送機器、人物、標識、道路などの被写体の認知を行う。異常検出部２１０９は、撮像装置２１０２の故障、あるいは、誤動作を検知する。異常検出部２１０９は、故障や誤動作を検知した場合には、制御装置２１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部２１１６は、撮像システム用集積回路２１０３の各部と、制御装置２１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。
輸送機器２１００は、車両情報取得部２１１０および運転支援部２１１１を含む。車両情報取得部２１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。
運転支援部２１１１は、衝突判定部を含む。衝突判定部は、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部２１０６や視差演算部２１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。
運転支援部２１１１が他の物体と衝突しないように輸送機器２１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。
輸送機器２１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション、エンジン、モーター、車輪、プロペラ等の、移動あるいはその補助に用いられる駆動装置を具備する。また、輸送機器２１００は、それらの制御ユニットを含む。制御ユニットは、制御装置２１１３の制御信号に基づいて、対応する駆動装置を制御する。
本実施形態に用いられた撮像システムは、自動車や鉄道車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの輸送機器にも適用することができる。加えて、輸送機器に限らず、高度道路交通システム（ＩＴＳ）など、広く物体認識を利用する機器に適用することができる。
１ 撮像装置、５１ 列メモリ、７１ ＢＩＳＴ回路、８ 結果合成部
上記課題に鑑みて、それぞれが、検査対象回路から出力されるテストパターンと期待値とを比較し、比較結果を示す信号を検査結果として出力する複数のＢＩＳＴ回路と、前記複数のＢＩＳＴ回路による検査結果を示す複数の信号に対して論理演算を行うことによって１つの信号を生成する結果合成部と、を備え、前記結果合成部は、縮退故障を検出するレベル検査を行うための複数のレベル検査回路を含み、前記複数のＢＩＳＴ回路のそれぞれに、前記複数のレベル検査回路の対応する１つが接続されていることを特徴とする検査装置が提供される。

Claims (12)

  1. 複数のＢＩＳＴ回路と、
    前記複数のＢＩＳＴ回路による検査結果を示す複数の信号に対して論理演算を行うことによって１つの信号を生成する結果合成部と、を備えることを特徴とする検査装置。
  2. 前記複数のＢＩＳＴ回路及び前記結果合成部は、
    テストパターンを用いて検査対象回路の故障を検出するＢＩＳＴ検査と、
    前記複数のＢＩＳＴ回路と前記結果合成部とを接続する複数のノードにおける縮退故障を検出するレベル検査とを行うことを特徴とする請求項１に記載の検査装置。
  3. 前記レベル検査において、
    前記複数のＢＩＳＴ回路のそれぞれは、前記複数のノードのうち自身に接続されたノードへ２種類のレベルの信号を順に出力し、
    前記結果合成部は、前記複数のノードのそれぞれから前記２種類のレベルの信号が供給されたかを判定することを特徴とする請求項２に記載の検査装置。
  4. 前記複数のＢＩＳＴ回路及び前記結果合成部は、前記レベル検査が終了した後に前記ＢＩＳＴ検査を開始することを特徴とする請求項２又は３の何れか１項に記載の検査装置。
  5. 前記複数のＢＩＳＴ回路は前記レベル検査を並行して実行することを特徴とする請求項２乃至４の何れか１項に記載の検査装置。
  6. 前記複数のＢＩＳＴ回路は互いに等しい回路構成を有することを特徴とする請求項１乃至５の何れか１項に記載の検査装置。
  7. 前記検査装置は、画素アレイからの信号を記憶する複数のメモリを備える撮像装置に搭載されており、
    前記複数のＢＩＳＴ回路は前記複数のメモリの検査を行う
    ことを特徴とする請求項１乃至６の何れか１項に記載の検査装置。
  8. 前記複数のＢＩＳＴ回路は、前記撮像装置による撮像前に前記複数のメモリの検査を実行することを特徴とする請求項７に記載の検査装置。
  9. 前記複数のＢＩＳＴ回路は、前記撮像装置による撮像中のフレーム間のブランキング期間に前記複数のメモリの検査を実行することを特徴とする請求項７又は８に記載の検査装置。
  10. 画素アレイと、
    前記画素アレイからの信号を記憶する複数のメモリと、
    請求項１乃至９の何れか１項に記載の検査装置と、
    を備え、
    前記検査装置の複数のＢＩＳＴ回路は、前記複数のメモリの検査を行うことを特徴とする撮像装置。
  11. 請求項１０に記載の撮像装置と、
    前記撮像装置から出力された信号を処理する処理装置と、
    を備えることを特徴とする電子機器。
  12. 駆動装置を備える輸送機器であって、請求項１０に記載の撮像装置を搭載し、前記撮像装置で得られた情報に基づいて前記駆動装置を制御する制御装置を備えることを特徴とする輸送機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022014149A1 (ja) * 2020-07-14 2022-01-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、車両制御システム、および、固体撮像素子の制御方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3298955B2 (ja) 1992-12-24 2002-07-08 川崎マイクロエレクトロニクス株式会社 半導体装置
US5991898A (en) * 1997-03-10 1999-11-23 Mentor Graphics Corporation Arithmetic built-in self test of multiple scan-based integrated circuits
JP2000230965A (ja) 1999-02-09 2000-08-22 Hitachi Ltd 半導体集積回路装置
US6950974B1 (en) * 2001-09-07 2005-09-27 Synopsys Inc. Efficient compression and application of deterministic patterns in a logic BIST architecture
US7269766B2 (en) * 2001-12-26 2007-09-11 Arm Limited Method and apparatus for memory self testing
EP1595211B1 (en) * 2003-02-13 2008-07-09 Mentor Graphics Corporation Compressing test responses using a compactor
JP3866216B2 (ja) * 2003-04-10 2007-01-10 松下電器産業株式会社 半導体集積回路およびその検査方法
JP2006073917A (ja) 2004-09-06 2006-03-16 Nec Electronics Corp 集積回路
CN100592096C (zh) * 2004-10-15 2010-02-24 创世纪微芯片公司 使用内部实速逻辑-bist的逻辑模块的自动故障测试
JP4782524B2 (ja) 2005-09-29 2011-09-28 株式会社東芝 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム
JP4963196B2 (ja) 2006-07-12 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4799580B2 (ja) * 2008-03-31 2011-10-26 株式会社東芝 半導体集積回路
IT1392071B1 (it) * 2008-11-27 2012-02-09 St Microelectronics Srl Metodo per eseguire un testing elettrico di dispositivi elettronici
CN102157205B (zh) * 2011-05-10 2015-09-30 北京航空航天大学 一种对fpga内部嵌入式多位存储器故障的测试方法
GB2549280B (en) * 2016-04-11 2020-03-11 Advanced Risc Mach Ltd Self-testing in a processor core
KR102546186B1 (ko) * 2016-05-18 2023-06-22 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그의 구동 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022014149A1 (ja) * 2020-07-14 2022-01-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、車両制御システム、および、固体撮像素子の制御方法

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