JP2019103154A - スイッチングレギュレータ - Google Patents

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Abstract

【課題】ＰＦＭ動作においても出力電圧のリップルが小さいスイッチングレギュレータを提供する。【解決手段】一端が出力端子に接続されたインダクタと、電源端子とインダクタの他端との間に接続されたスイッチング素子と、出力電圧に基づく電圧と第１基準電圧との差を増幅し、第１誤差電圧を出力する誤差増幅回路と、第１誤差電圧と第２基準電圧とを比較し、第１または第２レベルの比較結果信号を出力するＰＦＭ比較回路と、比較結果信号が第１レベルのとき所定周波数のクロック信号を出力し、比較結果信号が第２レベルのときクロック信号の出力を停止する発振回路と、入力ノードに第１誤差電圧が入力され、出力ノードに第２誤差電圧を出力する周波数特性分離回路と、周波数特性分離回路の出力ノードに接続された位相補償回路と、第２誤差電圧と発振回路の出力とに基づいて、スイッチング素子を所望のパルス幅でオンオフするＰＷＭ変換回路１５０と、を備える。【選択図】図１

Description

本発明は、スイッチングレギュレータに関する。
図８に、従来のスイッチングレギュレータ８００の回路図を示す。
従来のスイッチングレギュレータ８００は、電源端子８０１と、接地端子８０２と、基準電圧源８１０と、誤差増幅回路８１１と、基準電圧源８１２と、ＰＦＭ比較回路８１３と、発振回路８１４と、ＰＭＯＳトランジスタ８３０と、ＮＭＯＳトランジスタ８３１と、インダクタ８４０と、容量８４１と、抵抗８４３及び８４４と、出力端子８４２と、電流電圧変換回路８２０、スロープ電圧生成回路８２１、ＰＷＭ比較回路８２２、制御回路８２３、及び逆流検出回路８２４からなるＰＷＭ変換回路８５０と、容量８６１及び抵抗８６２からなる位相補償回路８６０とを備え、これらが図示のように接続されて構成されている（例えば、特許文献１参照）。
誤差増幅回路８１１は、出力端子８４２の電圧ＶＯＵＴを抵抗８４３と抵抗８４４とで分圧した電圧ＶＦＢと基準電圧源８１０の基準電圧ＶＲＥＦ１とを比較して、誤差電圧ＶＥＲＲを出力する。
電流電圧変換回路８２０は、ＰＭＯＳトランジスタ８３０のソース電流を電圧に変換し、スロープ電圧生成回路８２１に出力する。スロープ電圧生成回路８２１は、電流電圧変換回路８２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路８２２は、誤差電圧ＶＥＲＲと電圧ＶＣＳとを比較し、比較結果信号ＣＭＰＷを制御回路８２３に出力する。
ＰＦＭ比較回路８１３は、基準電圧源８１２の基準電圧ＶＲＥＦ２と誤差電圧ＶＥＲＲとを比較し、比較結果信号ＣＭＰＦを発振回路８１４に出力する。発振回路８１４は、比較結果信号ＣＭＰＦがローレベルのとき、所定の周波数で発振し（イネーブルされ）、出力信号ＣＬＫとしてクロック信号を出力する。また、発振回路８１４は、比較結果信号ＣＭＰＦがハイレベルのとき、発振を停止し（ディスエーブルされ）、出力信号ＣＬＫをローレベルに固定する。
逆流検出回路８２４は、ＮＭＯＳトランジスタ８３１のドレイン電圧とソース電圧とを比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路８２３に出力する。
制御回路８２３は、入力された各信号に従って、ＰＭＯＳトランジスタ８３０とＮＭＯＳトランジスタ８３１のオン・オフを制御する。
インダクタ８４０と容量８４１は、ＰＭＯＳトランジスタ８３０のドレインから出力される電圧ＶＳＷを平滑する。
このような構成によって負帰還ループが機能し、スイッチングレギュレータ８００は、電圧ＶＦＢが基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子８４２に電圧ＶＯＵＴを生成する。なお、特許文献１には示されていないが、一般に、誤差増幅回路８１１の出力には、図１に示すように、位相補償回路８６０が接続されており、これにより、負帰還ループが発振することを抑制している。
かかるスイッチングレギュレータ８００では、出力端子８４２に接続される負荷に流れる電流（負荷電流）の大きさによって、以下のように、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作が切り替わる。
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように誤差電圧ＶＥＲＲが上昇する。したがって、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２よりも定常的に大きくなり、発振回路８１４は、出力信号ＣＬＫとして所定周波数のクロック信号を出力し続ける。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路８５０は、ＰＭＯＳトランジスタ８３０をオンさせ、ＮＭＯＳトランジスタ８３１をオフさせる。このとき、ＰＭＯＳトランジスタ８３０のオン時間を制御する信号のパルス幅は、ＰＷＭ変換回路８５０により決定される。このように、負荷電流が大きい場合には、スイッチングレギュレータ８００は、ＰＷＭ動作となる。
その後、上述の状態から、負荷電流が小さくなった場合、負荷電流が小さくなってすぐの時点では、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２よりも定常的に大きい状態が続いている。しかし、負荷電流が小さくなっていることから、負荷電流による出力電圧ＶＯＵＴの低下が少ないため、ＰＭＯＳトランジスタ８３０をオンさせることによる出力電圧ＶＯＵＴの上昇が大きくなる。したがって、この出力電圧ＶＯＵＴの上昇を補うように誤差電圧ＶＥＲＲが低下し、基準電圧ＶＲＥＦ２よりも低い電圧値となる。よって、ＰＭＯＳトランジスタ８３０がオフとなり、出力電圧ＶＯＵＴは、低下していく。
そして、誤差電圧ＶＥＲＲが上昇していき基準電圧ＶＲＥＦ２よりも大きくなると、発振回路８１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路８５０は、ＰＭＯＳトランジスタ８３０をオンさせ、ＮＭＯＳトランジスタ８３１をオフさせる。このとき、負荷電流が小さいことから、ＰＭＯＳトランジスタ８３０がオンしたことにより、出力電圧ＶＯＵＴがすぐに所望の電圧値を上回るため、誤差電圧ＶＥＲＲは低下する。すると、ＰＷＭ変換回路８５０は、ＰＭＯＳトランジスタ８３０をオフさせ、ＮＭＯＳトランジスタ８３１をオンさせる。また、発振回路８１４は、出力信号ＣＬＫをローレベルに固定する。このように、負荷電流が小さい場合には、発振回路８１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ８００は、ＰＦＭ動作となる。
以上のように、従来のスイッチングレギュレータ８００は、誤差電圧ＶＥＲＲと基準電圧ＶＲＥＦ２とを比較してＰＷＭ動作とＰＦＭ動作を切り替える方式を採用することにより、負荷電流が小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることを可能としている。
特開２０１０−６８６７１号公報
しかしながら、上記のような従来のスイッチングレギュレータ８００では、ＰＦＭ動作において、ＰＭＯＳトランジスタ８３０のスイッチング動作が複数回連続して発生し、出力電圧ＶＯＵＴのリップル電圧が大きくなるという課題があった。
この原因は、位相補償回路８６０を構成している容量８６１及び抵抗８６２によって、誤差増幅回路８１１の出力信号である誤差電圧ＶＥＲＲが鈍ることから、発振回路８１４がディスエーブルされるタイミングが遅れ、発振回路８１４の出力にクロック信号が複数回出力されてしまうためである。
かかる原因について、以下、図９を用いて詳細に説明する。
図９は、従来のスイッチングレギュレータ８００におけるインダクタ８４０に流れるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ、比較結果信号ＣＭＰＦ、発振回路８１４の出力信号ＣＬＫの波形を示している。
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、ＰＭＯＳトランジスタ８３０は、スイッチング動作を停止している。出力電圧ＶＯＵＴの低下に伴って電圧ＶＦＢも低下していき、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると、誤差電圧ＶＥＲＲが上昇していく。時刻ｔ１において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を上回り、比較結果信号ＣＭＰＦがローレベルに切り替わると、信号ＣＬＫとしてクロック信号が出力され、ＰＭＯＳトランジスタ８３０がオンし、インダクタ電流ＩＬが流れる。これにより、出力電圧ＶＯＵＴが上昇していく。時刻ｔ２において、出力電圧ＶＯＵＴが所望の電圧値ＶＴＧを上回る、すなわち、電圧ＶＦＢが基準電圧ＶＲＥＦ１を上回ると、誤差電圧ＶＥＲＲが低下し始める。そして、時刻ｔ３において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を下回ると、比較結果信号ＣＭＰＦがハイレベルに切り替わる。ここで、上述のとおり、誤差増幅回路８１１の出力には位相補償回路８６０が接続されていることから、誤差電圧ＶＥＲＲは、誤差増幅回路８１１の出力電流を容量８６１で積分したもとなるため、鈍った信号となり、時刻ｔ２から緩やかに低下していく。このため、誤差電圧ＶＥＲＲが時刻ｔ２で低下し始めてから（すなわち、誤差電圧ＶＥＲＲの変化の方向が切り替わってから）基準電圧ＶＲＥＦ２を下回る（すなわち、誤差電圧ＶＥＲＲと基準電圧ＶＲＥＦ２とが交差する）時刻ｔ３までに、比較的長い期間Ｐｂがかかってしまう。その結果、時刻ｔ２から時刻ｔ３の間に、信号ＣＬＫに余計なクロック信号が出力され、ＰＭＯＳトランジスタ８３０が余計にスイッチング動作することとなる。したがって、出力電圧ＶＯＵＴのリップル電圧が大きくなってしまう。
本発明は、以上のような課題を解決するためになされたものであり、ＰＦＭ動作における出力電圧のリップル電圧を低減することが可能なスイッチングレギュレータを提供することを目的とする。
本発明のスイッチングレギュレータは、第１の電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、一端が前記出力端子に接続されたインダクタと、前記第１の電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、前記出力電圧に基づく電圧と第１の基準電圧との差を増幅し、第１の誤差電圧を出力する誤差増幅回路と、前記第１の誤差電圧と第２の基準電圧とを比較し、第１または第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、前記比較結果信号が前記第１のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第２のレベルのとき前記クロック信号の出力を停止する発振回路と、入力ノードに前記第１の誤差電圧が入力され、出力ノードに第２の誤差電圧を出力する周波数特性分離回路と、前記周波数特性分離回路の出力ノードに接続された位相補償回路と、前記第２の誤差電圧と前記発振回路の出力とに基づいて、前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備えることを特徴とする。
本発明のスイッチングレギュレータによれば、周波数特性分離回路の出力ノードに位相補償回路が接続されていることにより、第２の誤差電圧が変化の緩やかな（鈍った）信号となる。一方、第１の誤差電圧は、周波数特性分離回路によって第２の誤差電圧と周波数特性が分離されるため、位相補償回路の影響を受けず、変化の急峻な信号となる。したがって、第１の誤差電圧の変化の方向が切り替わってから、当該第１の誤差電圧と第２の基準電圧とが交差するまでの期間を短くすることが可能となる。したがって、ＰＦＭ動作におけるスイッチング素子の余計なスイッチング動作を抑制することができ、出力電圧のリップル電圧を小さくすることが可能となる。
本発明の実施形態のスイッチングレギュレータを示す回路図である。 図１に示すスイッチングレギュレータの各ノードの信号波形を示す図である。 図１に示すスイッチングレギュレータにおける位相補償回路の具体例を示す回路図である。 図１に示すスイッチングレギュレータにおける周波数特性分離回路の第１の具体例を示す回路図である。 図１に示すスイッチングレギュレータにおける周波数特性分離回路の第２の具体例を示す回路図である。 図１に示すスイッチングレギュレータにおける周波数特性分離回路の第３の具体例を示す回路図である。 図１に示すスイッチングレギュレータにおける周波数特性分離回路の第４の具体例を示す回路図である。 従来のスイッチングレギュレータを示す回路図である。 図８に示すスイッチングレギュレータの各ノードの信号波形を示す図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態のスイッチングレギュレータ１００の回路図である。
本実施形態のスイッチングレギュレータ１００は、電源端子１０１（「第１の電源端子」ともいう）と、接地端子１０２（「第２の電源端子」ともいう）と、基準電圧源１１０と、誤差増幅回路１１１と、基準電圧源１１２と、ＰＦＭ比較回路１１３と、発振回路１１４と、ＰＭＯＳトランジスタ１３０（「スイッチング素子」ともいう）と、ＮＭＯＳトランジスタ１３１（「同期整流素子」ともいう）と、インダクタ１４０と、容量１４１と、抵抗１４３及び１４４と、出力端子１４２と、電流電圧変換回路１２０、スロープ電圧生成回路１２１、ＰＷＭ比較回路１２２、制御回路１２３、及び逆流検出回路１２４からなるＰＷＭ変換回路１５０と、位相補償回路１６０と、周波数特性分離回路１７０とを備えている。
基準電圧源１１０は、一端が誤差増幅回路１１１の非反転入力端子に接続され、他端が接地端子１０２に接続されている。誤差増幅回路１１１は、反転入力端子が抵抗１４３と抵抗１４４との接続点に接続され、出力が周波数特性分離回路１７０の入力ノード１７０ｉ及びＰＦＭ比較回路１１３の反転入力端子に接続されている。周波数特性分離回路１７０の出力ノード１７０ｏは、位相補償回路１６０の入力ノード１６０ｉ及びＰＷＭ比較回路１２２の反転入力端子に接続されている。基準電圧源１１２は、一端がＰＦＭ比較回路１１３の非反転入力端子に接続され、他端が接地端子１０２に接続されている。ＰＦＭ比較回路１１３は、出力が発振回路１１４の入力に接続されている。発振回路１１４は、出力が制御回路１２３の入力に接続されている。
スロープ電圧生成回路１２１は、入力が電流電圧変換回路１２０の出力に接続され、出力がＰＷＭ比較回路１２２の非反転入力端子に接続されている。ＰＷＭ比較回路１２２は、出力が制御回路１２３の入力に接続されている。ＰＭＯＳトランジスタ１３０は、ソースが電源端子１０１と電流電圧変換回路１２０の入力に接続され、ゲートが制御回路１２３の出力に接続され、ドレインがインダクタ１４０の一端、逆流検出回路１２４の非反転入力端子、及びＮＭＯＳトランジスタ１３１のドレインに接続されている。ＮＭＯＳトランジスタ１３１は、ゲートが制御回路１２３の出力に接続され、ソースが接地端子１０２に接続されている。逆流検出回路１２４は、反転入力端子が接地端子１０２に接続され、出力が制御回路１２３の入力に接続されている。
インダクタ１４０は、他端が容量１４１の一端と抵抗１４３の一端と出力端子１４２に接続されている。容量１４１の他端は、接地端子１０２に接続されている。抵抗１４４の他端は、接地端子１０２に接続されている。
位相補償回路１６０は、例えば、図３に示すように、入力ノード１６０ｉと接地端子１０２との間に直列に接続された容量１６１及び抵抗１６２により構成される。
以下、上記のように構成されたスイッチングレギュレータ１００の動作について説明する。
誤差増幅回路１１１は、出力端子１４２の電圧ＶＯＵＴを抵抗１４３と抵抗１４４とで分圧した電圧ＶＦＢと基準電圧源１１０の基準電圧ＶＲＥＦ１とを比較して、誤差電圧ＶＥＲＲ１を出力する。
周波数特性分離回路１７０は、入力ノード１７０ｉに誤差電圧ＶＥＲＲ１が入力され、誤差電圧ＶＥＲＲ１と周波数特性が分離された誤差電圧ＶＥＲＲ２を出力ノード１７０ｏに出力する。出力ノード１７０ｏには、スイッチングレギュレータ１００の負帰還ループが発振することを抑制するために、上述のとおり、位相補償回路１６０が接続されている。したがって、誤差電圧ＶＥＲＲ２は、位相補償回路１６０の存在により、鈍った信号(緩やかに変化する信号）となる。
電流電圧変換回路１２０は、ＰＭＯＳトランジスタ１３０のソース電流を電圧に変換し、スロープ電圧生成回路１２１に出力する。スロープ電圧生成回路１２１は、電流電圧変換回路１２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路１２２は、誤差電圧ＶＥＲＲ２と電圧ＶＣＳとを比較し、比較結果信号ＣＭＰＷを制御回路１２３に出力する。
ＰＦＭ比較回路１１３は、基準電圧源１１２の基準電圧ＶＲＥＦ２と誤差電圧ＶＥＲＲ１とを比較し、比較結果信号ＣＭＰＦを発振回路１１４に出力する。誤差電圧ＶＥＲＲ１は、周波数特性分離回路１７０によって、誤差電圧ＶＥＲＲ２と周波数特性が分離されるため、位相補償回路１６０の影響を受けないことから、誤差電圧ＶＥＲＲ１よりも変化の急峻な信号となる。
発振回路１１４は、比較結果信号ＣＭＰＦがローレベルのとき、所定の周波数で発振し（イネーブルされ）、出力信号ＣＬＫとしてクロック信号を出力する。また、発振回路１１４は、比較結果信号ＣＭＰＦがハイレベルのとき、発振を停止し（ディスエーブルされ）、出力信号ＣＬＫをローレベルに固定する。
逆流検出回路１２４は、ＮＭＯＳトランジスタ１３１のドレイン電圧とソース電圧とを比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路１２３に出力する。
制御回路１２３は、入力された各信号に従って、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１のオン・オフを制御する。
インダクタ１４０と容量１４１は、ＰＭＯＳトランジスタ１３０のドレインから出力される電圧ＶＳＷを平滑する。
このような回路構成によって負帰還ループが機能し、スイッチングレギュレータ１００は、電圧ＶＦＢが基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子１４２に電圧ＶＯＵＴを生成する。
スイッチングレギュレータ１００では、出力端子１４２に接続される負荷（図示せず）に流れる電流（負荷電流）の大きさによって、以下のように、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作が切り替わる。
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように誤差電圧ＶＥＲＲ１が上昇する。したがって、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２よりも定常的に大きくなり、発振回路１１４は、出力信号ＣＬＫとして所定周波数のクロック信号を出力し続ける。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオンさせ、ＮＭＯＳトランジスタ１３１をオフさせる。このとき、ＰＭＯＳトランジスタ１３０のオン時間を制御する信号のパルス幅は、ＰＷＭ変換回路１５０により決定される。このように、負荷電流が大きい場合には、スイッチングレギュレータ１００は、ＰＷＭ動作となる。
その後、上述の状態から、負荷電流が小さくなった場合、負荷電流が小さくなってすぐの時点では、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２よりも定常的に大きい状態が続いている。しかし、負荷電流が小さくなっていることから、負荷電流による出力電圧ＶＯＵＴの低下が少ないため、ＰＭＯＳトランジスタ１３０をオンさせることによる出力電圧ＶＯＵＴの上昇が大きくなる。したがって、この出力電圧ＶＯＵＴの上昇を補うように誤差電圧ＶＥＲＲ１が低下し、基準電圧ＶＲＥＦ２よりも低い電圧値となる。よって、ＰＭＯＳトランジスタ１３０がオフとなり、出力電圧ＶＯＵＴは、低下していく。
そして、誤差電圧ＶＥＲＲ１が上昇していき基準電圧ＶＲＥＦ２よりも大きくなると、発振回路１１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオンさせ、ＮＭＯＳトランジスタ１３１をオフさせる。このとき、負荷電流が小さいことから、ＰＭＯＳトランジスタ１３０がオンしたことにより、出力電圧ＶＯＵＴがすぐに所望の電圧値を上回るため、誤差電圧ＶＥＲＲ１及び誤差電圧ＶＥＲＲ２は低下する。すると、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオフさせ、ＮＭＯＳトランジスタ１３１をオンさせる。また、発振回路１１４は、出力信号ＣＬＫをローレベルに固定する。このように、負荷電流が小さい場合には、発振回路１１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ５００は、ＰＦＭ動作となる。
このようにして、本実施形態のスイッチングレギュレータ１００は、負荷電流が小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることができる。
以下、本実施形態のスイッチングレギュレータ１００の特徴的な構成を説明するため、スイッチングレギュレータ１００のＰＦＭ動作時の回路動作について詳述する。
図２は、本実施形態のスイッチングレギュレータ１００におけるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ１、誤差電圧ＶＥＲＲ２、比較結果信号ＣＭＰＦ、発振回路１１４の出力信号ＣＬＫの波形を示している。
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、ＰＭＯＳトランジスタ１３０は、スイッチング動作を停止してオフしている。ＰＭＯＳトランジスタ１３０がオフしていることから、出力電圧ＶＯＵＴが低下し、これに伴って電圧ＶＦＢも低下していく。そして、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると誤差電圧ＶＥＲＲ１及び誤差電圧ＶＥＲＲ２が上昇していく。ここで、上述のとおり、誤差電圧ＶＥＲＲ１と誤差電圧ＶＥＲＲ２とは、周波数特性分離回路１７０によって周波数特性が異なる信号となるため、誤差電圧ＶＥＲＲ２が緩やかに立ち上がるのに対し、誤差電圧ＶＥＲＲ１は、急峻に立ち上がる。
時刻ｔ１において、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２を上回ると、比較結果信号ＣＭＰＦがローレベルに反転し、これに従い、発振回路１１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号を受け、制御回路１２３がＰＭＯＳトランジスタ１３０オンさせることにより、インダクタ電流ＩＬが流れ、出力電圧ＶＯＵＴ及び電圧ＶＦＢが上昇する。
時刻ｔ２において、出力電圧ＶＯＵＴが所望の電圧値ＶＴＧを上回る、すなわち、電圧ＶＦＢが基準電圧ＶＲＥＦ１を上回ると、誤差電圧ＶＥＲＲ１及び誤差電圧ＶＥＲＲ２が低下し始める。ここでも、誤差電圧ＶＥＲＲ１と誤差電圧ＶＥＲＲ２との周波数特性が異なることにより、誤差電圧ＶＥＲＲ２が緩やかに立ち下がるのに対し、誤差電圧ＶＥＲＲ１は、急峻に立ち下がる。
時刻ｔ３において、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２を下回ると、ＰＦＭ比較回路１１３がこれを検出し、比較結果信号ＣＭＰＦをハイレベルに反転させる。
このように、本実施形態によれば、誤差電圧ＶＥＲＲ１を急峻に変化する信号とすることができるため、誤差電圧ＶＥＲＲ１が時刻ｔ２で低下し始めてから基準電圧ＶＲＥＦ２を下回る時刻ｔ３までの期間Ｐａを短くすることが可能となる。結果として、時刻ｔ１において発振回路１１４から出力信号ＣＬＫとしてクロック信号が出力された後、信号ＣＬＫに余計なクロック信号が出力されることを防ぐことができる。したがって、ＰＭＯＳトランジスタ１３０が余計にスイッチング動作することがないため、出力電圧ＶＯＵＴのリップル電圧が大きくなることを抑制することが可能となる。
一方、ＰＷＭ比較回路１２２の反転入力端子に入力される誤差電圧ＶＥＲＲ２は、位相補償回路１６０により変化が緩やかな信号となることから、スイッチングレギュレータ１００の負帰還ループが発振することも抑制できる。
以下、図４〜図７を用いて、本実施形態のスイッチングレギュレータ１００における周波数特性分離回路１７０の第１〜第４の具体例につき説明する。
図４に、周波数特性分離回路１７０の第１の具体例を示す。本具体例の周波数特性分離回路１７０は、一端が入力ノード１７０ｉに接続され、他端が出力ノードに１７０ｏに接続された抵抗１７１を有して構成されている。
図５に、周波数特性分離回路１７０の第２の具体例を示す。本具体例の周波数特性分離回路１７０は、図４に示した第１の具体例に、抵抗１７１の一端（入力ノード１７０ｉ）と接地端子１０２との間に接続された容量１７２を追加した構成となっている。かかる容量１７２を設けることにより、誤差電圧ＶＥＲＲ１の応答速度を調整することが可能となる。
図６に、周波数特性分離回路１７０の第３の具体例を示す。本具体例の周波数特性分離回路１７０は、図４に示した第１の具体例に、抵抗１７１の他端（出力ノード１７０ｏ）と接地端子１０２との間に接続された容量１７３を追加した構成となっている。かかる容量１７３を設けることにより、誤差電圧ＶＥＲＲ２の応答速度を調整することが可能となる。
図７に、周波数特性分離回路１７０の第４の具体例を示す。本具体例の周波数特性分離回路１７０は、図４に示した第１の具体例に、抵抗１７１の一端（入力ノード１７０ｉ）と接地端子１０２との間に接続された容量１７２と、抵抗１７１の他端（出力ノード１７０ｏ）と接地端子１０２との間に接続された容量１７３とを追加した構成となっている。かかる容量１７２及び１７３を設けることにより、誤差電圧ＶＥＲＲ１及び誤差電圧ＶＥＲＲ２のそれぞれの応答速度を調整することが可能となる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、電流モード制御方式のスイッチングレギュレータを例として説明したが、本発明は、電圧モード制御方式のスイッチングレギュレータにも適用可能である。
また、上記実施形態においては、スイッチング素子及び同期整流素子としてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。
また、上記実施形態においては、同期整流方式のスイッチングレギュレータを例として説明したが、本発明は、ダイオード整流方式のスイッチングレギュレータにも適用可能である。なお、ダイオード整流方式とした場合は、逆流検出回路は不要である。
１００、８００ スイッチングレギュレータ
１０１、８０１ 電源端子
１０２、８０２ 接地端子
１１０、１１２、８１０、８１２ 基準電圧源
１１１、８１１ 誤差増幅回路
１１３、８１３ ＰＦＭ比較回路
１１４、８１４ 発振回路
１２０、８２０ 電流電圧変換回路
１２１、８２１ スロープ電圧生成回路
１２２、８２２ ＰＷＭ比較回路
１２３、８２３ 制御回路
１２４、８２４ 逆流検出回路
１３０、８３０ ＰＭＯＳトランジスタ
１３１、８３１ ＮＭＯＳトランジスタ
１４０、８４０ インダクタ
１４１、１６１、１７２、１７３、８４１、８６１ 容量
１４２、８４２ 出力端子
１４３、１４４、１６２、１７１、８４３、８４４、８６２ 抵抗
１５０、８５０ ＰＷＭ変換回路
１６０、８６０ 位相補償回路
１７０ 周波数特性分離回路

Claims (5)

  1. 第１の電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、
    一端が前記出力端子に接続されたインダクタと、
    前記第１の電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、
    前記出力電圧に基づく電圧と第１の基準電圧との差を増幅し、第１の誤差電圧を出力する誤差増幅回路と、
    前記第１の誤差電圧と第２の基準電圧とを比較し、第１または第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、
    前記比較結果信号が前記第１のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第２のレベルのとき前記クロック信号の出力を停止する発振回路と、
    入力ノードに前記第１の誤差電圧が入力され、出力ノードに第２の誤差電圧を出力する周波数特性分離回路と、
    前記周波数特性分離回路の出力ノードに接続された位相補償回路と、
    前記第２の誤差電圧と前記発振回路の出力とに基づいて、前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備えることを特徴とするスイッチングレギュレータ。
  2. 前記周波数特性分離回路は、一端が前記入力ノードに接続され、他端が前記出力ノードに接続された抵抗を有することを特徴とする請求項１に記載のスイッチングレギュレータ。
  3. 前記周波数特性分離回路は、前記抵抗の一端と第２の電源端子との間に接続された容量をさらに有することを特徴とする請求項２に記載のスイッチングレギュレータ。
  4. 前記周波数特性分離回路は、前記抵抗の他端と第２の電源端子との間に接続された容量をさらに有することを特徴とする請求項２に記載のスイッチングレギュレータ。
  5. 前記周波数特性分離回路は、前記抵抗の一端と第２の電源端子との間に接続された第１の容量と、前記抵抗の他端と前記第２の電源端子との間に接続された第２の容量とをさらに有することを特徴とする請求項２に記載のスイッチングレギュレータ。
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