JP2019091890A - ドライエッチング方法 - Google Patents

ドライエッチング方法 Download PDF

Info

Publication number
JP2019091890A
JP2019091890A JP2018197338A JP2018197338A JP2019091890A JP 2019091890 A JP2019091890 A JP 2019091890A JP 2018197338 A JP2018197338 A JP 2018197338A JP 2018197338 A JP2018197338 A JP 2018197338A JP 2019091890 A JP2019091890 A JP 2019091890A
Authority
JP
Japan
Prior art keywords
carboxylic acid
acid
fluorine
dry etching
sin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018197338A
Other languages
English (en)
Other versions
JP7177344B2 (ja
Inventor
聖唯 鈴木
Shoi Suzuki
聖唯 鈴木
章史 八尾
Akifumi Yao
章史 八尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Central Glass Co Ltd
Original Assignee
Central Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Central Glass Co Ltd filed Critical Central Glass Co Ltd
Publication of JP2019091890A publication Critical patent/JP2019091890A/ja
Priority to JP2022179702A priority Critical patent/JP7332961B2/ja
Application granted granted Critical
Publication of JP7177344B2 publication Critical patent/JP7177344B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00Etching metallic material by chemical means
    • C23F1/10Etching compositions
    • C23F1/12Gaseous compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

【課題】高いエッチングレートでSiNをエッチングでき、シリコン基板上に半導体デバイスを形成する場合には、SiO2やp−Siに対して高い選択比を持ち、さらにSiO2へのダメージも抑制できるドライエッチング方法を提供する。【解決手段】窒化ケイ素に、フッ化水素と含フッ素カルボン酸を含む混合ガスを100℃未満かつプラズマレスで接触させ、前記窒化ケイ素をエッチングすることを特徴とするドライエッチング方法を用いる。前記含フッ素カルボン酸の量が、前記フッ化水素と前記含フッ素カルボンの合計の量の0.01体積%以上であることが好ましい。前記含フッ素カルボン酸として、モノフルオロ酢酸、ジフルオロ酢酸、トリフルオロ酢酸、ジフルオロプロピオン酸、ペンタフルオロプロピオン酸、ペンタフルオロ酪酸等を挙げられる。【選択図】図1

Description

本発明は、窒化ケイ素(SiN)をエッチングの対象とした、HFを含むガスによるドライエッチング方法に関する。
半導体デバイスの製造において、単結晶シリコン基板上にて、窒化ケイ素(以下、SiNと呼ぶ)が、酸化ケイ素(以下、SiOと呼ぶ)及び/又は多結晶シリコン(以下、p−Siと呼ぶ)と隣接する構造から、SiNを選択的にエッチングする工程を行う場合がある。
SiNのエッチング方法としては、熱リン酸を用いたウェットエッチングや、CFなどの化合物ガスから生成されたプラズマを用いたドライエッチングが知られている。
例えば、特許文献1には、SiO、ケイ化金属又はシリコンの存在下でSiNを選択的にプラズマエッチングするため、式:CH4−x(xは2又は3を表す。)で表される化合物のガス及び酸素ガスなどを含むエッチングガスを用いるドライエッチング方法が記載されている。特許文献1では、SiO膜の開口部からSiN膜を選択的にエッチングし、その下のp−Si膜をエッチング停止層として用いることが記載されている。
しかし、熱リン酸を用いたウェットエッチングや、プラズマを用いたドライエッチングでは、SiNだけでなくSiOもエッチングしてしまうため、SiNのSiOに対する選択比を確保することが困難であるという問題点があった。
そこで、特許文献2には、プラズマレスの加熱雰囲気下でHFガスを流通することによってSiO膜上に形成されたSiN膜をエッチングする方法が記載されている。
また、特許文献3には、特許文献2に記載の方法で課題となるSiO膜上に形成されたSiN膜のエッチングレートの低さを改善する方法として、HFにFガスを添加する方法が記載されている。
しかし、特許文献2のように、SiN膜をHFガスでエッチングすると、HF及び反応生成物であるNHによって、SiO膜もエッチングされることがあり、SiN/SiOの選択比を高くできないといった問題があった。また、特許文献3のように、Fガスを添加すると、p−SiがF等によってエッチングされ、SiN/Si選択比が高く取れないという問題があった。
そこで、特許文献4には、HF+NOの混合ガスでSiN膜をSiO膜及び/又はp−Si膜に対して高選択比でエッチングする方法が記載されており、NOガスをエッチングガス(アシスト用ガス)として添加することで、SiO膜のダメージを抑えられることが記載されている。
特開平8−59215号公報 特開2008−187105号公報(特許第4833878号公報) 特開2010−182730号公報(特許第5210191号公報) 特開2014−197603号公報(特許第6073172号公報)
しかしながら、特許文献4において、SiNの選択比を向上する効果は得られても、SiNのエッチングでNHが副生するため、SiOへのダメージを十分に抑制することはできなかった。近年の微細化の進展においては、こうしたダメージによる僅かな表面荒れも無視できない問題となりつつあり、この改善が求められている。
なお、SiOへのダメージ抑制のため、HF+NOなどのエッチングガスにNやAr、He等の不活性ガスを添加して希釈する方法が考えられる。しかし、この方法では本来目的とするSiNのエッチングレートが大幅に低下することが新たに問題となる。そこで、この低いエッチングレートを補うため、エッチング工程の処理時間を長くし、エッチング量を確保する方法も考えられるが、SiOがエッチングガスに暴露される時間が長くなるため、結果としてSiO表面のダメージの進行につながり、この希釈ガスを添加する方法では、本課題の解決には至らなかった。
本発明は、高いエッチングレートでSiNをエッチングでき、シリコン基板上に半導体デバイスを形成する場合には、SiOやp−Siに対して高い選択比を持ち、さらにSiOへのダメージも抑制できるドライエッチング方法を提供することを目的とする。
本発明者らは、鋭意検討の結果、含フッ素カルボン酸は、HFによるSiNのエッチングで副生するNHをトラップできる、SiOとp−Siをエッチングしない、HFによるSiNのエッチングを阻害しないという特性を持つため、HFにこの含フッ素カルボン酸を混合したガスによってSiNをエッチングすることで、上記課題が解決できることを見出し、本発明を完成させるに至った。
具体的には、本発明は、窒化ケイ素に、フッ化水素と含フッ素カルボン酸を含む混合ガスを100℃未満かつプラズマレスで接触させ、前記窒化ケイ素をエッチングすることを特徴とするドライエッチング方法を提供する。
本発明により、高いエッチングレートでSiNをエッチングでき、シリコン基板上に半導体デバイスを形成する場合には、SiOやp−Siに対して高い選択比を持ち、さらにSiOへのダメージも抑制できるドライエッチング方法を提供できる。
実施例・比較例で用いた反応装置1の概略図である。
以下、本発明について詳細に説明するが、以下に記載する構成要件の説明は本発明の実施形態の一例であり、これらの具体的内容に限定はされない。その要旨の範囲内で種々変形して実施することができる。
本発明のドライエッチング方法では、フッ化水素と含フッ素カルボン酸を含む混合ガスをドライエッチングガス組成物として用いて、このドライエッチングガス組成物を100℃未満かつプラズマレスで窒化ケイ素に接触させ、窒化ケイ素をエッチングする。
混合ガス中の含フッ素カルボン酸の添加量は、前記フッ化水素と前記含フッ素カルボンの合計の量の0.01体積%以上であることが好ましい。
添加量の上限は各化合物の蒸気圧とプロセス圧力から自ずと決定される。即ち、プロセス圧力が含フッ素カルボン酸の蒸気圧より低い場合、含フッ素カルボン酸の添加量が多くなりHFの濃度が低減するため、HFが不足してSiNのエッチングレートが十分に取れなくなる。そのため、添加量は最大でも、HFと含フッ素カルボン酸の濃度比(HF/含フッ素カルボン酸)が1以上となることが好ましい。
即ち、混合ガス中の含フッ素カルボン酸の添加量は、フッ化水素と前記含フッ素カルボンの合計の量の0.01体積%以上50体積%以下であることが好ましく、0.1体積%以上30体積%以下であることがより好ましく、3体積%以上15体積%以下であることがさらに好ましい。
本発明の方法で使用可能な含フッ素カルボン酸としては、モノフルオロ酢酸(CHFCOOH)、ジフルオロ酢酸(CHFCOOH)、トリフルオロ酢酸(CFCOOH)、ジフルオロプロピオン酸(CHCFCOOH)、ペンタフルオロプロピオン酸(CCOOH)、ペンタフルオロ酪酸(CCOOH)などが挙げられる。これらのガスは、NHを優先的にトラップするために酸解離定数pKaがHFの3.2以下である点や、20〜100℃の温度範囲で一定の蒸気圧を有し、この温度範囲で分解しないためガスとして供給可能である点で好ましい。含フッ素カルボン酸は、加熱、減圧、バブリングにより気化して供給することができる。
また、これらの含フッ素カルボン酸は無水物である必要は無いが、水分量は1質量%未満であることが好ましい。水分量が多いと、気化させた場合にHOを生じ、HF+HOによるSiOエッチングが発生する可能性があるためである。
また、混合ガスに希釈ガスとしてHFや含フッ素カルボン酸と反応しない不活性ガスを含んでいても良く、不活性ガスの添加量によってSiNのエッチングレートを調整することも可能である。不活性ガスとしては、N、He、Ne、Ar、Krなどを挙げることができ、混合ガス中に0体積%以上90体積%以下の範囲で使用できる。
窒化ケイ素とドライエッチングガス組成物を接触させるプロセス温度としては、20℃以上100℃未満であることが好ましく、40℃以上80℃以下であることがより好ましく、50℃以上75℃以下であることがさらに好ましい。
プロセス圧力としては、圧力範囲は0.1kPa以上101.3kPa以下が好ましく、1kPa以上50kPa以下がより好ましい。
なお、本発明のエッチング対象である窒化ケイ素としては、Si等のSiN(xは0超、2以下)で表される化合物を意味する。
本発明のドライエッチングガス組成物を、窒化ケイ素と酸化ケイ素と多結晶シリコンに接触させた場合SiNとSiOのエッチング選択比(SiN/SiO)と、SiNとp−Siのエッチング選択比(SiN/Si)がいずれも100以上であることが好ましい。また、SiNに対して100nm/min以上の高いエッチングレートを有することが好ましい。
本発明のエッチング方法により、SiOやp−Siにダメージを与えることなく、高速かつ高選択的にSiNをエッチングすることができる。更に、本発明のエッチング方法は、100℃未満の低温、かつプラズマレスのプロセスで実施可能である。
また、SiNのエッチングによって副生するNHは、HFと反応してNHFを生成する副反応も生じるため、SiN表面でのHF濃度を低減させ、エッチング速度の低下につながる要因となる。しかし、本発明のエッチング方法では、含フッ素カルボン酸を混合することにより、この副反応を防止し、エッチング速度の低下を防止する効果が期待できる。
更に、HF中に微量の水分が含まれている、あるいは、SiO表面に吸着する水が存在した場合、この微量水分とHFによってSiOのエッチングが進行することがある。しかし、本発明のエッチング方法では、含フッ素カルボン酸を添加することにより、この微量水分を含フッ素カルボン酸で除去でき、SiOのエッチングを更に防止する効果も期待できる。
シリコン基板上に半導体デバイスを形成する場合に、SiNがSiO及び/又はp−Siに隣接する構造や、SiO及び/又はp−Siと、SiNとが露出した構造からSiNのみを選択的にドライエッチングする工程に、本発明のドライエッチング方法を適用することができる。このような構造としては、SiO膜及び/又はp−Si膜をSiN膜が覆う構造や、SiO膜とSiN膜とp−Si膜が積層した構造などがある。例えば、3次元メモリの製造プロセスにおいて、シリコン基板に、SiOとSiNの積層膜を形成し、この積層膜に貫通孔を形成し、貫通孔からエッチングガスを供給して本発明のドライエッチング方法を適用して、SiOを残しながらSiNを選択的にエッチングすることで、多数のSiO層が間隙を有しつつ平行に並んだ構造を形成することができる。
以下に本発明の実施例を比較例とともに挙げるが、本発明は以下の実施例に制限されるものではない。
図1は、実施例・比較例で用いた反応装置1の概略図である、チャンバー2内には、ヒーターとしての機能を有するステージ3が設置されている。また、チャンバー2の周囲にもヒーターが設置されており、チャンバー壁を加熱できるようになっている。チャンバー2には、図示しないガス供給部からドライエッチングガス組成物が供給される。チャンバー上部に設置されたガス導入口5からドライエッチング剤を導入し、ステージ3上に設置した試料4に対しドライエッチング剤を接触させることができる。チャンバー2内のガスはガス排出ライン6を経由して排出される。また、ガス排出ラインには図示しない真空排気ポンプ(真空排気部)が接続され、チャンバー2内は減圧環境にすることができ、チャンバー2には圧力計7が設置されている。
[実施例1]
試料4として、p−Si膜を有するシリコンウエハA、SiO膜を有するシリコンウエハB、SiN膜を有するシリコンウエハCを反応装置1のステージ3上に設置した。SiN膜とp−Si膜は、それぞれCVD法により作製した。また、SiO膜はシリコンウエハの表面を熱酸化して作製した。ステージの温度は70℃であった。ここに、HFとCFCOOHの混合ガス(HFが99.9体積%で、CFCOOHが0.1体積%である)を、総流量1000sccmとして流通させた。チャンバー内圧力は10kPaとし、エッチングを行った。
エッチング後に、シリコンウエハAのp−Si膜、シリコンウエハBのSiO膜、シリコンウエハCのSiN膜の、エッチング前後の厚さの変化からエッチング速度を求めた。さらに、SiNとp−Siのエッチング速度の比SiN/p−Siと、SiNとSiOのエッチング速度の比SiN/SiOを求めた。
また、SiO膜の表面粗さRaを、原子間力顕微鏡(AFM)で測定して評価した。ここで、Raとは、JIS B 0601:1994にて規定される算術平均粗さのことである。
[実施例2〜5、比較例1〜3]
添加ガスの種類と濃度を変更した以外は、実施例1と同様にエッチング及び評価を行った。
実施例1〜5及び比較例1〜3のエッチング条件及び評価結果を表1に示す。
Figure 2019091890
実施例1〜5では、p−SiとSiOに比べて、SiNを選択的にエッチングすることができ、SiO膜の表面をほとんど削らなかったためにSiO膜の表面Raが1μm以下となり、非常に滑らかであった。
一方、比較例1は、特許文献2と同様に、HFのみでSiNをエッチングしており、SiOも削れてしまい、SiN/SiO比が悪かった。
比較例2は、特許文献3と同様に、HFにFを添加してSiNをエッチングしており、Fによりp−Siがエッチングされ、SiN/Si比が悪かった。
比較例3は、特許文献4と同様に、HFにNOを添加してSiNをエッチングしており、SiO膜へのダメージがあり、エッチング後のSiO膜の表面が粗かった。
1 反応装置
2 チャンバー
3 ステージ
4 試料
5 ガス導入口
6 ガス排出ライン
7 圧力計

Claims (10)

  1. 窒化ケイ素に、フッ化水素と含フッ素カルボン酸を含む混合ガスを100℃未満かつプラズマレスで接触させ、前記窒化ケイ素をエッチングすることを特徴とするドライエッチング方法。
  2. 前記含フッ素カルボン酸の量が、前記フッ化水素と前記含フッ素カルボンの合計の量の0.01体積%以上であることを特徴とする請求項1に記載のドライエッチング方法。
  3. 前記含フッ素カルボン酸が、モノフルオロ酢酸、ジフルオロ酢酸、トリフルオロ酢酸、ジフルオロプロピオン酸、ペンタフルオロプロピオン酸、及びペンタフルオロ酪酸からなる群から選ばれる少なくとも一種であることを特徴とする請求項1または2に記載のドライエッチング方法。
  4. 前記混合ガスが、前記窒化ケイ素だけでなく、酸化ケイ素及び多結晶シリコンにも接触し、
    前記窒化ケイ素と前記酸化ケイ素のエッチング選択比(SiN/SiO)と、前記窒化ケイ素と前記多結晶シリコンのエッチング選択比(SiN/Si)がいずれも100以上であることを特徴とする請求項1に記載のドライエッチング方法。
  5. 前記含フッ素カルボン酸が、トリフルオロ酢酸又はペンタフルオロプロピオン酸であり、
    前記含フッ素カルボン酸の量が、前記フッ化水素と前記含フッ素カルボンの合計の量の0.1体積%以上30体積%以下である
    ことを特徴とする請求項1に記載のドライエッチング方法。
  6. 酸化ケイ素膜、多結晶シリコン膜及び窒化ケイ素膜を有するシリコン基板に対して、請求項1〜5のいずれかに記載のドライエッチング方法を適用して、選択的に窒化ケイ素膜をエッチングする工程を含むことを特徴とする半導体デバイスの製造方法。
  7. フッ化水素と含フッ素カルボン酸を含むドライエッチングガス組成物。
  8. 実質的にフッ化水素と含フッ素カルボン酸のみからなる請求項7に記載のドライエッチングガス組成物。
  9. 前記含フッ素カルボン酸の量が、前記フッ化水素と前記含フッ素カルボンの合計の量の0.01体積%以上であることを特徴とする請求項7または8に記載のドライエッチングガス組成物。
  10. 窒化ケイ素膜を有するシリコン基板を載置するステージを有するチャンバーと、
    前記ステージに載置された前記基板に対して、フッ化水素と含フッ素カルボン酸を含むドライエッチングガス組成物を供給するためのガス供給部と、
    前記チャンバー内を減圧するための真空排気部と、
    前記ステージを加熱するためのヒーターと、
    を備える、前記基板から前記窒化ケイ素膜をエッチングするエッチング装置。
JP2018197338A 2017-11-14 2018-10-19 ドライエッチング方法 Active JP7177344B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022179702A JP7332961B2 (ja) 2017-11-14 2022-11-09 ドライエッチング方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017218692 2017-11-14
JP2017218692 2017-11-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022179702A Division JP7332961B2 (ja) 2017-11-14 2022-11-09 ドライエッチング方法

Publications (2)

Publication Number Publication Date
JP2019091890A true JP2019091890A (ja) 2019-06-13
JP7177344B2 JP7177344B2 (ja) 2022-11-24

Family

ID=66539502

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018197338A Active JP7177344B2 (ja) 2017-11-14 2018-10-19 ドライエッチング方法
JP2022179702A Active JP7332961B2 (ja) 2017-11-14 2022-11-09 ドライエッチング方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022179702A Active JP7332961B2 (ja) 2017-11-14 2022-11-09 ドライエッチング方法

Country Status (6)

Country Link
US (2) US11289340B2 (ja)
JP (2) JP7177344B2 (ja)
KR (1) KR102419013B1 (ja)
CN (1) CN111279460B (ja)
TW (2) TWI824482B (ja)
WO (1) WO2019097964A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022176142A1 (ja) * 2021-02-19 2022-08-25 株式会社日立ハイテク エッチング方法およびエッチング装置
KR20240101508A (ko) 2022-12-19 2024-07-02 주식회사 히타치하이테크 에칭 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023168170A1 (en) * 2022-03-03 2023-09-07 Lam Research Corporation Selective precision etching of semiconductor materials

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163476A (ja) * 1992-11-18 1994-06-10 Sony Corp ドライエッチング方法
JPH11238725A (ja) * 1998-02-24 1999-08-31 Daikin Ind Ltd エッチング組成物
JP2000058505A (ja) * 1998-06-09 2000-02-25 Air Prod And Chem Inc シリコンからのSiO2/金属の気相除去
US6221680B1 (en) * 1998-07-31 2001-04-24 International Business Machines Corporation Patterned recess formation using acid diffusion
US20050189575A1 (en) * 2004-02-27 2005-09-01 Kevin Torek Semiconductor fabrication that includes surface tension control
JP2008187105A (ja) * 2007-01-31 2008-08-14 Tokyo Electron Ltd 基板の処理方法及び基板処理装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3553939B2 (ja) 1993-05-13 2004-08-11 インターユニヴァーシテアー マイクロエレクトロニカ セントラム フェレニギング ゾンデル ビンシュトベヤーク Hf及びカルボン酸の混合物を用いた半導体処理の方法
US5922624A (en) 1993-05-13 1999-07-13 Imec Vzw Method for semiconductor processing using mixtures of HF and carboxylic acid
KR950033669A (ko) 1994-01-27 1995-12-26 제임스 조셉 드롱 산화물, 규화물 및 실리콘에 대하여 선택성을 갖는 질화물 식각공정
US5626775A (en) * 1996-05-13 1997-05-06 Air Products And Chemicals, Inc. Plasma etch with trifluoroacetic acid and derivatives
IL119598A0 (en) 1995-11-17 1997-02-18 Air Prod & Chem Plasma etch with trifluoroacetic acid or its derivatives
US6140203A (en) * 1997-10-31 2000-10-31 Micron Technology, Inc. Capacitor constructions and semiconductor processing method of forming capacitor constructions
JP4112198B2 (ja) 2000-09-11 2008-07-02 財団法人地球環境産業技術研究機構 クリーニングガス及びエッチングガス、並びにチャンバークリーニング方法及びエッチング方法
WO2004019134A1 (ja) * 2002-08-22 2004-03-04 Daikin Industries, Ltd. 剥離液
US20070207622A1 (en) * 2006-02-23 2007-09-06 Micron Technology, Inc. Highly selective doped oxide etchant
US20080125342A1 (en) 2006-11-07 2008-05-29 Advanced Technology Materials, Inc. Formulations for cleaning memory device structures
JP2009043973A (ja) 2007-08-09 2009-02-26 Tokyo Electron Ltd 半導体装置の製造方法、半導体基板の処理装置及び記憶媒体
JP5101256B2 (ja) 2007-11-20 2012-12-19 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法、コンピュータ可読記録媒体
JP5210191B2 (ja) 2009-02-03 2013-06-12 東京エレクトロン株式会社 窒化珪素膜のドライエッチング方法
JP5655296B2 (ja) 2009-12-01 2015-01-21 セントラル硝子株式会社 エッチングガス
JP6073172B2 (ja) 2013-03-29 2017-02-01 岩谷産業株式会社 エッチング方法
EP3381046B1 (en) 2015-11-23 2022-12-28 Entegris, Inc. Process for selectively etching p-doped polysilicon relative to silicon nitride

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163476A (ja) * 1992-11-18 1994-06-10 Sony Corp ドライエッチング方法
JPH11238725A (ja) * 1998-02-24 1999-08-31 Daikin Ind Ltd エッチング組成物
JP2000058505A (ja) * 1998-06-09 2000-02-25 Air Prod And Chem Inc シリコンからのSiO2/金属の気相除去
US6221680B1 (en) * 1998-07-31 2001-04-24 International Business Machines Corporation Patterned recess formation using acid diffusion
US20050189575A1 (en) * 2004-02-27 2005-09-01 Kevin Torek Semiconductor fabrication that includes surface tension control
JP2008187105A (ja) * 2007-01-31 2008-08-14 Tokyo Electron Ltd 基板の処理方法及び基板処理装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022176142A1 (ja) * 2021-02-19 2022-08-25 株式会社日立ハイテク エッチング方法およびエッチング装置
JPWO2022176142A1 (ja) * 2021-02-19 2022-08-25
JP7372445B2 (ja) 2021-02-19 2023-10-31 株式会社日立ハイテク エッチング方法およびエッチング装置
KR20240101508A (ko) 2022-12-19 2024-07-02 주식회사 히타치하이테크 에칭 방법

Also Published As

Publication number Publication date
TWI765114B (zh) 2022-05-21
US20220172956A1 (en) 2022-06-02
JP7332961B2 (ja) 2023-08-24
JP2023001302A (ja) 2023-01-04
TW202229515A (zh) 2022-08-01
KR20200070382A (ko) 2020-06-17
KR102419013B1 (ko) 2022-07-08
JP7177344B2 (ja) 2022-11-24
US20200365411A1 (en) 2020-11-19
US11289340B2 (en) 2022-03-29
CN111279460A (zh) 2020-06-12
WO2019097964A1 (ja) 2019-05-23
CN111279460B (zh) 2023-07-18
TW201923039A (zh) 2019-06-16
TWI824482B (zh) 2023-12-01

Similar Documents

Publication Publication Date Title
JP7332961B2 (ja) ドライエッチング方法
US10186420B2 (en) Formation of silicon-containing thin films
CN108573866B (zh) 氧化膜去除方法和装置以及接触部形成方法和系统
TWI525658B (zh) 設計製造用於微影蝕刻遮罩應用的富硼薄膜之方法
JP6210039B2 (ja) 付着物の除去方法及びドライエッチング方法
TW201638377A (zh) 選擇性地在基板上沈積材料的方法
JP2019212872A (ja) エッチング方法およびエッチング装置
KR100685735B1 (ko) 폴리실리콘 제거용 조성물, 이를 이용한 폴리실리콘 제거방법 및 반도체 장치의 제조 방법
JP6280655B2 (ja) ケイ素化合物用エッチングガス組成物及びエッチング方法
WO2004095559A1 (ja) シリコン酸化膜の除去方法及び処理装置
TW201903828A (zh) 氧化膜去除方法及去除裝置、接觸部形成方法及接觸部形成系統、以及記憶媒體
JP4039385B2 (ja) ケミカル酸化膜の除去方法
JP2007042884A (ja) 成膜方法及び成膜装置
JP6952766B2 (ja) ドライエッチング方法またはドライクリーニング方法
US8541307B2 (en) Treatment method for reducing particles in dual damascene silicon nitride process
JP2010098101A (ja) 半導体装置の製造方法
JP2632293B2 (ja) シリコン自然酸化膜の選択的除去方法
JP2005268605A (ja) SiN膜の選択エッチング液及びエッチング方法
JP2008047821A (ja) 半導体装置の製造方法
CN117577517A (zh) 一种复合衬底清洗方法
JP2002009038A (ja) 半導体基板の処理方法
TW527684B (en) Manufacturing method of using FSG (fluorinated silicate glass) as inter-metal dielectric layer

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190708

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221024

R150 Certificate of patent or registration of utility model

Ref document number: 7177344

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150