JP2019075496A - リードフレーム及びその製造方法と電子部品装置 - Google Patents
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Abstract
Description
図1〜図14は第1実施形態のリードフレームの製造方法を説明するための図、図15〜図17は第1実施形態のリードフレームを説明するための図、図18〜図21は第1実施形態の電子部品装置を説明するための図である。
図22〜図25は第2実施形態のリードフレームの製造方法を示す図、図26〜図28は第2実施形態のリードフレームを示す図、図29は第2実施形態の電子部品装置を示す図である。
図30は第3実施形態のリードフレームの製造方法を説明するための図、図31は第3実施形態の電子部品装置を示す図である。第3実施形態では、リードフレームの第1凹部のみに樹脂層が形成される。第3実施形態では、第1実施形態と同一工程及び同一要素の詳しい説明は省略する。
Claims (10)
- ダイパッドと、
前記ダイパッドの周囲に配置されたリード端子と、
前記ダイパッドと前記リード端子とを固定する樹脂層と
を有し、
前記樹脂層は前記リード端子の側面から下面に延在して形成され、かつ、前記リード端子の下面に前記樹脂層の開口部が配置されていることを特徴とするリードフレーム。 - ダイパッドと、
前記ダイパッドの周囲に配置されたリード端子と、
前記ダイパッドと前記リード端子とを固定する樹脂層と
を有し、
前記リード端子の下部の周囲に前記樹脂層の開口部が配置され、前記リード端子の下面及び側面が前記樹脂層から露出していることを特徴とするリードフレーム。 - 前記ダイパッド及び前記リード端子は各側面の高さ方向の途中に突起を有し、
前記樹脂層は、前記突起の下側領域に形成されていることを特徴とする請求項1又は2に記載のリードフレーム。 - 前記リード端子の下面から側面にかけて金属接合材が形成されていることを特徴とする請求項2に記載のリードフレーム。
- ダイパッドと、
前記ダイパッドの周囲に配置されたリード端子と、
前記ダイパッドと前記リード端子とを固定する樹脂層と
を有し、
前記樹脂層は前記リード端子の側面から下面に延在して形成され、かつ、前記リード端子の下面に前記樹脂層の開口部が配置されたリードフレームと、
前記ダイパッドの上に配置され、前記リード端子に金属ワイヤで接続された電子部品と、
前記リードフレーム、前記電子部品及び金属ワイヤを封止する封止樹脂と、
前記樹脂層の開口部に配置され、前記リード端子に接続された導電性ボールと
を有することを特徴とする電子部品装置。 - ダイパッドと、
前記ダイパッドの周囲に配置されたリード端子と、
前記ダイパッドと前記リード端子とを固定する樹脂層と
を有し、
前記リード端子の下部の周囲に前記樹脂層の開口部が配置され、前記リード端子の下面及び側面が前記樹脂層から露出しており、
前記リード端子の下面から側面にかけて金属接合材が形成されたリードフレームと、
前記ダイパッドの上に配置され、前記リード端子に金属ワイヤで接続された電子部品と、
前記リードフレーム、前記電子部品及び金属ワイヤを封止する封止樹脂と
を有することを特徴とする電子部品装置。 - 金属板の第1面から第1凹部を形成して、ダイパッド領域及びリード端子領域を区画する工程と、
前記第1凹部からリード端子領域に延在し、前記リード端子領域に開口部が配置された樹脂層を形成する工程と、
前記金属板の第2面から第1凹部に接するように第2凹部を形成することにより、前記ダイパッド領域からダイパッドを得ると共に、前記リード端子領域からリード端子を得る工程と
を有することを特徴とするリードフレームの製造方法。 - 金属板の第1面から第1凹部を形成して、ダイパッド領域及びリード端子領域を区画する工程と、
前記第1凹部に樹脂層を形成する工程であって、前記リード端子領域の周囲に前記樹脂層の開口部が配置され、前記リード端子の先端面及び側面が前記樹脂層から露出する工程と、
前記金属板の第2面から第1凹部に接するように第2凹部を形成することにより、前記ダイパッド領域からダイパッドを得ると共に、前記リード端子領域からリード端子を得る工程と
を有することを特徴とするリードフレームの製造方法。 - 前記ダイパッド及び前記リード端子を得る工程の後に、
前記リード端子の先端面から側面にかけて金属接合材を形成する工程を有することを特徴とする請求項8に記載のリードフレーム。 - 前記樹脂層を形成する工程において、
前記樹脂層は、樹脂材をスキージによってマスクを介して形成するか、あるいは、感光性樹脂から形成することを特徴とする請求項7乃至9のいずれか一項に記載のリードフレームの製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023228898A1 (ja) * | 2022-05-23 | 2023-11-30 | 大日本印刷株式会社 | リードフレーム及びその製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10700018B2 (en) * | 2018-11-06 | 2020-06-30 | Semiconductor Components Industries, Llc | Reinforced semiconductor die and related methods |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332145A (ja) * | 1999-05-18 | 2000-11-30 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置用の回路部材とそれを用いた樹脂封止型半導体装置および回路部材の製造方法 |
JP2003110058A (ja) * | 2001-10-01 | 2003-04-11 | Dainippon Printing Co Ltd | 半導体パッケージ及びその製造方法体装置用回路部材 |
JP2005277001A (ja) * | 2004-03-24 | 2005-10-06 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2007048981A (ja) * | 2005-08-10 | 2007-02-22 | Mitsui High Tec Inc | 半導体装置の製造方法 |
JP2009055015A (ja) * | 2007-07-31 | 2009-03-12 | Seiko Epson Corp | 基板及びその製造方法、並びに半導体装置及びその製造方法 |
US20090174053A1 (en) * | 2007-12-11 | 2009-07-09 | Dai Nippon Printing Co., Ltd. | Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device |
JP2010087221A (ja) * | 2008-09-30 | 2010-04-15 | Toppan Printing Co Ltd | リードフレーム型基板とその製造方法、及び半導体装置 |
JP2018037504A (ja) * | 2016-08-31 | 2018-03-08 | 新光電気工業株式会社 | リードフレーム及び電子部品装置とそれらの製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09307043A (ja) | 1996-05-10 | 1997-11-28 | Dainippon Printing Co Ltd | リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置 |
US5847458A (en) * | 1996-05-21 | 1998-12-08 | Shinko Electric Industries Co., Ltd. | Semiconductor package and device having heads coupled with insulating material |
US7348663B1 (en) * | 2005-07-15 | 2008-03-25 | Asat Ltd. | Integrated circuit package and method for fabricating same |
US7875988B2 (en) * | 2007-07-31 | 2011-01-25 | Seiko Epson Corporation | Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same |
JP5813335B2 (ja) | 2011-02-08 | 2015-11-17 | 新光電気工業株式会社 | リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法 |
-
2017
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-
2018
- 2018-10-15 US US16/160,012 patent/US10818579B2/en active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332145A (ja) * | 1999-05-18 | 2000-11-30 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置用の回路部材とそれを用いた樹脂封止型半導体装置および回路部材の製造方法 |
JP2003110058A (ja) * | 2001-10-01 | 2003-04-11 | Dainippon Printing Co Ltd | 半導体パッケージ及びその製造方法体装置用回路部材 |
JP2005277001A (ja) * | 2004-03-24 | 2005-10-06 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2007048981A (ja) * | 2005-08-10 | 2007-02-22 | Mitsui High Tec Inc | 半導体装置の製造方法 |
JP2009055015A (ja) * | 2007-07-31 | 2009-03-12 | Seiko Epson Corp | 基板及びその製造方法、並びに半導体装置及びその製造方法 |
US20090174053A1 (en) * | 2007-12-11 | 2009-07-09 | Dai Nippon Printing Co., Ltd. | Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device |
JP2009164594A (ja) * | 2007-12-11 | 2009-07-23 | Dainippon Printing Co Ltd | 半導体装置用基板、樹脂封止型半導体装置、半導体装置用基板の製造方法および樹脂封止型半導体装置の製造方法 |
JP2010087221A (ja) * | 2008-09-30 | 2010-04-15 | Toppan Printing Co Ltd | リードフレーム型基板とその製造方法、及び半導体装置 |
US20110163435A1 (en) * | 2008-09-30 | 2011-07-07 | Toppan Printing Co., Ltd. | Lead frame substrate and method of manufacturing the same, and semiconductor device |
CN102165585A (zh) * | 2008-09-30 | 2011-08-24 | 凸版印刷株式会社 | 引线框基板及其制造方法、半导体器件 |
JP2018037504A (ja) * | 2016-08-31 | 2018-03-08 | 新光電気工業株式会社 | リードフレーム及び電子部品装置とそれらの製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023228898A1 (ja) * | 2022-05-23 | 2023-11-30 | 大日本印刷株式会社 | リードフレーム及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP7039245B2 (ja) | 2022-03-22 |
US10818579B2 (en) | 2020-10-27 |
US20190115288A1 (en) | 2019-04-18 |
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