JP2019040993A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP2019040993A
JP2019040993A JP2017161712A JP2017161712A JP2019040993A JP 2019040993 A JP2019040993 A JP 2019040993A JP 2017161712 A JP2017161712 A JP 2017161712A JP 2017161712 A JP2017161712 A JP 2017161712A JP 2019040993 A JP2019040993 A JP 2019040993A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
carbons
silicon oxide
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017161712A
Other languages
English (en)
Other versions
JP6776204B2 (ja
Inventor
清水　達雄
Tatsuo Shimizu
達雄 清水
良介 飯島
Ryosuke Iijima
良介 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2017161712A priority Critical patent/JP6776204B2/ja
Priority to US15/892,554 priority patent/US10217811B1/en
Publication of JP2019040993A publication Critical patent/JP2019040993A/ja
Application granted granted Critical
Publication of JP6776204B2 publication Critical patent/JP6776204B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】キャリアの移動度の向上が可能な半導体装置を提供する。【解決手段】ＭＯＳＦＥＴである半導体装置１００は、（０００１）面に対し０度以上１０度以下傾斜した表面を有する炭化珪素層１０と、ゲート電極３０に接するゲート絶縁膜である酸化シリコン層２８と、炭化珪素層１０の表面と酸化シリコン層２８との間に位置し、炭素間の一重結合が炭素間の二重結合よりも多い界面領域４０と、を備える。【効果】界面準位の密度が低減され、キャリアの移動度の低下、及び閾値電圧の変動が抑制される。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅａｔｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、キャリアの移動度が低いという問題がある。
特開２０１７−３４００３号公報
本発明が解決しようとする課題は、キャリアの移動度の向上が可能な半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機を提供することにある。
実施形態の半導体装置は、（０００１）面に対し０度以上１０度以下傾斜した表面を有する炭化珪素層と、酸化シリコン層と、前記表面と前記酸化シリコン層との間に位置し、炭素間の一重結合が炭素間の二重結合よりも多い領域と、を備える。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の界面領域の説明図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の製造方法の工程フロー図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の製造方法の作用の説明図。 第２の実施形態の第２の終端元素の濃度分布を示す図。 第２の実施形態の半導体装置の製造方法の工程フロー図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の駆動装置の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有し、第１の面が（０００１）面に対し０度以上１０度以下傾斜する炭化珪素層と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、炭化珪素層の中に位置する第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、第２の半導体領域と第１の面との間に位置する第１導電型の第３の半導体領域と、ゲート電極と、第２の半導体領域とゲート電極との間に位置する酸化シリコン層と、第２の半導体領域と酸化シリコン層との間に位置し、炭素間の一重結合が炭素間の二重結合よりも多い領域と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴを示す模式断面図である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
このＭＯＳＦＥＴ１００は、炭化珪素層１０、ドレイン領域１２、ドリフト領域１４（第１の半導体領域）、ｐウェル領域１６（第２の半導体領域）、ソース領域１８（第３の半導体領域）、ｐウェルコンタクト領域２０、界面領域４０（領域）、酸化シリコン層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４（第１の電極）、及び、ドレイン電極３６（第２の電極）を備える。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は第１の面（表面）と、第２の面（裏面）を有する。炭化珪素層１０の表面は、（０００１）面に対し０度以上１０度以下傾斜した面である。（０００１）面は、シリコン面と称される。炭化珪素層１０の裏面は、（０００−１）面に対し０度以上１０度以下傾斜した面である。（０００−１）面は、カーボン面と称される。
炭化珪素層１０の表面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。炭化珪素層１０の表面は、例えば、（０００１）面に対し０度以上５度以下傾斜した面である。
ドレイン領域１２は、例えば、ｎ＋型のＳｉＣである。ドレイン領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域１２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
ドリフト領域１４は、ドレイン領域１２の上に設けられる。ドリフト領域１４は、ｎ−型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。
ドリフト領域１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４は、例えば、ドレイン領域１２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト領域１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型のＳｉＣである。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６の表面は、シリコン面に対し０度以上１０度以下傾斜した面である。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型のＳｉＣである。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ウェルコンタクト領域２０は、ｐ＋型のＳｉＣである。
ウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ウェルコンタクト領域２０のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
酸化シリコン層２８は、ｐウェル領域１６とゲート電極３０との間、ドリフト領域１４とゲート電極３０との間に設けられる。
酸化シリコン層２８の厚さは、例えば、２０ｎｍ以上１５０ｎｍ以下である。酸化シリコン層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。
界面領域４０は、ｐウェル領域１６及びドリフト領域１４と酸化シリコン層２８との間に位置する。
界面領域４０の中には、炭素（Ｃ）と炭素（Ｃ）の結合が存在する。そして、界面領域４０中の炭素間の一重結合が、界面領域４０中の炭素間の二重結合よりも多い。界面領域４０中の炭素間の二重結合は存在しなくても良い。界面領域４０は酸化シリコン層２８に接するが、酸化シリコン層２８には属さない。
界面領域４０の中の炭素間の一重結合と炭素間の二重結合の多少は、例えば、Ｘ線光電子分光（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）により、炭素間の一重結合に起因する光電子のカウント数と、炭素間の二重結合に起因する光電子のカウント数とを比較することにより判断できる。
なお、界面領域４０の中の炭素間の一重結合と炭素間の二重結合の多少は、例えば、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ラマン分光法によっても判断することが可能である。
また、界面領域４０の中には、炭素と第１の終端元素（第１の元素）の結合が存在する。第１の終端元素は、例えば、酸素（Ｏ）、イオウ（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）である。また、第１の終端元素は、例えば、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）である。
界面領域４０の中には、例えば、酸素（Ｏ）、イオウ（Ｓ）、セレン（Ｓｅ）、及び、テルル（Ｔｅ）から成る群から選ばれる１個の第１の終端元素が、一重結合する２個の炭素に共有されて結合する構造が存在する。言い換えれば、界面領域４０の中には、同一の１個の第１の終端元素が、一重結合する２個の炭素の両方に結合する構造が存在する。
界面領域４０の中には、例えば、水素（Ｈ）、重水素（Ｄ）、及び、フッ素（Ｆ）から成る群から選ばれる第１の終端元素が、一重結合する２個の炭素のそれぞれに１個ずつ結合する構造が存在する。
炭素と第１の終端元素の結合の存在は、例えば、Ｘ線光電子分光により確認することが可能である。また、炭素と第１の終端元素の結合の存在は、例えば、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ラマン分光法によっても判断することが可能である。
図２は、本実施形態の界面領域の説明図である。図２は、界面領域４０の中の炭素の結合状態を示す図である。図２（ａ）は、炭素間の二重結合を示す図である。図２（ｂ）、（ｃ）、（ｄ）は、炭素間の一重結合を示す図である。
図２（ａ）に示す炭素間の二重結合の場合、２個の炭素が１つのσ結合と１つのπ結合で結合されている。
図２（ｂ）は、一重結合する炭素が酸素と結合する場合である。すなわち、第１の終端元素が酸素の場合である。二つの炭素と一つの酸素で、Ｃ−Ｏ−Ｃの環状構造を作っている。言い換えれば、１個の酸素が、一重結合する２個の炭素の両方に結合する構造である。言い換えれば、二重結合のπ結合が酸素で終端されて、消滅している。第１の終端元素が、酸素（Ｏ）と同じ第１６族元素であるイオウ（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）の場合も同様の結合状態を取り得る。
図２（ｃ）は、一重結合する炭素が水素と結合する場合である。水素が、一重結合する２個の炭素のそれぞれに１個ずつ結合する構造である。二重結合のπ結合が水素で終端されて、消滅している。重水素でも同様である。
図２（ｄ）は、一重結合する炭素がフッ素と結合する場合である。一重結合する２つの炭素のそれぞれに一個のフッ素が結合する構造である。二重結合のπ結合がフッ素で終端されて、消滅している。
なお、図２では、一重結合又は二重結合するする２つの炭素のそれぞれに２つのシリコンが結合する構造を例示しているが、シリコンに代えて、例えば、酸素が結合する構造もあり得る。２つの炭素は、炭化珪素層１０（単結晶基板）表面の少なくとも一つのシリコンと結合していることが特徴である。その炭化珪素層表面シリコンとの間に酸素が入り込んだ構造、すなわち、炭素が、酸素を介して、炭化珪素層１０の表面シリコンと結合した構造もあり得る。
図３、図４は、本実施形態の半導体装置の一部の模式断面図である。図３、図４は、界面領域４０近傍のシリコン、炭素、酸素の結合状態の一例を模式的に示している。
図３は、界面領域４０の炭素間の結合が二重結合である場合、図４が界面領域４０の炭素間の結合が一重結合である場合である。
界面領域４０では、炭化珪素層の最表面のシリコンと結合する２個の炭素間の結合が、図３では二重結合、図４では一重結合となっている。２個の炭素間の結合は、炭化珪素層の表面に対して、概ね平行な方向に配置される。これは最表面のＳｉＣバイレイヤを構成する炭素の二つが結合した結果として生成される炭素間の結合であるが故である。表面に平行に配置された２個の炭素があると、内部に酸素が拡散し難くなることが分かった。その結果、基板表面の耐酸化性が向上する。従来であれば、基板が酸化されてしまう温度であっても、２個の炭素によるキャップがある部分に関しては、酸化がされない場合があり得る。
ゲート電極３０は、酸化シリコン層２８の上に設けられる。ゲート電極３０と界面領域４０との間に、酸化シリコン層２８が設けられる。
ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンが適用可能である。
層間絶縁膜３２は、ゲート電極３０の上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。ソース電極３４は、炭化珪素層１０に接する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成していてもよい。
ドレイン電極３６は、ドレイン領域１２に電気的に接続される。ドレイン電極３６は、炭化珪素層１０の裏面側に設けられる。ドレイン電極３６は炭化珪素層１０に接する。
ドレイン電極３６は、例えば、ニッケルである。ニッケルは、炭化珪素層１０と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。
なお、本実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、本実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
次に、本実施形態の半導体装置の製造方法について説明する。以下、第１の終端元素が酸素である場合を例に説明する。
本実施形態の半導体装置の製造方法は、（０００１）面に対し０度以上１０度以下傾斜した表面を有する炭化珪素層の表面に酸化シリコン層を形成し、オゾンの分圧が１０％以下、又は、酸素ラジカルの分圧が１０％以下で、かつ、温度が４００℃以下の第１の熱処理を行う。
図５は、本実施形態の半導体装置の製造方法の工程フロー図である。
図５に示すように、半導体装置の製造方法は、ドリフト領域形成（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０２）、ｎ型不純物イオン注入（ステップＳ１０４）、ｐ型不純物イオン注入（ステップＳ１０６）、第１のアニール（ステップＳ１０８）、酸化シリコン層形成（ステップＳ１１０）、第１の終端処理（第１の熱処理）（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）、第２のアニール（ステップＳ１２２）を備える。
まず、ｎ＋型の炭化珪素ウェハＷを準備する。炭化珪素ウェハＷは、例えば、４Ｈ−ＳｉＣの単結晶である。炭化珪素ウェハＷは、ドレイン領域１２に相当する。
炭化珪素ウェハＷは、ｎ型不純物として窒素を含む。炭化珪素ウェハＷのｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。炭化珪素ウェハＷの厚さは、例えば、３５０μｍである。炭化珪素ウェハＷは、裏面のドレイン電極３６を形成する前に、９０μｍ程度に薄膜化してもよい。
ステップＳ１００では、炭化珪素ウェハＷのシリコン面上にエピタキシャル成長法により、ドリフト領域１４を形成する。ドリフト領域１４は、４Ｈ−ＳｉＣの単結晶である。
ドリフト領域１４は、ｎ型不純物として、窒素を含む。ドリフト領域１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ１０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ１０４では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物である窒素をドリフト領域１４にイオン注入し、ソース領域１８を形成する。
ステップＳ１０６では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ１０８では、ｐ型不純物とｎ型不純物の活性化のための第１のアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１７５０℃、加熱時間３０分といった条件が用いられる。
ステップＳ１１０では、酸化シリコン層２８を形成する。酸化シリコン層２８は、少なくとも、ｐウェル領域１６（炭化珪素層）の上に形成される。酸化シリコン層２８は、例えば、気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法：ＣＶＤ法）により形成される。酸化シリコン層２８は、例えば、いわゆるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜で形成される。酸化シリコン層２８の厚さは、例えば、２０ｎｍ以上１５０ｎｍ以下である。
例えば、酸化シリコン層２８の形成時に、界面領域４０の中に炭素間の２重結合が形成される。
ステップＳ１１２では、第１の終端処理（第１の熱処理）を行う。第１の終端処理は、オゾンの分圧が０．１％以上１０％以下、又は、酸素ラジカルの分圧が０．１％以上１０％以下で、かつ、温度が４００℃以下の条件行う。第１の終端処理の温度は、例えば、１００℃以上４００℃以下である。温度が４００℃を超えると基板への作用が大きくなり、オゾンや酸素ラジカルがあると、基板が酸化される。フッ素ラジカルや水素ラジカルでは、基板中のＳｉ−Ｃボンドを切断して、基板中に炭素欠陥を形成する。よって、４００℃以下という条件は、必須であると考えられる。
オゾン、又は、酸素ラジカルの希釈ガスは、例えば、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）である。不活性ガスであるヘリウムは、小さな元素であり、絶縁膜中に自由に拡散できるが、絶縁膜のＳｉ−Ｏボンドや基板Ｓｉ−Ｃボンドには何も作用しないが、その一方で、界面の炭素二重結合を励起する作用がある。よって、効率良く炭素二重結合を終端構造に導くことが可能となる。その意味で、希釈ガスとして、ヘリウムガスが最も優れている。酸素ラジカル等のラジカルは、絶縁膜中にて失活するため、絶縁膜の厚みが１０ｎｍ未満の時に有効である。第１の終端処理は、例えば、オゾン５％、アルゴン９５％の雰囲気、３００℃、１時間の熱処理である。或いは、オゾン５％、ヘリウム９５％の雰囲気、３００℃、１０分の熱処理である。ヘリウムを希釈ガスとして使った場合、効率良く炭素二重結合が励起出来ているので、短時間アニールによって、ほぼ全ての炭素二重結合を酸素によって終端できることになる。
第１の終端処理により、ｐウェル領域１６と酸化シリコン層２８との間の界面領域４０の中に存在する炭素間の二重結合が一重結合に変換される。言い換えれば、炭素間のπ結合が酸素で終端される。
ステップＳ１１４では、酸化シリコン層２８上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ１１６では、ゲート電極３０上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ１１８で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ１２０では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素層１０の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
ステップＳ１２２では、ソース電極３４とドレイン電極３６のコンタクト抵抗を低減するために、第２のアニールが行われる。第２のアニールは、例えば、アルゴンガス雰囲気で、４００℃以上１０００℃以下で行われる。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、本実施形態の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下したり閾値電圧が変動したりするという問題がある。炭化珪素層とゲート絶縁層との間の界面準位（ｓｕｒｆａｃｅ ｓｔａｔｅ）がキャリアの移動度の低下や閾値電圧の変動を引き起こすと考えられる。
例えば、炭化珪素層とゲート絶縁層との間の界面準位に、チャネルを走行する電子がトラップされることで、ＭＯＳＦＥＴのキャリアの移動度が低下すると考えられる。また、炭化珪素層とゲート絶縁層との間の界面準位に、電子や正孔等の電荷がトラップされることで、閾値電圧が変動すると考えられる。
本実施形態のＭＯＳＦＥＴ１００では、界面領域４０の炭素間の一重結合が炭素間の二重結合よりも多いことで、界面準位の密度が低減される。したがって、ＭＯＳＦＥＴ１００のキャリアの移動度の低下、及び、閾値電圧の変動が抑制される。
本実施形態のＭＯＳＦＥＴ１００の製造方法では、低分圧、かつ、低温でのオゾン、又は、低分圧、かつ、低温での酸素ラジカルで、酸素を界面領域４０に供給することにより、界面領域４０の炭素間の二重結合を、炭素間の一重結合に変換する。したがって、界面領域４０の炭素間の一重結合を炭素間の二重結合よりも多くすることが可能となる。また、本実施形態の条件にて、長時間の処理を行うことで、界面の酸化が進むことが無く、かつ、炭素間の二重結合のほぼ全てを一重結合へと変換することが可能となる。
図６は、本実施形態の作用及び効果の説明図である。図６（ａ）は、界面領域４０に炭素間の二重結合がある場合のバンド図である。図６（ｂ）は、界面領域４０に炭素間の一重結合がある場合のバンド図である。図６は、発明者の第一原理計算に基づいている。
界面領域４０の中に炭素間の二重結合がある場合、図６（ａ）に示すように、界面領域４０に電子が入っていない準位（図６中の白丸）と、電子で埋まった準位（図６中の黒丸）が生じる。電子が入っていない準位は、４Ｈ−ＳｉＣの伝導帯の下端近傍の位置にある。言い換えれば、界面領域４０の中に、電子のトラップとなる準位が存在する。
例えば、電子が入っていない準位に、チャネルを走行する電子がトラップされることで、ＭＯＳＦＥＴのキャリアの移動度が低下すると考えられる。また、例えば、電子が入っていない準位に、電子がトラップされることで、閾値電圧が変動すると考えられる。
界面領域４０の中に炭素間の一重結合がある場合、図６（ｂ）に示すように、電子が入っていない準位は、４Ｈ−ＳｉＣの伝導帯の下端、及び、酸化シリコン層２８の伝導帯の下端より浅くなる。言い換えれば、界面領域４０の中には、電子をトラップする準位がない。
したがって、界面領域４０の中の炭素間の結合が一重結合である場合、界面領域４０の中の準位に、ＭＯＳＦＥＴのチャネルを走行する電子がトラップされることはない。よって、ＭＯＳＦＥＴのキャリアの移動度の低下が抑制される。また、ＭＯＳＦＥＴ１００の閾値電圧の変動が抑制される。
本実施形態のＭＯＳＦＥＴ１００は、界面領域４０の中の炭素間の一重結合が、界面領域４０の中の炭素間の二重結合よりも多い。したがって、ＭＯＳＦＥＴ１００のキャリアの移動度の低下が抑制される。また、ＭＯＳＦＥＴ１００の閾値変動が抑制される。よって、特性の向上したＭＯＳＦＥＴ１００が実現される。
図７は、本実施形態の製造方法の作用の説明図である。
炭化珪素層１０のシリコン面の上に酸化シリコン層２８を形成する場合、炭化珪素層１０と酸化シリコン層２８との間の界面領域４０には、炭素の２重結合が形成されやすい。このことは、第１原理計算により明らかになっている。
シリコン面の最表面には、シリコンが配列している。シリコンの下層には炭素が配列している（図７（ａ））。
酸化シリコン層２８の形成の際には、シリコン面に酸素が供給される（図７（ｂ））。熱酸化による形成の場合のみならず、例えば、ＣＶＤ法による形成の場合もシリコン面には酸素が供給される。
シリコン面に酸素が供給されると、シリコンと酸素が結合して酸化シリコンが形成される（図７（ｃ））。この際、シリコンと結合していた２個の炭素同士が、二重結合で結合される。
酸化シリコン層２８の形成後、炭化珪素層１０と酸化シリコン層２８の界面に、例えば、オゾンが供給される（図７（ｄ））。
オゾンの供給により、炭素間の二重結合が切れ、炭素のダングリングボンドが生じる（図７（ｅ））。
オゾンの酸素と炭素が結合し、Ｃ−Ｏ−Ｃ構造が形成される（図７（ｆ））。言い換えれば、炭素のダングリングボンドが酸素により終端される。
以上の作用により、酸化シリコン層２８の形成に伴い生じた炭素間の二重結合が、第１の終端処理により一重結合に変換される。
本実施形態の製造方法により、界面領域４０の中の炭素間の一重結合を、炭素間の二重結合よりも多くすることが可能となる。このため、界面領域４０の中の準位を減少させることができる。したがって、ＭＯＳＦＥＴ１００のキャリアの移動度の低下が抑制される。また、ＭＯＳＦＥＴ１００の閾値変動が抑制される。よって、特性の向上したＭＯＳＦＥＴ１００が実現される。
界面領域４０の中の炭素間の一重結合は多いことが好ましく、炭素間の二重結合は少ないことが好ましい。Ｘ線光電子分光による炭素間の一重結合に起因する光電子のカウント数は、炭素間の二重結合に起因する光電子のカウント数の１０倍以上であることが、ＭＯＳＦＥＴ１００の特性を向上する観点から好ましい。
本実施形態の製造方法により、例えば、ＸＰＳのＣ１ｓのピーク測定において、炭素間の一重結合のピークが増大し、炭素間の二重結合のピークが殆ど見えなくなる状態までにすることが可能である。十分な処理を行えば、炭素間の一重結合のみの状態までにすることも可能である。
炭素間の二重結合を低減させる観点から、ＸＰＳのＣ１ｓのピーク測定において、炭素間の二重結合のピーク値は、炭素間の一重結合のピーク値の１０％以下であることが好ましく、２％以下であることがより好ましく、１％以下であることが更に好ましい。
第１の終端元素は、特に、酸素（Ｏ）であることが好ましい。すなわち、図２（ｂ）の結合状態であることが好ましい。一重結合する炭素が酸素と結合することにより、炭素間の一重結合の安定性が向上する。
本実施形態のＭＯＳＦＥＴ１００において、酸化シリコン層２８とゲート電極３０との間に、酸化シリコン層２８と異なる材質で形成される絶縁層が設けられても構わない。絶縁層は、例えば、酸窒化シリコン膜、窒化シリコン膜、酸化ハフニウム膜、酸窒化ハフニウム膜、酸化ハフニウムシリケート膜、酸窒化ハフニウムシリケート膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜、酸化ジルコニウムシリケート膜、酸窒化ジルコニウムシリケート膜、酸化アルミニウム膜、酸窒化アルミニウム膜である。これらの膜の積層膜でも良い。
本実施形態の製造方法では、第１の終端処理に、例えば、オゾン、又は、酸素ラジカルを用いる。炭素間の二重結合は安定性が高いため、Ｏ２を用いた酸化では、一重結合に変換することが困難である。オゾン、又は、酸素ラジカルのように、酸素が乖離して原子状になればπ結合と反応が容易になる。したがって、炭素間の二重結合を一重結合に変換することが可能となる。
もっとも、分圧が高すぎると、炭化珪素層１０の酸化が進行し、新たな二重結合が生じるおそれがある。このため、オゾン、又は、酸素ラジカルは希釈することにより、分圧を１０％以下とする。オゾン、又は、酸素ラジカルの分圧は、５％以下であることが好ましく、３％以下であることがより好ましい。
また、熱処理温度が高すぎると、炭化珪素層１０の酸化が進行し、新たな二重結合が生じるおそれがある。このため、熱処理温度は４００℃以下とする。熱処理温度は３００℃以下であることが好ましい。炭素間の二重結合を一重結合に変換する観点から、熱処理温度は１００℃以上であることが好ましい。
厚い酸化シリコン膜、例えば、１０ｎｍ以上の酸化シリコン膜の形成後に、第１の終端処理を行う場合、オゾンを用いることが好ましい。オゾンは、酸素ラジカルよりも酸化シリコン膜の透過性が高く、炭素間の二重結合から一重結合への変換が容易となる。
オゾン、又は、酸素ラジカルの希釈ガスには、例えば、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）を用いることが可能である。特に、ヘリウム（Ｈｅ）を用いることが炭素間の二重結合を励起し、第１の終端元素による終端効率を向上させる観点から好ましい。
第１の終端処理に、酸素ラジカルに変えて、イオウラジカル、セレンラジカル、テルルラジカル、水素ラジカル、重水素ラジカル、又は、フッ素ラジカルを用いることで、
酸素（Ｏ）、イオウ（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、水素（Ｈ）、重水素（Ｄ）、又は、フッ素（Ｆ）を第１の終端元素として、炭素間のπ結合を終端させることが可能である。
本実施形態の製造方法では、酸化シリコン層２８を、ＣＶＤ法により一括形成し、その後に第１の終端処理を行う場合を例に説明したが、酸化シリコン層２８をその他の方法で製造することも可能である。例えば、シリコン膜の堆積と、シリコン膜の熱酸化により形成することも可能である。
また、例えば、膜厚が１０ｎｍ未満の薄い第１の酸化シリコン膜をＣＶＤ法で形成し、第１の終端処理を行った後、厚い第２の酸化シリコン膜をＣＶＤ法で形成することも可能である。特に、第１の終端処理にラジカルを用いる場合は、膜厚が１０ｎｍ未満の薄い第１の酸化シリコン膜を形成した後、第１の終端処理を行い、その後、厚い第２の酸化シリコン膜を積み増す方法が、二重結合を一重結合に変換する観点から好ましい。
以上、本実施形態によれば、ＭＯＳＦＥＴ１００のキャリアの移動度の向上が実現される。また、ＭＯＳＦＥＴ１００の閾値電圧の変動が抑制される。よって、特性の向上したＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、領域中に、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、バリウム（Ｂａ）、ボロン（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から成る群から選ばれる少なくとも一つの第２の元素を含む点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
界面領域４０中には、炭素（Ｃ）と炭素（Ｃ）の結合が存在する。そして、界面領域４０の中の炭素間の一重結合が、界面領域４０の中の炭素間の二重結合よりも多い。界面領域４０の中の炭素間の二重結合は存在しなくても良い。
界面領域４０は、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、バリウム（Ｂａ）、ボロン（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から成る群から選ばれる少なくとも一つの第２の終端元素（第２の元素）を含む。
第２の終端元素は、ドリフト領域１４及びｐウェル領域１６の最上層のシリコン又は炭素を置換している。最上層の原子を置換しているため、第２の終端元素は炭化珪素層１０と３配位していることになる。言い換えれば、第２の終端元素は、炭化珪素の結晶格子のシリコン位置又は炭素位置にある。つまり、第２の終端元素は、炭化珪素層１０の炭素原子と３配位、又は、炭化珪素層１０のシリコン原子と３配位していることになる。第２の終端元素は、ドリフト領域１４及びｐウェル領域１６の最上層のシリコンのダングリングボンド又は炭素のダングリングボンドを終端している。
図８は、本実施形態の第２の終端元素の濃度分布を示す図である。
第２の終端元素は、ドリフト領域１４及びｐウェル領域１６と、酸化シリコン層２８との間の界面に偏析している。第２の終端元素の濃度分布のピークが、界面領域４０内にある。
界面領域４０における第２の終端元素の濃度分布のピークに対する半値全幅は、例えば、１ｎｍ以下である。また、濃度分布のピークに対する半値全幅は、例えば、０．２５ｎｍ以下であることが好ましく、０．２ｎｍ未満であることがより好ましい。
界面領域４０における第２の終端元素の濃度分布のピークは、例えば、４×１０１６ｃｍ−３以上７．５×１０２１ｃｍ−３以下である。また、第２の終端元素の濃度分布のピークは、例えば、４×１０１７ｃｍ−３以上１．５×１０２１ｃｍ−３以下であることが好ましく、４×１０１８ｃｍ−３以上７．５×１０２０ｃｍ−３以下であることがより好ましい。典型的には、５×１０２０ｃｍ−３である。
界面領域４０中の第２の終端元素の濃度及び分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ：ＳＩＭＳ）により測定することが可能である。また、第２の終端元素の濃度及び分布は、例えば、ＸＰＳ、ＴＥＭ−ＥＤＸ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ−Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）、Ａｔｏｍ Ｐｒｏｂｅ、ＨＲ−ＲＢＳ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ−Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより特定が可能である。また、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ラマン分光法によっても、炭化珪素層１０に３配位する構造に基づく振動モードが観測できる。
次に、本実施形態の半導体装置の製造方法について説明する。以下、第１の終端元素が酸素、第２の終端元素が窒素である場合を例に説明する。
本実施形態の半導体装置の製造方法は、（０００１）面に対し０度以上１０度以下傾斜した表面を有する炭化珪素層の表面に酸化シリコン層を形成し、窒素を含む雰囲気中で第２の熱処理を行い、オゾンの分圧が１０％以下、又は、酸素ラジカルの分圧が１０％以下で、かつ、温度が４００℃以下の第１の熱処理を行う。
図９は、本実施形態の半導体装置の製造方法の工程フロー図である。
図９に示すように、半導体装置の製造方法は、ドリフト領域形成（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０２）、ｎ型不純物イオン注入（ステップＳ１０４）、ｐ型不純物イオン注入（ステップＳ１０６）、第１のアニール（ステップＳ１０８）、酸化シリコン層形成（ステップＳ１１０）、第２の終端処理（第２の熱処理）（ステップＳ１１１）、第１の終端処理（第１の熱処理）（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間絶縁膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）、第２のアニール（ステップＳ１２２）を備える。第２の終端処理（第２の熱処理）（ステップＳ１１１）を備える以外は、第１の実施形態の製造方法と同様である。
ステップＳ１１０では、酸化シリコン層２８を形成する。酸化シリコン層２８は、少なくとも、ｐウェル領域１６（炭化珪素層）の上に形成される。酸化シリコン層２８は、例えば、ＣＶＤ法により形成される。酸化シリコン層２８は、例えば、いわゆるＨＴＯ膜で形成される。酸化シリコン層２８の厚さは、例えば、最終的な膜厚としては、２０ｎｍ以上１５０ｎｍ以下である。ラジカルを使った処理では、界面にラジカルが届くように、例えば、１０ｎｍ以下の膜の処理をして、積み増すことになる。
ステップＳ１１１では、第２の終端処理（第２の熱処理）を行う。第２の終端処理は、窒素を含む雰囲気中で熱処理を行う。
第２の終端処理は、例えば、窒素雰囲気、又は、酸化窒素雰囲気で行われる。第２の終端処理の温度は、例えば、８００℃以上１４００℃以下である。典型的には、一酸化窒素（ＮＯ）１００％、１１７５℃、１時間である。
第２の終端処理により、ｐウェル領域１６と酸化シリコン層２８との間の界面領域４０に存在するシリコン又は炭素が窒素により置換される。言い換えれば、シリコンのダングリングボンド又は炭素のダングリングボンドが窒素により終端される。
ステップＳ１１２では、第１の終端処理（第１の熱処理）を行う。第１の終端処理は、オゾンの分圧が１０％以下、又は、酸素ラジカルの分圧が１０％以下で、かつ、温度が４００℃以下の条件行う。第１の終端処理の温度は、例えば、１００℃以上４００℃以下である。
オゾン、又は、酸素ラジカルの希釈ガスは、例えば、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）である。第１の終端処理は、例えば、オゾン５％、アルゴン９５％の雰囲気で、３００℃、１時間の熱処理である。
第１の終端処理により、ｐウェル領域１６と酸化シリコン層２８との間の界面領域４０に存在する炭素間の二重結合が一重結合に変換される。言い換えれば、炭素間のπ結合が酸素で終端される。
次に、本実施形態の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下したり閾値電圧が変動したりするという問題がある。炭化珪素層とゲート絶縁層との間の界面準位（ｓｕｒｆａｃｅ ｓｔａｔｅ）がキャリアの移動度の低下や閾値電圧の変動を引き起こすと考えられる。
例えば、炭化珪素層とゲート絶縁層との間の界面準位に、チャネルを走行する電子がトラップされることで、ＭＯＳＦＥＴのキャリアの移動度が低下すると考えられる。また、炭化珪素層とゲート絶縁層との間の界面準位に、電子や正孔等の電荷がトラップされることで、閾値電圧が変動すると考えられる。
第１の実施形態で説明したように、炭化珪素層とゲート絶縁層との間の界面準位は、界面領域４０の炭素間の二重結合によって生ずる。加えて、炭化珪素層とゲート絶縁層との間の界面準位は、界面領域４０のシリコンのダングリングボンド又は炭素のダングリングボンドにより生じると考えられる。
本実施形態のＭＯＳＦＥＴでは、第１の実施形態同様、界面領域４０の炭素間の一重結合が炭素間の二重結合よりも多いことで、界面準位の密度が低減される。さらに、第２の終端元素により、界面領域４０のシリコンのダングリングボンド又は炭素のダングリングボンドが終端されることで、界面準位の密度が更に低減される。したがって、ＭＯＳＦＥＴのキャリアの移動度の低下、及び、閾値電圧の変動が更に抑制される。
第２の終端元素は窒素（Ｎ）であることが好ましい。第２の終端元素を窒素とすることで、シリコンのダングリングボンド又は炭素のダングリングボンドを終端した構造が安定する。
界面領域４０における第２の終端元素の濃度分布のピークに対する半値全幅は、０．２５ｎｍ以下であることが好ましく、０．２ｎｍ未満であることがより好ましい。
界面領域４０における第２の終端元素の濃度分布のピークは、４×１０１７ｃｍ−３以上１．５×１０２１ｃｍ−３以下であることが好ましく、４×１０１８ｃｍ−３以上７．５×１０２０ｃｍ−３以下であることがより好ましい。
本実施形態の製造方法では、第１の終端処理の前に、第２の終端処理を行う。すなわち、シリコンのダングリングボンド又は炭素のダングリングボンドを終端した構造を形成した後に、炭素間のπ結合を終端した構造を形成する。この製造方法により、界面領域４０の炭素間の一重結合が炭素間の二重結合よりも多くすることが可能となる。
界面領域４０に、シリコンのダングリングボンド又は炭素のダングリングボンドが存在すると、炭化珪素層１０の酸化が進行しやすくなる。このため、仮に、第２の終端処理を、第１の終端処理よりも先に行うと、第１の終端処理の雰囲気中の酸素により酸化が進行し、新たな炭素間の二重結合が生じる可能性がある。すなわち、第１の終端処理により、界面領域４０の炭素間の一重結合を炭素間の二重結合よりも多くすることが困難となるおそれがある。
本実施形態の製造方法において、例えば、薄い第１の酸化シリコン膜をＣＶＤ法で形成し、第２の終端処理、及び、第１の終端処理を行った後、厚い第２の酸化シリコン膜をＣＶＤ法で形成することも可能である。この場合、酸化シリコン層２８は、第１の酸化シリコン膜と第２のシリコン膜との積層膜になる。
以上、本実施形態によれば、シリコンのダングリングボンド又は炭素のダングリングボンドが終端されることで、ＭＯＳＦＥＴのキャリアの移動度が更に向上する。また、ＭＯＳＦＥＴの閾値電圧の変動が更に抑制される。よって、更に特性の向上したＭＯＳＦＥＴが実現される。
（第３の実施形態）
本実施形態の半導体装置は、ＭＯＳＦＥＴの終端領域に界面領域が設けられる点で第１或いは第２の実施形態と異なっている。第１或いは第２の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置であるＭＯＳＦＥＴ２００の構成を示す模式断面図である。ＭＯＳＦＥＴ２００は、素子領域と、素子領域の周囲に設けられる終端領域を備えている。
素子領域には、例えば、第１或いは第２の実施形態のＭＯＳＦＥＴ１００がユニットセルとして配置される。終端領域は、ＭＯＳＦＥＴ２００の耐圧を向上させる機能を備える。
終端領域には、ｐ型のリサーフ領域６０、ｐ＋型のコンタクト領域６２、ｐ型のガードリング領域６４、界面領域４０、酸化シリコン層２８、フィールド酸化膜３３を備える。界面領域４０は、ｐ型のリサーフ領域６０及びｐ型のガードリング領域６４の表面と、フィールド酸化膜３３との間に設けられる。
界面領域４０、酸化シリコン層２８の構成は、第１或いは第２の実施形態と同様である。
フィールド酸化膜３３は、例えば、酸化シリコン膜である。
ＭＯＳＦＥＴ２００のオフ時に、リサーフ領域６０、ガードリング領域６４、及び、ガードリング領域６４の間のドリフト領域１４に空乏層が形成されることで、ＭＯＳＦＥＴ２００の耐圧が向上する。
しかし、リサーフ領域６０及びガードリング領域６４と、フィールド酸化膜３３との間の界面に界面準位が存在すると、電荷が界面準位にトラップされる。トラップされた電荷の電界により、所望の空乏層が形成されなくなるおそれがある。この場合、ＭＯＳＦＥＴ２００の耐圧が劣化する。
本実施形態によれば、界面領域４０を設けることで界面準位が終端されている。したがって、所望の空乏層が形成され耐圧の安定したＭＯＳＦＥＴ２００が実現される。
（第４の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１１は、本実施形態の駆動装置の模式図である。駆動装置３００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置３００の特性が向上する。
（第５の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１２は、本実施形態の車両の模式図である。本実施形態の車両４００は、鉄道車両である。車両４００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両４００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両４００の特性が向上する。
（第６の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１３は、本実施形態の車両の模式図である。本実施形態の車両５００は、自動車である。車両５００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両５００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両５００の特性が向上する。
（第７の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１４は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機６００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機６００の特性が向上する。
以上、第１の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１の実施形態では、ｎチャネル型のプレーナ型のＭＯＳＦＥＴを例に説明したが、ｎチャネル型のトレンチ型のＭＯＳＦＥＴにも本発明を適用することは可能である。その場合、例えば、トレンチの側面がシリコン面となる。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、ｎチャネル型に限らず、ｐチャネル型のＭＯＳＦＥＴ又はＩＧＢＴにも本発明を適用することは可能である。
また、第５ないし７の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１４ ドリフト領域（第１の半導体領域）
１６ ｐウェル領域（第２の半導体領域）
１８ ソース領域（第３の半導体領域）
２８ 酸化シリコン層
３０ ゲート電極
３４ ソース電極（第１の電極）
３６ ドレイン電極（第２の電極）
４０ 界面領域（領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ 駆動装置
４００ 車両
５００ 車両
６００ 昇降機

Claims (20)

  1. （０００１）面に対し０度以上１０度以下傾斜した表面を有する炭化珪素層と、
    酸化シリコン層と、
    前記表面と前記酸化シリコン層との間に位置し、炭素間の一重結合が炭素間の二重結合よりも多い領域と、
    を備える半導体装置。
  2. 前記領域の中に、酸素（Ｏ）、イオウ（Ｓ）、セレン（Ｓｅ）、及び、テルル（Ｔｅ）から成る群から選ばれる１個の第１の元素が、一重結合する２個の炭素に共有されて結合する構造を有する請求項１記載の半導体装置。
  3. 前記領域の中に、水素（Ｈ）、重水素（Ｄ）、及び、フッ素（Ｆ）から成る群から選ばれる第１の元素が、一重結合する２個の炭素のそれぞれに１個ずつ結合する構造を有する請求項１記載の半導体装置。
  4. 前記領域中に、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、バリウム（Ｂａ）、ボロン（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から成る群から選ばれる少なくとも一つの第２の元素を含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記領域中に、前記少なくとも一つの第２の元素の濃度分布のピークが存在する請求項４記載の半導体装置。
  6. 前記少なくとも一つの第２の元素の濃度分布のピークが、４×１０１６ｃｍ−３以上７．５×１０２１ｃｍ−３以下である請求項４記載の半導体装置。
  7. 前記少なくとも一つの第２の元素の濃度分布の半値全幅が１ｎｍ以下である請求項５又は請求項６記載の半導体装置。
  8. 前記炭化珪素層との間に前記酸化シリコン層が位置するゲート電極を、更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 第１の面と第２の面を有し、前記第１の面が（０００１）面に対し０度以上１０度以下傾斜する炭化珪素層と、
    前記第１の面に接する第１の電極と、
    前記第２の面に接する第２の電極と、
    前記炭化珪素層の中に位置する第１導電型の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に位置する第１導電型の第３の半導体領域と、
    ゲート電極と、
    前記第２の半導体領域と前記ゲート電極との間に位置する酸化シリコン層と、
    前記第２の半導体領域と前記酸化シリコン層との間に位置し、炭素間の一重結合が炭素間の二重結合よりも多い領域と、
    を備える半導体装置。
  10. 前記領域の中に、酸素（Ｏ）、イオウ（Ｓ）、セレン（Ｓｅ）、及び、テルル（Ｔｅ）から成る群から選ばれる１個の第１の元素が、一重結合する２個の炭素に共有されて結合する構造を有する請求項９記載の半導体装置。
  11. 前記領域の中に、水素（Ｈ）、重水素（Ｄ）、及び、フッ素（Ｆ）から成る群から選ばれる第１の元素が、一重結合する２個の炭素のそれぞれに１個ずつ結合する構造を有する請求項９記載の半導体装置。
  12. 前記領域中に、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、バリウム（Ｂａ）、ボロン（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から成る群から選ばれる少なくとも一つの第２の元素を含む請求項９ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記領域中に、前記少なくとも一つの第２の元素の濃度分布のピークが存在する請求項１２記載の半導体装置。
  14. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備えるインバータ回路。
  15. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える駆動装置。
  16. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える車両。
  17. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える昇降機。
  18. （０００１）面に対し０度以上１０度以下傾斜した表面を有する炭化珪素層の前記表面に酸化シリコン層を形成し、
    オゾンの分圧が１０％以下、又は、酸素ラジカルの分圧が１０％以下で、かつ、温度が４００℃以下の第１の熱処理を行う半導体装置の製造方法。
  19. 前記酸化シリコン層を形成した後、前記第１の熱処理を行う前に、窒素を含む雰囲気中で第２の熱処理を行う請求項１８記載の半導体装置の製造方法。
  20. 前記酸化シリコン層は、気相成長法により形成される請求項１８又は請求項１９記載の半導体装置の製造方法。
JP2017161712A 2017-08-25 2017-08-25 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Active JP6776204B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017161712A JP6776204B2 (ja) 2017-08-25 2017-08-25 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US15/892,554 US10217811B1 (en) 2017-08-25 2018-02-09 Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017161712A JP6776204B2 (ja) 2017-08-25 2017-08-25 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Publications (2)

Publication Number Publication Date
JP2019040993A true JP2019040993A (ja) 2019-03-14
JP6776204B2 JP6776204B2 (ja) 2020-10-28

Family

ID=65410787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017161712A Active JP6776204B2 (ja) 2017-08-25 2017-08-25 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US10217811B1 (ja)
JP (1) JP6776204B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021034627A (ja) * 2019-08-27 2021-03-01 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021048198A (ja) * 2019-09-17 2021-03-25 株式会社東芝 半導体装置の製造方法
JP7547795B2 (ja) 2020-06-04 2024-09-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019171678A1 (ja) * 2018-03-07 2019-09-12 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124208A (ja) * 2001-10-15 2003-04-25 Denso Corp ＳｉＣ半導体装置の製造方法
JP2016058658A (ja) * 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化ケイ素半導体装置
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP2016181672A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2016201500A (ja) * 2015-04-13 2016-12-01 富士電機株式会社 炭化ケイ素ｍｏｓ型半導体装置およびその製造方法
JP2017034003A (ja) * 2015-07-29 2017-02-09 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5524103B2 (ja) 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP5284389B2 (ja) 2011-03-07 2013-09-11 株式会社東芝 半導体装置
JP5763154B2 (ja) 2013-11-20 2015-08-12 株式会社東芝 半導体素子及びその製造方法
JP6072122B2 (ja) 2015-04-03 2017-02-01 株式会社東芝 半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124208A (ja) * 2001-10-15 2003-04-25 Denso Corp ＳｉＣ半導体装置の製造方法
JP2016058658A (ja) * 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化ケイ素半導体装置
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP2016181672A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2016201500A (ja) * 2015-04-13 2016-12-01 富士電機株式会社 炭化ケイ素ｍｏｓ型半導体装置およびその製造方法
JP2017034003A (ja) * 2015-07-29 2017-02-09 株式会社東芝 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021034627A (ja) * 2019-08-27 2021-03-01 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7254663B2 (ja) 2019-08-27 2023-04-10 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021048198A (ja) * 2019-09-17 2021-03-25 株式会社東芝 半導体装置の製造方法
JP7242488B2 (ja) 2019-09-17 2023-03-20 株式会社東芝 半導体装置の製造方法
JP7547795B2 (ja) 2020-06-04 2024-09-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
US20190067423A1 (en) 2019-02-28
JP6776204B2 (ja) 2020-10-28
US10217811B1 (en) 2019-02-26

Similar Documents

Publication Publication Date Title
JP6602263B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6692265B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6689423B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6776204B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN106024849B (zh) 半导体装置、倒相电路、驱动装置、车辆以及升降机
JP6552950B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US9685551B2 (en) Semiconductor device and inverter circuit
US11848211B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP6667809B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US20230387216A1 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
CN108417633B (zh) 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
JP2019169487A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20210066467A1 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7005847B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7072148B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US12191356B2 (en) Semiconductor device including silicon carbide region containing oxygen

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201007

R151 Written notification of patent or utility model registration

Ref document number: 6776204

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151