JP2019040971A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019040971A
JP2019040971A JP2017160887A JP2017160887A JP2019040971A JP 2019040971 A JP2019040971 A JP 2019040971A JP 2017160887 A JP2017160887 A JP 2017160887A JP 2017160887 A JP2017160887 A JP 2017160887A JP 2019040971 A JP2019040971 A JP 2019040971A
Authority
JP
Japan
Prior art keywords
semiconductor device
sealing member
region
embedded
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017160887A
Other languages
English (en)
Other versions
JP7031172B2 (ja
Inventor
憲一郎 佐藤
Kenichiro Sato
憲一郎 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017160887A priority Critical patent/JP7031172B2/ja
Priority to US16/028,869 priority patent/US10262953B2/en
Publication of JP2019040971A publication Critical patent/JP2019040971A/ja
Application granted granted Critical
Publication of JP7031172B2 publication Critical patent/JP7031172B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】封止部材の放熱部からの剥離を防止することができる。
【解決手段】半導体装置１０は、封止部材２５と封止部材２５により封止される放熱部３０の被封止領域Ｂの埋設部３３との線膨張係数の差は±２５％以内であるため、放熱部３０の被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。さらに、放熱部３０は、平板部３１及びフィン部３２がアルミニウムまたはアルミニウム合金で構成されており、平板部３１及びフィン部３２よりも体積が小さい埋設部３３が銅または銅合金により構成されているため、放熱部３０の軽量化を図ることができる。
【選択図】図１

Description

本発明は、半導体装置に関する。
ＩＧＢＴ（Insulted Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子を含む半導体装置は、例えば、電力変換装置として利用されている。このような半導体装置は、前記半導体素子と共に絶縁板と絶縁板のおもて面に形成され、半導体素子が配置される複数の回路パターンとを有する基板を含んでいる。さらに、半導体装置は、動作時に半導体素子による発熱を冷却するために、上記基板が、例えば、銅で構成されたヒートシンク等の放熱部に配置される。
しかし、銅を主体として構成された放熱部は、高い放熱性が得られるものの、重量が重くなってしまい、コストが高くなってしまう。
そこで、放熱部として、放熱性に加えて、コストや加工性の面で有利なアルミニウムを主体として、基板の配置領域に銅を埋設させた複合型が用いられている。このような複合型の放熱部を用いることで一定の放熱性を保ちつつ、軽量化を図ることができる（特許文献１を参照）。
特表２０１３−５００５８０号公報
上記複合型の放熱部上に配置した基板を封止部材（例えば、エポキシ樹脂）により封止すると、半導体装置の使用時にエポキシ樹脂が放熱部から剥離してしまう場合があった。このために、半導体装置の信頼性の低下につながっていた。
本発明は、このような点に鑑みてなされたものであり、封止部材の放熱部からの剥離を防止することができる半導体装置を提供することを目的とする。
本発明者が鋭意検討したところ、封止部材と、放熱部の封止部材と接する部分とで線膨張係数が大きく異なるために、半導体装置使用時の熱サイクルによりエポキシ樹脂が放熱部から剥離してしまうことを見出した。
本発明の一観点によれば、半導体素子と、絶縁板と前記絶縁板のおもて面に形成される回路板とを有し、前記回路板の主面に前記半導体素子が配置される基板と、第１金属材料で構成される基体部と、前記基体部のおもて面に埋設され、第２金属材料で構成される埋設部とを有する放熱部と、前記半導体素子、前記基板及び前記放熱部のおもて面を封止する封止部材と、を有し、前記放熱部のおもて面は、前記基板が配置される搭載領域と、前記搭載領域に隣接し、前記封止部材により封止される被封止領域とを備え、少なくとも前記被封止領域に前記埋設部が形成され、前記第２金属材料の線膨張係数が、前記第１金属材料よりも小さく、前記封止部材との差が±２５％以内である半導体装置が提供される。
また、上記半導体装置では、前記被封止領域は、前記搭載領域の周囲を取り囲んでいる。この場合、前記埋設部は、前記被封止領域と共に前記搭載領域に埋設されている。
また、上記半導体装置では、前記第１金属材料の比重は前記第２金属材料の比重よりも小さい。
また、上記半導体装置では、前記第２金属材料の線膨張係数は、１０．５ｐｐｍ／℃以上、２２．５ｐｐｍ／℃以下である。好ましくは、前記第２金属材料の線膨張係数は、１６．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下である。この場合、前記第２金属材料は、銅、銅合金または金属基複合材料である。そして、前記金属基複合材料は、炭化シリコンを含む複合材料である。さらに、前記金属基複合材料は、前記炭化シリコンに対して、アルミニウムまたはマグネシウムのいずれかを含む。
また、上記半導体装置では、前記埋設部の前記搭載領域側の前記基体部との内側境界が前記基板の下部に位置している。
また、上記半導体装置では、前記封止部材は、その線膨張係数が、１４．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下である。この場合、前記封止部材は、エポキシ樹脂と前記エポキシ樹脂に含有された充填材とを含む。そして、前記充填材は、二酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムである。
また、上記半導体装置では、前記第１金属材料は、アルミニウムまたはアルミニウム合金である。
また、上記半導体装置では、前記放熱部のおもて面に前記被封止領域の周囲を取り囲む配置領域をさらに備え、前記配置領域上に接合材を介して配置されているケースをさらに有する。この場合、前記埋設部の前記配置領域側の前記基体部との外側境界が前記ケースの下部に位置している。そして、前記放熱部の前記配置領域上に金属膜または酸化膜が形成されている。
また、上記半導体装置では、前記放熱部は、前記埋設部上に複数の凸部が形成されている。
また、上記半導体装置では、前記放熱部は、前記埋設部上に複数の凹部が形成されている。
また、上記半導体装置では、前記基体部は、前記搭載領域及び前記被封止領域がおもて面に設定された平板状の平板部と、前記平板部の前記おもて面の反対側の面に形成された複数のフィンを具備するフィン部と、を備える。
開示の技術によれば、放熱部に対する封止部材の剥離を防止して、半導体装置の信頼性の低下を防止することができる。
第１の実施の形態の半導体装置の側断面図である。 第１の実施の形態の半導体装置の放熱部の平面図である。 第１の実施の形態の半導体装置における封止部材と埋設部との線膨張係数の差に応じた、埋設部に対する封止部材の剥離状況を示す表である。 第２の実施の形態の半導体装置の側断面図である。 第２の実施の形態の半導体装置の放熱部の平面図である。 第３の実施の形態の半導体装置の側断面図である。 第３の実施の形態の半導体装置の放熱部の平面図である。 第４の実施の形態の半導体装置の側断面図である。 第４の実施の形態の半導体装置の放熱部の平面図である。 第５の実施の形態の半導体装置の側断面図である。 第６の実施の形態の半導体装置の側断面図である。 第６の実施の形態の半導体装置の放熱部の平面図である。 第７の実施の形態の半導体装置の側断面図である。 第７の実施の形態の半導体装置の放熱部の平面図である。 第８の実施の形態の半導体装置の側断面図である。
以下、図面を参照して、実施の形態について説明する。
［第１の実施の形態］
まず、第１の実施の形態の半導体装置について図１及び図２を用いて説明する。
図１は、第１の実施の形態の半導体装置の側断面図であり、図２は、第１の実施の形態の半導体装置の放熱部の平面図である。なお、図２は、放熱部３０のおもて面（半導体ユニット２０が載置される側）の平面図を表している。
半導体装置１０は、半導体ユニット２０と放熱部３０とを有している。
半導体ユニット２０は、図１に示されるように、セラミック回路基板２１（基板）とセラミック回路基板２１のおもて面に接合された半導体素子２２ａ，２２ｂと半導体素子２２ａ，２２ｂの主電極間を電気的に接続する接続端子２３とセラミック回路基板２１上に電気的に接続する外部接続端子２９ａ，２９ｂとを有している。半導体ユニット２０は、外部接続端子２９ａ，２９ｂの上端部を除いてこれらが封止部材２５により封止されている。なお、セラミック回路基板２１（後述する回路板２１ｃ）上に接合されている半導体素子２２ａ，２２ｂの個数（または配置）は一例であって、セラミック回路基板２１（回路板２１ｃ）上であれば、図１以外の場合でも構わない。
セラミック回路基板２１は、絶縁板２１ａと絶縁板２１ａの裏面に形成された金属板２１ｂと絶縁板２１ａのおもて面に形成された回路板２１ｃとを有している。
絶縁板２１ａは、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の熱伝導性が高いセラミックスにより構成されている。
金属板２１ｂは、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。
回路板２１ｃは、複数の回路パターンを含んでおり、導電性に優れた材質により構成されている。このような材質として、例えば、アルミニウム、銅、または、少なくともこれらの一種を含む合金等により構成されている。
このような構成を有するセラミック回路基板２１として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Blazed）基板を用いることができる。セラミック回路基板２１は、半導体素子２２ａ，２２ｂで発生した熱を回路板２１ｃ、絶縁板２１ａ及び金属板２１ｂを介して、放熱部３０側に伝導させることができる。
なお、絶縁板２１ａは平面視で、例えば、矩形状を成している。また、金属板２１ｂは平面視で、絶縁板２１ａよりも面積が小さな矩形状を成している。したがって、セラミック回路基板２１は、例えば、矩形状を成している。
半導体素子２２ａ，２２ｂは、シリコンまたは炭化シリコンから構成される、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴ等のスイッチング素子を含んでいる。このような半導体素子２２ａ，２２ｂは、例えば、裏面に主電極としてドレイン電極（または、コレクタ電極）を、おもて面に、主電極としてゲート電極及びソース電極（または、エミッタ電極）をそれぞれ備えている。
また、半導体素子２２ａ，２２ｂは、必要に応じて、ＳＢＤ（Schottky Barrier Diode）、ＦＷＤ（Free Wheeling Diode）等のダイオードを含んでいる。このような半導体素子２２ａ，２２ｂは、裏面に主電極としてカソード電極を、おもて面に主電極としてアノード電極をそれぞれ備えている。上記の半導体素子２２ａ，２２ｂは、その裏面側が回路板２１ｃの所定の回路パターン（図示を省略）上に接合されている。
なお、半導体素子２２ａ，２２ｂは、回路板２１ｃ上にはんだ２４ｂ，２４ｃを介して接合されている。
接続端子２３及び外部接続端子２９ａ，２９ｂは、例えば、リードフレームであり、導電性に優れた材質により構成されている。このような材質として、例えば、アルミニウム、銅、または、少なくともこれらの一種を含む合金等により構成されている。
封止部材２５は、例えば、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂と熱硬化性樹脂に含有される充填材とを含んでいる。このような封止部材２５の一例として、エポキシ樹脂とエポキシ樹脂にフィラーとして二酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウム等の充填材とを含んでいる。この一例の封止部材２５の線膨張係数は、充填材の量に応じて、１４．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下とされる。また、線膨張係数は、２０℃以上、１００℃以下における平均線膨張係数である。封止部材２５は、後述する放熱部３０上でセラミック回路基板２１と半導体素子２２ａ，２２ｂと接続端子２３とを封止して凝固した状態となっている。
また、半導体装置１０を構成する放熱部３０は、平板部３１とフィン部３２と埋設部３３とを有している。
放熱部３０は、例えば、図１及び図２に示されるように、そのおもて面に、セラミック回路基板２１がはんだ２４ａを介して配置される搭載領域Ａと、搭載領域Ａに隣接し搭載領域Ａの周囲を取り囲み封止部材２５が接合される被封止領域Ｂとが設定されている。このような、放熱部３０は、おもて面に、搭載領域Ａを有する平板部３１と、被封止領域Ｂに埋設される埋設部３３とを有する。平板部３１は、第１金属材料で構成され、埋設部３３は、線膨張係数が第１金属材料よりも小さい第２金属材料で構成される。また、平板部３１において、被封止領域Ｂは掘り込まれている。なお、平板部３１の厚さは１ｍｍ以上、１０ｍｍ以下であり、より好ましくは２ｍｍ以上、５ｍｍ以下である。また、被封止領域Ｂの掘り込み深さは０．５ｍｍ以上、８ｍｍ以下であり、より好ましくは１ｍｍ以上、３ｍｍ以下である。
さらに、平板部３１はその裏面に複数のフィンからなるフィン部３２が一体的に形成されている。なお、フィン部３２は、平板部３１の搭載領域Ａに対する裏面付近に形成されている。このような平板部３１及びフィン部３２（併せて基体部と称する）を構成する第１金属材料は、例えば、アルミニウムまたはアルミニウム合金である。アルミニウムまたはアルミニウム合金で構成される基体部の線膨張係数は、一般に、２３．０ｐｐｍ／℃以上、２５．０ｐｐｍ／℃以下である。
埋設部３３は、平板部３１のおもて面に掘り込まれた被封止領域Ｂ内に埋設されている。この際、平板部３１の搭載領域Ａのおもて面と埋設部３３とのおもて面とは水平となっている。このような埋設部３３を構成する第２金属材料は、例えば、銅または銅合金である。銅または銅合金で構成される埋設部３３の線膨張係数は、１６．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下である。また、埋設部３３を構成する第２金属材料は、例えば、アルミニウムと炭化シリコンの複合材料（Al-SiC）、マグネシウムと炭化シリコンの複合材料（Mg-SiC）等の、ＭＭＣ（Metal Matrix Composites：金属基複合材料）により構成されていてもよい。ＭＭＣで構成される埋設部３３の線膨張係数は、１０．５ｐｐｍ／℃以上、２２．５ｐｐｍ／℃以下である。
また、このように基体部の比重は、埋設部３３の比重よりも小さい材質が選択される。上記の場合では、基体部がアルミニウムまたはアルミニウム合金の場合の比重は、２．７ｇ／ｃｍ3である。一方、埋設部３３が銅または銅合金の場合の比重は、８．９ｇ／ｃｍ3であり、ＭＭＣの場合の比重は、２．８ｇ／ｃｍ3である。
そして、半導体装置１０の放熱部３０の体積は、基体部が９０％を占め、埋設部３３が１０％を占めている。そこで、放熱部３０が全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３が銅または銅合金で構成されている場合の重量比は３７となる。したがって、基体部の比重は、埋設部３３の比重よりも小さく、基体部の体積は、埋設部３３の体積よりも十分大きいために、放熱部３０の重量の増加を抑えることができる。
なお、放熱部３０が全てアルミニウムで構成されている場合の重量比は、放熱部３０が全て銅で構成されている場合に対して、３０となり、軽量化を図ることができる。しかしながら、既述の通り、放熱部３０が全てアルミニウムで構成されていると、封止部材２５が剥離してしまう。
また、放熱部３０が全てＭＭＣで構成されている場合の重量比は、放熱部３０が全て銅で構成されている場合に対して、３１となり、軽量化を図ることができる。しかしながら、ＭＭＣは高価なために、製造コストが増加してしまう。
また、放熱部３０のおもて面の搭載領域Ａにニッケル、銅、錫等のめっきが行われていることが、セラミック回路基板２１をはんだ付けするために好ましい。厚さは１０μｍ以上、１００μｍ以下である。
なお、半導体装置１０で用いられているはんだ２４ａ，２４ｂ，２４ｃは、例えば、錫−銀−銅からなる合金、錫−亜鉛−ビスマスからなる合金、錫−銅からなる合金、錫−銀−インジウム−ビスマスからなる合金のうち少なくともいずれかの合金を主成分とする鉛フリーはんだにより構成される。さらに、ニッケル、ゲルマニウム、コバルトまたはシリコン等の添加物が含まれてもよい。
このような半導体装置１０を製造するにあたって、まず、セラミック回路基板２１と半導体素子２２ａ，２２ｂと接続端子２３及び外部接続端子２９ａ，２９ｂとを用意しておく。さらに、平板部３１及びフィン部３２と平板部３１のおもて面の搭載領域Ａを取り囲んで掘り込まれた被封止領域Ｂに埋設された埋設部３３とを備える放熱部３０を用意しておく。
なお、放熱部３０は、平板部３１に掘り込まれた被封止領域Ｂの形状に対応する埋設部３３を予め形成しておき、掘り込まれた被封止領域Ｂに埋設部３３をセットして、摩擦攪拌接合により、平板部３１に埋設部３３を一体化させる。
平板部３１の搭載領域Ａ上にはんだペーストまたははんだ板を介してセラミック回路基板２１を配置する。さらに、セラミック回路基板２１の回路板２１ｃの所定領域上にはんだペーストまたははんだ板を介して接続端子２３で接続された半導体素子２２ａ，２２ｂをそれぞれ配置する。また、セラミック回路基板２１の回路板２１ｃの所定領域上にはんだペーストまたははんだ板を介して外部接続端子２９ａ，２９ｂをそれぞれ配置する。
この状態ではんだペーストまたははんだ板を加熱して溶融させて、溶融したはんだを凝固させる。これにより、平板部３１の搭載領域Ａにはんだ２４ａを介してセラミック回路基板２１が固着し、セラミック回路基板２１上にはんだ２４ｂ，２４ｃを介して半導体素子２２ａ，２２ｂが固着する。また、セラミック回路基板２１の回路板２１ｃ上には図示を省略するはんだを介して外部接続端子２９ａ，２９ｂが固着する。
半導体素子２２ａ，２２ｂ（並びに外部接続端子２９ａ，２９ｂ）が固着されたセラミック回路基板２１が搭載領域Ａに固着された放熱部３０を所定の金型にセットして、前記金型内に溶融状態の封止部材を注入する。注入された封止部材が十分に凝固（して、封止部材２５となる）すると、金型を取り外す。
これにより、封止部材２５によりセラミック回路基板２１と半導体素子２２ａ，２２ｂ並びに接続端子２３と放熱部３０の被封止領域Ｂとが封止された半導体装置１０が構成される。
このようにして構成される半導体装置１０では、封止部材２５と埋設部３３（被封止領域Ｂ）との線膨張係数の差が小さいほど、半導体装置１０の使用時の熱サイクルによる埋設部３３（被封止領域Ｂ）に対する封止部材２５の剥離の発生が防止される。
ここで、封止部材２５と埋設部３３との線膨張係数の差に応じた、埋設部３３に対する封止部材２５の剥離状況について、図３を用いて説明する。
図３は、第１の実施の形態の半導体装置における封止部材と埋設部との線膨張係数の差に応じた、埋設部に対する封止部材の剥離状況を示す表である。
なお、図３では、封止部材２５の３種類の線膨張係数（１４ｐｐｍ／℃、１６ｐｐｍ／℃、１８ｐｐｍ／℃）に対して、埋設部３３が銅、アルミニウム、アルミニウムと炭化シリコンの複合材料である場合に関するものである。この場合の封止部材２５と埋設部３３との線膨張係数の差に対する剥離状況（有無）を示している。
また、図３の線膨張係数の差は、次式により得られる。
線膨張係数の差（％）＝（封止部材２５の線膨張係数−埋設部３３の線膨張係数）／（封止部材２５の線膨張係数）×１００
また、図３では、封止部材２５及び埋設部３３の各組合せの場合において、熱サイクル試験を行って、超音波顕微鏡（Scanning Acoustic Tomograph：SAT）により、剥離状況を観察した結果である。なお、熱サイクル試験は、温度を−４０℃から１２５℃までの間で変化させて、これを１０００回繰り返すものである。
この結果によれば、封止部材２５と埋設部３３との線膨張係数の差が、２３％から−２２％の間の場合（「１−１」、「１−３」、「２−１」、「２−３」、「３−１」、「３−３」）に、剥離していないことがそれぞれ観察された。すなわち、封止部材２５と埋設部３３との線膨張係数の差がおよそ±２５％以内であれば、封止部材２５と埋設部３３とは剥離しないことが考えられる。
したがって、上記半導体装置１０は、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０は、第１金属材料で構成される平板部３１及びフィン部３２と、平板部３１のおもて面に埋設され、第２金属材料で構成される埋設部３３とを有する放熱部３０と、半導体素子２２ａ，２２ｂ、セラミック回路基板２１と放熱部３０のおもて面を封止する封止部材２５とを有する。さらに、上記半導体装置１０は、放熱部３０のおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３が形成され、第２金属材料の線膨張係数が、第１金属材料よりも小さく、封止部材との差が±２５％以内である。
このような半導体装置１０では、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０では、封止部材２５と封止部材２５により封止される放熱部３０の被封止領域Ｂの埋設部３３との線膨張係数の差は±２５％以内であるために、放熱部３０の被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。
さらに、放熱部３０は、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、埋設部３３が銅または銅合金（もしくはＭＭＣ）により構成されているために軽量化を図ることができる。
したがって、半導体装置１０は低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態の半導体装置１０において、放熱部３０の平板部３１の掘り込み部分の側面と埋設部３３の側面との合わせ面（境界）がセラミック回路基板２１の下部に位置する場合を例に挙げて説明する。
第２の実施の形態の半導体装置１０ａについて、図４及び図５を用いて説明する。
図４は、第２の実施の形態の半導体装置の側断面図である。図５は、第２の実施の形態の半導体装置の放熱部の平面図である。なお、図５は、放熱部３０ａのおもて面（半導体ユニット２０が載置される側）の平面図を表している。
なお、第２の実施の形態では、第１の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ａは、半導体ユニット２０と放熱部３０ａとを有している。
放熱部３０ａは、平板部３１ａとフィン部３２と埋設部３３ａとを有している。
放熱部３０ａは、図４及び図５に示されるように、そのおもて面にセラミック回路基板２１がはんだ２４ａを介して搭載される搭載領域Ａ（図５では破線の内側）と、搭載領域Ａの周囲を取り囲み封止部材２５が接合される被封止領域Ｂ（図５では破線の外側）とがそれぞれ設定されている。平板部３１ａでは、搭載領域Ａの外周部及び被封止領域Ｂが合わせて掘り込まれている。なお、平板部３１ａの搭載領域Ａの厚さも１ｍｍ以上、１０ｍｍ以下であり、より好ましくは２ｍｍ以上、５ｍｍ以下である。また、搭載領域Ａの外周部及び被封止領域Ｂの掘り込み深さも、０．５ｍｍ以上、８ｍｍ以下であり、より好ましくは１ｍｍ以上、３ｍｍ以下である。
さらに、平板部３１ａも、第１の実施の形態と同様に、その裏面に複数のフィンからなるフィン部３２が一体的に形成されている。なお、フィン部３２も、搭載領域Ａに対する裏面付近に形成されている。このような平板部３１ａ及びフィン部３２（併せて基体部と称する）を構成する第１金属材料も、第１の実施の形態と同様に、アルミニウムまたはアルミニウム合金により構成されている。
埋設部３３ａは、平板部３１ａのおもて面に掘り込まれた搭載領域Ａの外周部及び被封止領域Ｂ内に埋設されている。この際、平板部３１ａの搭載領域Ａのおもて面と埋設部３３ａとのおもて面とは水平となっている。このような埋設部３３ａを構成する第２金属材料は、第１の実施の形態と同様に、銅または銅合金、もしくは、ＭＭＣにより構成されている。
さらに、埋設部３３ａの側面と平板部３１ａの掘り込み部分の側面との境界（内側境界）である搭載領域Ａ側の合わせ面３３ａ１は、セラミック回路基板２１の下部に位置している。
また、第１の実施の形態と同様に、このような基体部の比重は、埋設部３３ａの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ａの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
そして、半導体装置１０ａの放熱部３０ａの体積は、基体部が７５％を占め、埋設部３３ａが２５％を占めている。そこで、放熱部３０ａが全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ａが銅または銅合金で構成されている場合の重量比は４８となる。また、この場合において、埋設部３３ａがＭＭＣで構成されている場合の重量比は４５となる。したがって、基体部の比重は、埋設部３３ａの比重よりも小さく、基体部の体積は、埋設部３３ａの体積よりも大きいために、放熱部３０ａの重量の増加を抑えることができる。
また、第１の実施の形態と同様に、放熱部３０のおもて面の搭載領域Ａにニッケル、銅、錫等のめっきが行われていることが、セラミック回路基板２１をはんだ付けするために好ましい。厚さは１０μｍ以上、１００μｍ以下である。
このような半導体装置１０ａも第１の実施の形態と同様の製造することができる。
したがって、上記半導体装置１０ａは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ａは、放熱部３０ａを有している。放熱部３０ａは、アルミニウムまたはアルミニウム合金で構成される平板部３１ａ及びフィン部３２を備える。さらに平板部３１ａのおもて面に埋設され、銅または銅合金（もしくはＭＭＣ）で構成される埋設部３３ａを備える。封止部材２５により半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ａのおもて面が封止される。さらに、上記半導体装置１０ａは、放熱部３０ａのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ａが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。また、上記半導体装置１０ａは、埋設部３３ａと平板部３１ａの搭載領域Ａ側の合わせ面３３ａ１が、セラミック回路基板２１の下部に位置している。
このような半導体装置１０ａでは、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ａでも、封止部材２５と封止部材２５により封止される放熱部３０ａの埋設部３３ａの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。このため、放熱部３０ａの埋設部３３ａの被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。
また、放熱部３０ａは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、埋設部３３ａが銅または銅合金により構成されている。このため、放熱部３０ａは軽量化を図ることができる。
また、平板部３１ａと埋設部３３ａとはそれらの線膨張係数の差により、合わせ面３３ａ１に変形、歪み、隙間が発生してしまう。半導体装置１０ａでは、平板部３１ａと埋設部３３ａとの合わせ面３３ａ１が、セラミック回路基板２１の下部に位置している。このため、合わせ面３３ａ１に発生する変形等に起因する応力が封止部材２５に進展することがなく、半導体装置１０ａの絶縁性の低下が抑制される。さらに、平板部３１ａと埋設部３３ａとの合わせ面３３ａ１の凹凸により、はんだ２４ａの接合面積が増加するために、平板部３１ａの搭載領域Ａとセラミック回路基板２１との接合強度が向上する。
したがって、半導体装置１０ａは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第３の実施の形態］
第３の実施の形態では、半導体素子及びセラミック回路基板等がケースに収納された半導体装置について、図６及び図７を用いて説明する。
図６は、第３の実施の形態の半導体装置の側断面図であり、図７は、第３の実施の形態の半導体装置の放熱部の平面図である。なお、図７は、放熱部３０ｂのおもて面（半導体ユニット２０ａが載置される側）の平面図を表している。
なお、第３の実施の形態では、第１，第２の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ｂは、半導体ユニット２０ａと放熱部３０ｂとを有している。
半導体ユニット２０ａは、図６に示されるように、セラミック回路基板２１（基板）とセラミック回路基板２１のおもて面に接合された半導体素子２２ａ，２２ｂと半導体素子２２ａ，２２ｂの主電極間を電気的に接続する接続端子２３とを有している。また、半導体ユニット２０ａは、これらを収納するケース２６と、ケース２６に設けられた内部接続部２６ａ１，２６ｂ１とセラミック回路基板２１の回路板２１ｃとを電気的に接続するボンディングワイヤ２７ａ，２７ｂとを有している。そして、半導体装置１０ｂでは、ケース２６内でこれらが封止部材２５により封止されている。
ケース２６は、セラミック回路基板２１等の外周に設けられ、セラミック回路基板２１等の側部を囲み、平面視で中央部に開口２６ｃが形成された箱型を成している。このようなケース２６は、熱可塑性樹脂により構成されている。前記樹脂として、ポリフェニレンサルファイド（ＰＰＳ）、ポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリブチレンサクシネート（ＰＢＳ）樹脂、ポリアミド（ＰＡ）樹脂、または、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂等がある。
また、このようなケース２６は、ケース２６の接合材２８を介して放熱部３０ｂに接合される。なお、このような接合材２８は、ケース２６の底部、または、放熱部３０ｂの平板部３１ｂのおもて面のケース２６が接合される配置領域Ｃ上に塗布してもよい。接合材２８の塗布は、マスクによるスクリーン印刷法やシリンジを用いたディスペンス法等の前記技術において知られている任意の方法を用いることができる。また、接合材２８は、例えば、エポキシ樹脂系、シリコーンゴム系の硬化系の接着剤が用いられる。
また、ケース２６は、上記の樹脂により、一端の内部接続部２６ａ１，２６ｂ１が内側の段差部に配置され、他端の外部接続部２６ａ２，２６ｂ２が外側の上面に配置される接続端子がインサート成形されている。このようなケース２６では、セラミック回路基板２１の回路板２１ｃの所定箇所と内部接続部２６ａ１，２６ｂ１とがボンディングワイヤ２７ａ，２７ｂで電気的にそれぞれ接続されている。このため、半導体素子２２ａ，２２ｂは、回路板２１ｃとボンディングワイヤ２７ａ，２７ｂと内部接続部２６ａ１，２６ｂ１とを経由して、外部接続部２６ａ２，２６ｂ２から外部に対して信号を入出力することができる。
なお、封止部材２５は、第１の実施の形態と同様に、エポキシ樹脂とエポキシ樹脂にフィラーとして二酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウム等の充填材とを含んでいる。このような封止部材２５の線膨張係数は、充填材の量に応じて、１４．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下とされる。また、封止部材２５は、第３の実施の形態では、ゲルを用いることも可能である。
このような封止部材２５は、ケース２６の開口２６ｃからケース２６内に注入される。ケース２６内に注入された封止部材２５は、放熱部３０ｂ上における、セラミック回路基板２１と半導体素子２２ａ，２２ｂと接続端子２３とボンディングワイヤ２７ａ，２７ｂとを封止する。
また、半導体装置１０ｂを構成する放熱部３０ｂは、平板部３１ｂとフィン部３２と埋設部３３ｂとを有している。
放熱部３０ｂは、図６及び図７に示されるように、そのおもて面にセラミック回路基板２１がはんだ２４ａを介して搭載される搭載領域Ａと、搭載領域Ａの周囲を取り囲み封止部材２５が接合される被封止領域Ｂと、さらに被封止領域Ｂの外側を取り囲みケース２６が接合される配置領域Ｃとがそれぞれ設定されている。平板部３１ｂでは、搭載領域Ａ及び被封止領域Ｂが合わせて掘り込まれている。なお、平板部３１ｂの配置領域Ｃの厚さも１ｍｍ以上、１０ｍｍ以下であり、より好ましくは２ｍｍ以上、５ｍｍ以下である。また、搭載領域Ａの外周部及び被封止領域Ｂの掘り込み深さも、０．５ｍｍ以上、８ｍｍ以下であり、より好ましくは１ｍｍ以上、３ｍｍ以下である。
さらに、平板部３１ｂも、第１の実施の形態と同様に、その裏面に複数のフィンからなるフィン部３２が一体的に形成されている。なお、フィン部３２も、平板部３１ｂの搭載領域Ａに対する裏面付近に形成されている。このような平板部３１ｂ及びフィン部３２（併せて基体部と称する）を構成する第１金属材料も、第１の実施の形態と同様に、アルミニウムまたはアルミニウム合金により構成されている。
埋設部３３ｂは、平板部３１ｂのおもて面に掘り込まれた搭載領域Ａ及び被封止領域Ｂ内に埋設されている。この際、平板部３１ｂのおもて面と埋設部３３ｂとのおもて面とは水平となっている。このような埋設部３３ｂを構成する第２金属材料は、第１の実施の形態と同様に、銅または銅合金、もしくは、ＭＭＣにより構成されている。
また、第１の実施の形態と同様に、このような基体部の比重は、埋設部３３ｂの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ｂの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
そして、半導体装置１０ｂの放熱部３０ｂの体積は、基体部が６７％を占め、埋設部３３ｂが３３％を占めている。そこで、放熱部３０ｂが全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｂが銅または銅合金で構成されている場合の重量比は５３となる。したがって、基体部の比重は、埋設部３３ｂの比重よりも小さく、基体部の体積は、埋設部３３ｂの体積よりも大きいために、放熱部３０ｂの重量の増加を抑えることができる。
このような半導体装置１０ｂを製造するにあたって、まず、セラミック回路基板２１と半導体素子２２ａ，２２ｂと接続端子２３とを用意しておく。さらに、平板部３１ｂとフィン部３２と平板部３１ｂのおもて面に掘り込まれた搭載領域Ａ及び被封止領域Ｂに埋設された埋設部３３ｂとを備える放熱部３０ｂを用意しておく。
なお、放熱部３０ｂは、平板部３１ｂに掘り込まれた搭載領域Ａ及び被封止領域Ｂの形状に対応する埋設部３３ｂを予め形成しておき、掘り込まれた搭載領域Ａ及び被封止領域Ｂに埋設部３３ｂをセットして、摩擦攪拌接合により、平板部３１ｂに埋設部３３ｂを一体化させる。
放熱部３０ｂの埋設部３３ｂの搭載領域Ａ上にはんだペーストまたははんだ板を介してセラミック回路基板２１を搭載する。そして、セラミック回路基板２１の回路板２１ｃの所定領域上にはんだペーストまたははんだ板を介して半導体素子２２ａ，２２ｂをそれぞれ配置する。さらに、半導体素子２２ａ，２２ｂの主電極にはんだペーストまたははんだ板を介して接続端子２３を配置する。
この状態ではんだペーストまたははんだ板を加熱して溶融させて、溶融したはんだを凝固させる。これにより、放熱部３０ｂの埋設部３３ｂの搭載領域Ａにはんだ２４ａを介してセラミック回路基板２１が固着し、セラミック回路基板２１上にはんだ２４ｂ，２４ｃを介して半導体素子２２ａ，２２ｂが固着する。さらに、半導体素子２２ａ，２２ｂの主電極間が接続端子２３により電気的に接続される。
ケース２６の底面、または、平板部３１ｂのおもて面の配置領域Ｃ上に接合材２８を塗布して、ケース２６を平板部３１ｂのおもて面の配置領域Ｃに取り付ける。この際、セラミック回路基板２１等はケース２６の開口２６ｃに収納されて、囲まれている。
図示しないボンディングツールを用いて、セラミック回路基板２１の回路板２１ｃの所定箇所とケース２６の内部接続部２６ａ１，２６ｂ１とをボンディングワイヤ２７ａ，２７ｂで電気的に接続する。
セラミック回路基板２１及び半導体素子２２ａ，２２ｂ等を収納するケース２６の開口２６ｃに溶融状態の封止部材を、開口２６ｃ内を満たすまで注入する。注入された封止部材が十分に凝固（して、封止部材２５となる）する。
これにより、封止部材２５によりセラミック回路基板２１と半導体素子２２ａ，２２ｂ並びに接続端子２３とボンディングワイヤ２７ａ，２７ｂと放熱部３０ｂの埋設部３３ｂの被封止領域Ｂとが封止された半導体装置１０ｂが構成される。
また、第１の実施の形態と同様に、封止部材２５と埋設部３３ｂ（被封止領域Ｂ）との線膨張係数の差がおよそ±２５％以内であるために、封止部材２５と埋設部３３ｂとは剥離しないことが考えられる。
したがって、上記半導体装置１０ｂは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ｂは、放熱部３０ｂを有している。放熱部３０ｂは、アルミニウムまたはアルミニウム合金で構成される平板部３１ｂ及びフィン部３２を備える。さらに、放熱部３０ｂは、平板部３１ｂのおもて面に埋設され、銅または銅合金（もしくはＭＭＣ）で構成される埋設部３３ｂを備える。また、封止部材２５が、半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ｂのおもて面を封止する。さらに、上記半導体装置１０ｂは、放熱部３０ｂのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ｂが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。
このような半導体装置１０ｂでは、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ｂでは、封止部材２５と封止部材２５により封止される放熱部３０ｂの埋設部３３ｂの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。このため、放熱部３０ｂの埋設部３３ｂの被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。
さらに、放熱部３０ｂは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、埋設部３３ｂが銅または銅合金により構成することができる。また、基体部の比重は、埋設部３３ｂの比重よりも小さい。このため、放熱部３０ｂは軽量化を図ることができる。
また、半導体装置１０ｂでは、セラミック回路基板２１が搭載される搭載領域Ａに銅または銅合金で構成された埋設部３３ｂが設けられている。このような埋設部３３ｂは、アルミニウムまたはアルミニウム合金で構成された基体部に比べて熱伝導率が高く、放熱性に優れている。このため、半導体装置１０ｂは、第１，第２の実施の形態の半導体装置１０よりも、半導体素子２２ａ，２２ｂの冷却性が向上する。
したがって、半導体装置１０ｂは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第４の実施の形態］
第４の実施の形態では、第３の実施の形態の半導体装置１０ｂにおいて、放熱部３０ｂの平板部３１ｂと埋設部３３ｂとの合わせ面（境界）がケースの下に位置する場合を例に挙げて説明する。
第４の実施の形態の半導体装置１０ｃについて、図８及び図９を用いて説明する。
図８は、第４の実施の形態の半導体装置の側断面図である。図９は、第４の実施の形態の半導体装置の放熱部の平面図である。なお、図９は、放熱部３０ｂのおもて面（半導体ユニット２０ｂが載置される側）の平面図を表している。
なお、第４の実施の形態では、第１〜第３の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ｃは、半導体ユニット２０ｂと放熱部３０ｂとを有している。
半導体ユニット２０ｂは、図８に示されるように、セラミック回路基板２１（基板）とセラミック回路基板２１のおもて面に接合された半導体素子２２ａ，２２ｂと半導体素子２２ａ，２２ｂの主電極間を電気的に接続する接続端子２３とを有している。また、半導体ユニット２０ｂは、これらを収納するケース３６と、ケース３６に設けられた内部接続部２６ａ１，２６ｂ１とセラミック回路基板２１の回路板２１ｃとを電気的に接続するボンディングワイヤ２７ａ，２７ｂとを有している。そして、半導体装置１０ｃでは、ケース３６内でこれらが封止部材２５により封止されている。
ケース３６は、セラミック回路基板２１等の外周に設けられ、セラミック回路基板２１等の側部を囲み、平面視で中央部に開口３６ｃが形成された箱型を成している。なお、ケース３６は、第３の実施の形態のケース２６の開口２６ｃと比較して、開口３６ｃの開口面積が狭くなっている。すなわち、ケース３６の（図中左右方向の）厚さが、第３の実施の形態のケース２６よりも、厚くなっている。
このようなケース３６もまた、熱可塑性樹脂により構成されている。前記樹脂として、ポリフェニレンサルファイド、ポリブチレンテレフタレート樹脂、ポリブチレンサクシネート樹脂、ポリアミド樹脂、または、アクリロニトリルブタジエンスチレン樹脂等がある。
また、このようなケース３６もまた、接合材２８を介して放熱部３０ｂの配置領域Ｃに接合される。なお、このような接合材２８は、ケース３６の底部、または、放熱部３０ｂの平板部３１ｂのおもて面の配置領域Ｃ上に塗布してもよい。接合材２８の塗布は、マスクによるスクリーン印刷法やシリンジを用いたディスペンス法等の前記技術において知られている任意の方法を用いることができる。
また、ケース３６もまた、上記の樹脂により、一端の内部接続部２６ａ１，２６ｂ１が内側の段差部に配置され、他端の外部接続部２６ａ２，２６ｂ２が外側の上面に配置される接続端子がインサート成形されている。このようなケース３６では、セラミック回路基板２１の回路板２１ｃの所定箇所と内部接続部２６ａ１，２６ｂ１とがボンディングワイヤ２７ａ，２７ｂで電気的にそれぞれ接続されている。このため、半導体素子２２ａ，２２ｂは、回路板２１ｃとボンディングワイヤ２７ａ，２７ｂと内部接続部２６ａ１，２６ｂ１とを経由して、外部接続部２６ａ２，２６ｂ２から外部に対して信号を入出力することができる。
また、放熱部３０ｂは、第３の実施の形態と同様に、平板部３１ｂとフィン部３２と埋設部３３ｂとを有している。
但し、既述の通り、ケース３６は、その（図８中左右方向の）厚さが、第３の実施の形態のケース２６よりも、厚くなっている。このため、配置領域Ｃ（図９中の外側破線の外側）が広くなるに伴って被封止領域Ｂ（図９中の内側破線と外側破線の間の領域）が狭くなっている。したがって、平板部３１ｂのおもて面は搭載領域Ａと被封止領域Ｂと配置領域Ｃの内周部（併せて図９中の実線３３ａ２の内側）が掘り込まれて、埋設部３３ｂが埋設されている。
また、第３の実施の形態と同様に、このような平板部３１ｂ及びフィン部３２（併せて基体部と称する）の比重は、埋設部３３ｂの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ｂの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
そして、半導体装置１０ｃの放熱部３０ｂの体積は、基体部が５５％を占め、埋設部３３ｂが４５％を占めている。したがって、放熱部３０ｂが全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｂが銅または銅合金で構成されている場合の重量比は６２となる。
また、このような配置領域Ｃに、耐食性に優れた材質によりめっき処理を施すことも可能である。このような材質は、例えば、アルミニウム、ニッケル、チタン、クロム、モリブデン、タンタル、ニオブ、タングステン、バナジウム、ビスマス、ジルコニウム、ハフニウム、金、白金、パラジウム、または、少なくともこれらの一種を含む合金等である。または、めっき処理により酸化膜を形成しても構わない。また、配置領域Ｃ上に、このようなめっき処理を施すことで、耐食性を向上させると共に、はんだ２４ａの濡れを防ぐことができる。このため、配置領域Ｃに接合材２８を介してケース３６を適切に取り付けることができる。なお、はんだ２４ａの流れを防止するためにめっき処理に代わりケガキを行うことも考えられる。しかし、ケガキを行うと塵が発生して、前記塵が起因して半導体装置１０ｃに不具合が発生してしまうおそれがある。めっき処理を行うと、このような問題が生じることはない。
このような半導体装置１０ｃも第３の実施の形態と同様に製造することができる。
したがって、上記半導体装置１０ｃは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ｃは、放熱部３０ｂを有している。放熱部３０ｂは、アルミニウムまたはアルミニウム合金で構成される平板部３１ｂ及びフィン部３２を備える。さらに放熱部３０ｂは、平板部３１ｂのおもて面に埋設され、銅または銅合金（もしくはＭＭＣ）で構成される埋設部３３ｂを備える。また、封止部材２５が、半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ｂのおもて面を封止する。さらに、上記半導体装置１０ｃは、放熱部３０ｂのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ｂが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。さらに、上記半導体装置１０ｃは、ケース３６の開口３６ｃの内壁面３６ｃ１，３６ｃ２が、埋設部３３ｂと平板部３１ｂとの境界（外側境界）である合わせ面３３ａ２から内側に位置している。すなわち、埋設部３３ｂの合わせ面３３ａ２が、ケース３６の下部に位置している。
このような半導体装置１０ｃでは、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ｃでも、封止部材２５と封止部材２５により封止される放熱部３０ｂの埋設部３３ｂの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。このため、放熱部３０ｂの埋設部３３ｂの被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。
また、放熱部３０ｂは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、埋設部３３ｂが銅または銅合金により構成することができる。このため、放熱部３０ｂは軽量化を図ることができる。
なお、半導体装置１０ｃでは、第３の実施の形態の半導体装置１０ｂ（図６を参照）に対してケース２６の厚さを厚くしたケース３６を用いた場合である。一方、半導体装置１０ｃは、第３の実施の形態の半導体装置１０ｂにおいて埋設部３３ｂの面積（図中左右方向の長さ）を広げて埋設部３３ｂと平板部３１ｂとの合わせ面３３ａ２がケース２６の下に位置するようにすることも可能である。この場合の半導体装置１０ｃの放熱部３０ｂの体積は、例えば、基体部が５５％を占め、埋設部３３ｂが４５％を占める。そこで、放熱部３０ｂが全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｂが銅または銅合金で構成されている場合の重量比は６２となる。したがって、基体部の比重は、埋設部３３ｂの比重よりも小さく、基体部の体積は、埋設部３３ｂの体積よりも大きいために、放熱部３０ｂの重量の増加を抑えることができる。
また、半導体装置１０ｃでも、セラミック回路基板２１が配置される搭載領域Ａに銅または銅合金で構成された埋設部３３ｂが設けられている。このような埋設部３３ｂは、アルミニウムまたはアルミニウム合金で構成された基体部に比べて熱伝導率が高く、放熱性に優れている。このため、半導体装置１０ｃは、第１の実施の形態の半導体装置１０よりも、半導体素子２２ａ，２２ｂの冷却性が向上する。
また、平板部３１ｂと埋設部３３ｂとはそれらの線膨張係数の差により、合わせ面３３ａ２に変形、歪み、隙間が発生してしまう。半導体装置１０ｃでは、平板部３１ｂと埋設部３３ｂとの合わせ面３３ａ２が、ケース３６の下部に位置している。このため、合わせ面３３ａ２に発生する変形等に起因する応力が封止部材２５に進展することがなく、半導体装置１０ｃの絶縁性の低下が抑制される。さらに、平板部３１ｂと埋設部３３ｂとの合わせ面３３ａ２の凹凸により、接合材２８の接合面積が増加するために、平板部３１ｂの配置領域Ｃとケース３６との接合強度が向上する。
したがって、半導体装置１０ｃは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第５の実施の形態］
第５の実施の形態では、第１の実施の形態の半導体装置１０にケースを取り付けた場合を例に挙げて説明する。
第５の実施の形態の半導体装置１０ｄについて、図１０を用いて説明する。
図１０は、第５の実施の形態の半導体装置の側断面図である。
なお、第５の実施の形態では、第１〜第４の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ｄは、半導体ユニット２０ａと放熱部３０ｃとを有している。
また、放熱部３０ｃは、平板部３１ｃとフィン部３２とを有している。
放熱部３０ｃは、図１０に示されるように、そのおもて面にセラミック回路基板２１がはんだ２４ａを介して搭載される搭載領域Ａと、搭載領域Ａの周囲を取り囲み封止部材２５が接合される被封止領域Ｂと、さらに被封止領域Ｂの外側を取り囲みケース２６が接合される配置領域Ｃとがそれぞれ設定されている。平板部３１ｃでは、被封止領域Ｂが掘り込まれている。なお、平板部３１ｃの掘り込まれていない部分の厚さも１ｍｍ以上、１０ｍｍ以下であり、より好ましくは２ｍｍ以上、５ｍｍ以下である。また、被封止領域Ｂの掘り込み深さも、０．５ｍｍ以上、８ｍｍ以下であり、より好ましくは１ｍｍ以上、３ｍｍ以下である。
さらに、平板部３１ｃも、第１の実施の形態と同様に、その裏面に複数のフィンからなるフィン部３２が一体的に形成されている。なお、フィン部３２も、平板部３１ｃの搭載領域Ａに対する裏面付近に形成されている。このような平板部３１ｃ及びフィン部３２（併せて基体部と称する）を構成する第１金属材料も、第１の実施の形態と同様に、アルミニウムまたはアルミニウム合金により構成されている。
埋設部３３ｃは、平板部３１ｃのおもて面に掘り込まれた被封止領域Ｂ内に埋設されている。この際、平板部３１ｃのおもて面と埋設部３３ｃとのおもて面とは水平となっている。このような埋設部３３ｃを構成する第２金属材料は、第１の実施の形態と同様に、銅または銅合金、もしくは、ＭＭＣにより構成されている。
また、第１の実施の形態と同様に、このような平板部３１ｃ及びフィン部３２の比重は、埋設部３３ｃの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ｃの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
そして、半導体装置１０ｄの放熱部３０ｃの体積は、基体部が９０％を占め、埋設部３３ｃが１０％を占めている。そこで、放熱部３０ｃが全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｃが銅または銅合金で構成されている場合の重量比は３７となる。したがって、基体部の比重は、埋設部３３ｃの比重よりも小さく、基体部の体積は、埋設部３３ｃの体積よりも大きいために、放熱部３０ｃの重量の増加を抑えることができる。
また、第１の実施の形態と同様に、放熱部３０ｃのおもて面の搭載領域Ａにニッケル、銅、錫等のめっきが行われていることが、セラミック回路基板２１をはんだ付けするために好ましい。厚さは１０μｍ以上、１００μｍ以下である。
このような半導体装置１０ｄも第３の実施の形態と同様に製造することができる。
したがって、上記半導体装置１０ｄは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ｄは、放熱部３０ｃを有している。放熱部３０ｃは、アルミニウムまたはアルミニウム合金で構成される平板部３１ｃ及びフィン部３２を備える。さらに放熱部３０ｃは、平板部３１ｃのおもて面に埋設され、銅または銅合金（もしくはＭＭＣ）で構成される埋設部３３ｃを備える。また、封止部材２５が、半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ｃのおもて面を封止する。さらに、上記半導体装置１０ｄは、放熱部３０ｃのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ｃが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。
このような半導体装置１０ｄでは、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ｄでも、封止部材２５と封止部材２５により封止される放熱部３０ｃの埋設部３３ｃの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。このため、放熱部３０ｃの埋設部３３ｃの被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。
また、放熱部３０ｃは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、埋設部３３ｃが銅または銅合金により構成することができる。このため、放熱部３０ｃは軽量化を図ることができる。
したがって、半導体装置１０ｄは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第６の実施の形態］
第６の実施の形態では、第５の実施の形態の半導体装置１０ｄにおいて、放熱部３０ｃの平板部３１ｃと埋設部３３ｃとの合わせ面がそれぞれケース２６及びセラミック回路基板２１の下部に位置する場合を例に挙げて説明する。
第６の実施の形態の半導体装置１０ｅについて、図１１及び図１２を用いて説明する。
図１１は、第６の実施の形態の半導体装置の側断面図である。図１２は、第６の実施の形態の半導体装置の放熱部の平面図である。なお、図１２は、放熱部３０ｄのおもて面（半導体ユニット２０ａが載置される側）の平面図を表している。
なお、第６の実施の形態では、第１〜第５の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ｅは、半導体ユニット２０ａと放熱部３０ｄとを有している。
また、放熱部３０ｄは、平板部３１ｄとフィン部３２と埋設部３３ｄとを有している。
放熱部３０ｄは、図１１及び図１２に示されるように、そのおもて面にセラミック回路基板２１がはんだ２４ａを介して搭載される搭載領域Ａ（図１２中の内側破線の内側の領域）と搭載領域Ａの周囲を取り囲む被封止領域Ｂ（図１２中の内側破線と外側破線の間の領域）とさらに被封止領域Ｂの外側の配置領域Ｃ（図１２中の外側破線の外側の領域）とがそれぞれ設定されている。平板部３１ｄでは、搭載領域Ａの外周部と被封止領域Ｂと配置領域Ｃの内周部と（併せて図１２中の合わせ面３３ｄ１と合わせ面３３ｄ２との間の領域）が掘り込まれている。なお、平板部３１ｄの掘り込まれていない部分の厚さも１ｍｍ以上、１０ｍｍ以下であり、より好ましくは２ｍｍ以上、５ｍｍ以下である。また、被封止領域Ｂの掘り込み深さも、０．５ｍｍ以上、８ｍｍ以下であり、より好ましくは１ｍｍ以上、３ｍｍ以下である。
さらに、平板部３１ｄも、第１の実施の形態と同様に、その裏面に複数のフィンからなるフィン部３２が一体的に形成されている。なお、フィン部３２も、搭載領域Ａに対する裏面付近に形成されている。このような平板部３１ｄ及びフィン部３２（併せて基体部と称する）を構成する第１金属材料も、第１の実施の形態と同様に、アルミニウムまたはアルミニウム合金により構成されている。
埋設部３３ｄは、平板部３１ｄのおもて面に掘り込まれた搭載領域Ａの外周部と被封止領域Ｂと配置領域Ｃの内周部との内に埋設されている。この際、平板部３１ｄのおもて面と埋設部３３ｄとのおもて面とは水平となっている。このような埋設部３３ｄを構成する第２金属材料は、第１の実施の形態と同様に、銅または銅合金、もしくは、ＭＭＣにより構成されている。
また、第１の実施の形態と同様に、このような基体部の比重は、埋設部３３ｄの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ｄの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
さらに、埋設部３３ｄと平板部３１ｄとの搭載領域Ａ側の境界（内側境界）の合わせ面３３ｄ１は、セラミック回路基板２１の下部に位置している。また、埋設部３３ｄと平板部３１ｄとの配置領域Ｃ側の境界（外側境界）の合わせ面３３ｄ２は、ケース２６の下部に位置している。
そして、半導体装置１０ｅの放熱部３０ｄの体積は、基体部が７５％を占め、埋設部３３ｄが２５％を占めている。そこで、放熱部３０ｄが全て銅で構成されている場合の重量比を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｄが銅または銅合金で構成されている場合の重量比は４８となる。また、この場合において、埋設部３３ｄがＭＭＣで構成されている場合の重量比は４５となる。したがって、基体部の比重は、埋設部３３ｄの比重よりも小さく、基体部の体積は、埋設部３３ｄの体積よりも大きいために、放熱部３０ｄの重量の増加を抑えることができる。
また、第１の実施の形態と同様に、放熱部３０ｄのおもて面の搭載領域Ａにニッケル、銅、錫等のめっきが行われていることが、セラミック回路基板２１をはんだ付けするために好ましい。なお、厚さは１０μｍ以上、１００μｍ以下である。
また、このような放熱部３０ｄの配置領域Ｃに、耐食性に優れた材質によりめっき処理を施すことも可能である。このような材質は、例えば、アルミニウム、ニッケル、チタン、クロム、モリブデン、タンタル、ニオブ、タングステン、バナジウム、ビスマス、ジルコニウム、ハフニウム、金、白金、パラジウム、または、少なくともこれらの一種を含む合金等である。または、めっき処理により酸化膜を形成しても構わない。また、配置領域Ｃ上に、このようなめっき処理を施すことで、耐食性を向上させると共に、はんだ２４ａの濡れを防ぐことができる。このため、配置領域Ｃに接合材２８を介してケース２６を適切に取り付けることができる。なお、はんだの流れを防止するためにめっき処理に代わりケガキを行うことも考えられる。しかし、ケガキを行うと塵が発生して、前記塵が起因して半導体装置１０ｅに不具合が発生してしまうおそれがある。めっき処理を行うと、このような問題が生じることはない。
このような半導体装置１０ｅも第３の実施の形態と同様に製造することができる。
したがって、上記半導体装置１０ｅは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ｅは、放熱部３０ｄを有している。放熱部３０ｄは、アルミニウムまたはアルミニウム合金で構成される平板部３１ｄ及びフィン部３２を備える。さらに放熱部３０ｄは、平板部３１ｄのおもて面に埋設され、銅または銅合金（もしくはＭＭＣ）で構成される埋設部３３ｄを備える。また、封止部材２５が、半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ｄのおもて面を封止する。さらに、上記半導体装置１０ｅは、放熱部３０ｄのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ｄが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。さらに、上記半導体装置１０ｅは、埋設部３３ｄの搭載領域Ａ側の合わせ面３３ｄ１がセラミック回路基板２１の下部に位置し、埋設部３３ｄの配置領域Ｃ側の合わせ面３３ｄ２がケース２６の下部に位置している。
このような半導体装置１０ｅでは、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ｅでも、封止部材２５と封止部材２５により封止される放熱部３０ｄの埋設部３３ｄの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。このため、放熱部３０ｄの埋設部３３ｄの被封止領域Ｂにおける封止部材２５の剥離の発生が抑制される。
また、放熱部３０ｄは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、埋設部３３ｄが銅または銅合金（もしくはＭＭＣ）により構成することができる。このため、放熱部３０ｄは軽量化を図ることができる。
また、平板部３１ｄと埋設部３３ｄとはそれらの線膨張係数の差により、合わせ面３３ｄ１，３３ｄ２に変形、歪み、隙間が発生してしまう。半導体装置１０ｅでは、平板部３１ｄと埋設部３３ｄとの合わせ面３３ｄ１，３３ｄ２が、セラミック回路基板２１及びケース２６の下部にそれぞれ位置している。このため、合わせ面３３ｄ１，３３ｄ２に発生する変形等に起因する応力が封止部材２５に進展することがなく、半導体装置１０ｅの絶縁性の低下が抑制される。さらに、平板部３１ｄと埋設部３３ｄとの合わせ面３３ｄ２の凹凸により、接合材２８の接合面積が増加するために、平板部３１ｄの配置領域Ｃとケース２６との接合強度が向上する。
したがって、半導体装置１０ｅは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第７の実施の形態］
第７の実施の形態では、第３の実施の形態の半導体装置１０ｂにおいて、放熱部３０ｂの被封止領域Ｂに凸部を形成した場合を例に挙げて説明する。
第７の実施の形態の半導体装置１０ｆについて、図１３及び図１４を用いて説明する。
図１３は、第７の実施の形態の半導体装置の側断面図であり、図１４は、第７の実施の形態の半導体装置の放熱部の平面図である。なお、図１４は、放熱部３０ｅのおもて面（半導体ユニット２０ａが載置される側）の平面図を表している。
なお、第７の実施の形態では、第１〜第６の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ｆは、半導体ユニット２０ａと放熱部３０ｅとを有している。
このうち、放熱部３０ｅは、平板部３１ｂとフィン部３２と埋設部３３ｂとを有している。
埋設部３３ｂは、平板部３１ｂのおもて面に掘り込まれた搭載領域Ａ及び被封止領域Ｂ内に埋設されている。この際、平板部３１ｂのおもて面と埋設部３３ｂとのおもて面とは水平となっている。このような埋設部３３ｂを構成する第２金属材料は、第１の実施の形態と同様に、銅または銅合金、もしくは、ＭＭＣにより構成されている。
また、第１の実施の形態と同様に、平板部３１ｂ及びフィン部３２（併せて基体部と称する）の比重は、埋設部３３ｂの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ｂの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
さらに、埋設部３３ｂは被封止領域Ｂに複数の凸部３３ｂ１が搭載領域Ａの各辺に沿って形成されている。なお、図１０及び図１１に示す凸部３３ｂ１は一例である。このような凸部３３ｂ１の形状は円筒状、半球状、直方体状、三角錐状、四角錐状等とすることができ、凸部３３ｂ１の配置も１列に限らず、複数列等とすることができる。
したがって、半導体装置１０ｆの放熱部３０ｅの体積は、基体部が６７％を占め、埋設部３３ｂが３３％を占めている。そこで、放熱部３０ｅが全て銅で構成されている場合の重量を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｂが銅または銅合金で構成されている場合の重量比は５３となる。このため、基体部の比重は、埋設部３３ｂの比重よりも小さく、基体部の体積は、埋設部３３ｂの体積よりも大きいために、放熱部３０ｅの重量の増加を抑えることができる。
このような半導体装置１０ｆも第３の実施の形態と同様に製造することができる。
このようにして構成される半導体装置１０ｆでは、第１の実施の形態と同様に、封止部材２５と埋設部３３ｂ（被封止領域Ｂ）との線膨張係数の差がおよそ±２５％以内であり、封止部材２５と埋設部３３ｂとは剥離しないことが考えられる。
したがって、上記半導体装置１０ｆは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ｆは、放熱部３０ｅを有している。放熱部３０ｅは、アルミニウムまたはアルミニウム合金で構成される平板部３１ｂ及びフィン部３２を備える。さらに放熱部３０ｅは、平板部３１ｂのおもて面に埋設され、銅または銅合金（もしくはＭＭＣ）で構成される埋設部３３ｂを備える。また、封止部材２５が、半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ｅのおもて面を封止する。さらに、上記半導体装置１０ｆは、放熱部３０ｅのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ｂが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。さらに、上記半導体装置１０ｆは、放熱部３０ｅの埋設部３３ｂの被封止領域Ｂに複数の凸部３３ｂ１が形成されている。
このような半導体装置１０ｆでも、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ｆでも、封止部材２５と封止部材２５により封止される放熱部３０ｅの埋設部３３ｂの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。さらに、半導体装置１０ｆでは、埋設部３３ｂの被封止領域Ｂに複数の凸部３３ｂ１が形成されているために、封止部材２５と被封止領域Ｂとの密着面積が増加すると共に、凸部３３ｂ１のアンカー効果により、封止部材２５の被封止領域Ｂに対する接合強度が向上する。このため、放熱部３０ｅの埋設部３３ｂの被封止領域Ｂにおける封止部材２５の剥離の発生がより抑制される。
また、放熱部３０ｅは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、基体部よりも体積が少ない埋設部３３ｂが銅または銅合金により構成することができる。また、基体部の比重は、埋設部３３ｂの比重よりも小さい。このため、放熱部３０ｅは軽量化を図ることができる。
また、半導体装置１０ｆでも、セラミック回路基板２１が搭載される搭載領域Ａに銅または銅合金で構成された埋設部３３ｂが設けられている。このような埋設部３３ｂは、アルミニウムまたはアルミニウム合金で構成された基体部に比べて熱伝導率が高く、放熱性に優れている。このため、半導体装置１０ｆは、第１の実施の形態の半導体装置１０よりも、半導体素子２２ａ，２２ｂの冷却性が向上する。
したがって、半導体装置１０ｆは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
［第８の実施の形態］
第８の実施の形態では、第３の実施の形態の半導体装置１０ｂにおいて、放熱部３０ｂの被封止領域Ｂに凹部を形成した場合を例に挙げて説明する。
第８の実施の形態の半導体装置１０ｇについて、図１５を用いて説明する。
図１５は、第８の実施の形態の半導体装置の側断面図である。
なお、第８の実施の形態では、第１〜第７の実施の形態と同様の構成には同様の符号を付しており、それらの構成の説明の詳細は省略する場合がある。
半導体装置１０ｇは、半導体ユニット２０ａと放熱部３０ｆとを有している。
このうち、放熱部３０ｆは、平板部３１ｂとフィン部３２と埋設部３３ｂとを有している。
埋設部３３ｂは、平板部３１ｂのおもて面に掘り込まれた搭載領域Ａ及び被封止領域Ｂ内に埋設されている。この際、平板部３１ｂのおもて面と埋設部３３ｂとのおもて面とは水平となっている。このような埋設部３３ｂを構成する第２金属材料は、第１の実施の形態と同様に、銅または銅合金、もしくは、ＭＭＣにより構成されている。
また、第１の実施の形態と同様に、このように平板部３１ｂ及びフィン部３２（併せて基体部と称する）の比重は、埋設部３３ｂの比重よりも小さく、２．７ｇ／ｃｍ3（アルミニウムまたはアルミニウム合金）である。埋設部３３ｂの比重は、８．９ｇ／ｃｍ3（銅または銅合金）または、２．８ｇ／ｃｍ3（ＭＭＣ）である。
さらに、埋設部３３ｂは被封止領域Ｂに複数の凹部３３ｂ２が搭載領域Ａの各辺に沿って形成されている。なお、凹部３３ｂ２の被封止領域Ｂに対する形成箇所は、例えば、図１３の凸部３３ｂ１に対応している。このような凹部３３ｂ２の形状は円筒状、半球状、直方体状、三角錐状、四角錐状等とすることができ、凹部３３ｂ２の配置も１列に限らず、複数列等とすることができる。
したがって、半導体装置１０ｇの放熱部３０ｆの体積は、基体部が６７％を占め、埋設部３３ｂが３３％を占めている。そこで、放熱部３０ｆが全て銅で構成されている場合の重量を１００とすると、基体部がアルミニウムまたはアルミニウム合金で、埋設部３３ｂが銅または銅合金で構成されている場合の重量比は５３となる。このため、基体部の比重は、埋設部３３ｂの比重よりも小さく、基体部の体積は、埋設部３３ｂの体積よりも大きいために、放熱部３０ｆの重量の増加を抑えることができる。
このような半導体装置１０ｇも第３の実施の形態と同様に製造することができる。
このようにして構成される半導体装置１０ｇでは、第１の実施の形態と同様に、封止部材２５と埋設部３３ｂ（被封止領域Ｂ）との線膨張係数の差がおよそ±２５％以内であり、封止部材２５と埋設部３３ｂとは剥離しないことが考えられる。
したがって、上記半導体装置１０ｇは、半導体素子２２ａ，２２ｂと、絶縁板２１ａと絶縁板２１ａのおもて面に形成される回路板２１ｃとを有し、回路板２１ｃの主面に半導体素子２２ａ，２２ｂが配置されるセラミック回路基板２１とを有している。また、上記半導体装置１０ｇは、放熱部３０ｆを有している。放熱部３０ｆは、アルミニウムまたはアルミニウム合金で構成される平板部３１ｂ及びフィン部３２を備える。さらに放熱部３０ｆは、平板部３１ｂのおもて面に埋設され、銅または銅合金（もしくは、ＭＭＣ）で構成される埋設部３３ｂを備える。また、封止部材２５が、半導体素子２２ａ，２２ｂ、セラミック回路基板２１及び放熱部３０ｆのおもて面を封止する。さらに、上記半導体装置１０ｇは、放熱部３０ｆのおもて面は、セラミック回路基板２１が配置される搭載領域Ａと、搭載領域Ａに隣接し、封止部材２５により封止される被封止領域Ｂとを備え、少なくとも被封止領域Ｂに埋設部３３ｂが形成され、銅または銅合金（もしくはＭＭＣ）の線膨張係数が、アルミニウムまたはアルミニウム合金よりも小さく、封止部材２５との差が±２５％以内である。さらに、上記半導体装置１０ｇは、放熱部３０ｆの埋設部３３ｂの被封止領域Ｂに複数の凹部３３ｂ２が形成されている。
このような半導体装置１０ｇでも、封止部材２５の封止により、絶縁性を保ちつつ、はんだ２４ａ，２４ｂ，２４ｃに加わる応力を小さくすることができる。このため、はんだ２４ａ，２４ｂ，２４ｃの寿命を延ばすことができる。
また、このような半導体装置１０ｇでも、封止部材２５と封止部材２５により封止される放熱部３０ｆの埋設部３３ｂの被封止領域Ｂとの線膨張係数の差は±２５％以内と小さい。さらに、半導体装置１０ｇでは、埋設部３３ｂの被封止領域Ｂに複数の凹部３３ｂ２が形成されているために、封止部材２５と被封止領域Ｂとの密着面積が増加することにより、封止部材２５の被封止領域Ｂに対する接合強度が向上する。このため、放熱部３０ｆの埋設部３３ｂの被封止領域Ｂにおける封止部材２５の剥離の発生がより抑制される。
また、放熱部３０ｆは、大部分を占める基体部がアルミニウムまたはアルミニウム合金で構成されており、基体部よりも体積が少ない埋設部３３ｂが銅または銅合金（もしくはＭＭＣ）により構成されている。このため、放熱部３０ｆは軽量化を図ることができる。
また、半導体装置１０ｇでも、セラミック回路基板２１が搭載される搭載領域Ａに銅または銅合金（もしくはＭＭＣ）で構成された埋設部３３ｂが設けられている。このような埋設部３３ｂは、アルミニウムまたはアルミニウム合金で構成された基体部に比べて熱伝導率が高く、放熱性に優れている。このため、半導体装置１０ｇは、第１の実施の形態の半導体装置１０よりも、半導体素子２２ａ，２２ｂの冷却性が向上する。
したがって、半導体装置１０ｇは低コスト化を図ると共に、信頼性の低下を抑制することができるようになる。
なお、上記第７，第８の実施の形態の複数の凸部３３ｂ１、凹部３３ｂ２は、第１〜第６の実施の形態の半導体装置１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅの放熱部３０，３０ａ，３０ｂ，３０ｃ，３０ｄの被封止領域Ｂ（埋設部３３，３３ａ，３３ｂ，３３ｃ，３３ｄ）上、にもそれぞれ形成することが可能である。これにより、凸部３３ｂ１、凹部３３ｂ２がない場合に比べて、封止部材２５の被封止領域Ｂに対する接合強度が向上する。
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ 半導体装置
２０，２０ａ，２０ｂ 半導体ユニット
２１ セラミック回路基板
２１ａ 絶縁板
２１ｂ 金属板
２１ｃ 回路板
２２ａ，２２ｂ 半導体素子
２３ 接続端子
２４ａ，２４ｂ，２４ｃ はんだ
２５ 封止部材
２６，３６ ケース
２６ｃ，３６ｃ 開口
２６ａ１，２６ｂ１ 内部接続部
２６ａ２，２６ｂ２ 外部接続部
２７ａ，２７ｂ ボンディングワイヤ
２８ 接合材
２９ａ，２９ｂ 外部接続端子
３０，３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ 放熱部
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ 平板部
３２ フィン部
３３，３３ａ，３３ｂ，３３ｃ，３３ｄ 埋設部
３３ａ１，３３ａ２，３３ｄ１，３３ｄ２ 合わせ面
３３ｂ１ 凸部
３３ｂ２ 凹部
３６ｃ１，３６ｃ２ 内壁面
Ａ 搭載領域
Ｂ 被封止領域
Ｃ 配置領域

Claims (20)

  1. 半導体素子と、
    絶縁板と前記絶縁板のおもて面に形成される回路板とを有し、前記回路板の主面に前記半導体素子が配置される基板と、
    第１金属材料で構成される基体部と、前記基体部のおもて面に埋設され、第２金属材料で構成される埋設部とを有する放熱部と、
    前記半導体素子、前記基板及び前記放熱部のおもて面を封止する封止部材と、
    を有し、
    前記放熱部のおもて面は、前記基板が配置される搭載領域と、前記搭載領域に隣接し、前記封止部材により封止される被封止領域とを備え、少なくとも前記被封止領域に前記埋設部が形成され、
    前記第２金属材料の線膨張係数が、前記第１金属材料よりも小さく、前記封止部材との差が±２５％以内である半導体装置。
  2. 前記被封止領域は、前記搭載領域の周囲を取り囲んでいる、
    請求項１に記載の半導体装置。
  3. 前記埋設部は、前記被封止領域と共に前記搭載領域に埋設されている、
    請求項２に記載の半導体装置。
  4. 前記第１金属材料の比重は前記第２金属材料の比重よりも小さい、
    請求項１に記載の半導体装置。
  5. 前記第２金属材料の線膨張係数は、１０．５ｐｐｍ／℃以上、２２．５ｐｐｍ／℃以下である、
    請求項１に記載の半導体装置。
  6. 前記第２金属材料の線膨張係数は、１６．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下である、
    請求項５に記載の半導体装置。
  7. 前記第２金属材料は、銅、銅合金または金属基複合材料である、
    請求項５または６に記載の半導体装置。
  8. 前記金属基複合材料は、炭化シリコンを含む複合材料である、
    請求項７に記載の半導体装置。
  9. 前記金属基複合材料は、前記炭化シリコンに対して、アルミニウムまたはマグネシウムのいずれかを含む、
    請求項８に記載の半導体装置。
  10. 前記埋設部の前記搭載領域側の前記基体部との内側境界が前記基板の下部に位置している、
    請求項１に記載の半導体装置。
  11. 前記封止部材は、その線膨張係数が、１４．０ｐｐｍ／℃以上、１８．０ｐｐｍ／℃以下である、
    請求項１に記載の半導体装置。
  12. 前記封止部材は、エポキシ樹脂と前記エポキシ樹脂に含有された充填材とを含む、
    請求項１１に記載の半導体装置。
  13. 前記充填材は、二酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムである、
    請求項１２に記載の半導体装置。
  14. 前記第１金属材料は、アルミニウムまたはアルミニウム合金である、
    請求項１に記載の半導体装置。
  15. 前記放熱部のおもて面に前記被封止領域の周囲を取り囲む配置領域をさらに備え、前記配置領域上に接合材を介して配置されているケースをさらに有する、
    請求項１に記載の半導体装置。
  16. 前記埋設部の前記配置領域側の前記基体部との外側境界が前記ケースの下部に位置している、
    請求項１５に記載の半導体装置。
  17. 前記放熱部は、前記埋設部上に複数の凸部が形成されている、
    請求項１に記載の半導体装置。
  18. 前記放熱部は、前記埋設部上に複数の凹部が形成されている、
    請求項１に記載の半導体装置。
  19. 前記放熱部の前記配置領域上に金属膜または酸化膜が形成されている、
    請求項１５に記載の半導体装置。
  20. 前記基体部は、
    前記搭載領域及び前記被封止領域がおもて面に設定された平板状の平板部と、
    前記平板部のおもて面の反対側の面に形成された複数のフィンを具備するフィン部と、
    を備える請求項１に記載の半導体装置。
JP2017160887A 2017-08-24 2017-08-24 半導体装置 Active JP7031172B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017160887A JP7031172B2 (ja) 2017-08-24 2017-08-24 半導体装置
US16/028,869 US10262953B2 (en) 2017-08-24 2018-07-06 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017160887A JP7031172B2 (ja) 2017-08-24 2017-08-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2019040971A true JP2019040971A (ja) 2019-03-14
JP7031172B2 JP7031172B2 (ja) 2022-03-08

Family

ID=65437494

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017160887A Active JP7031172B2 (ja) 2017-08-24 2017-08-24 半導体装置

Country Status (2)

Country Link
US (1) US10262953B2 (ja)
JP (1) JP7031172B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021068852A (ja) * 2019-10-28 2021-04-30 トヨタ自動車株式会社 半導体装置
JP2021086882A (ja) * 2019-11-26 2021-06-03 三菱電機株式会社 半導体装置および放熱フィンの製造方法
KR102536643B1 (ko) * 2022-11-28 2023-05-30 제엠제코(주) 반도체 패키지

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7135716B2 (ja) * 2017-10-27 2022-09-13 三菱マテリアル株式会社 接合体、ヒートシンク付絶縁回路基板、及び、ヒートシンク
JP6742540B2 (ja) * 2017-12-13 2020-08-19 三菱電機株式会社 半導体装置及び電力変換装置
US10541156B1 (en) 2018-10-31 2020-01-21 International Business Machines Corporation Multi integrated circuit chip carrier package
DE112019007396T5 (de) * 2019-06-06 2022-02-17 Mitsubishi Electric Corporation Struktur zur Steuerung einer Wölbung für eine Metallbasisplatte, Halbleitermodul und Inverter-Vorrichtung
WO2020254143A1 (en) * 2019-06-19 2020-12-24 Danfoss Silicon Power Gmbh Half-bridge power assembly
CN110993507B (zh) * 2019-11-22 2021-05-25 江苏富乐德半导体科技有限公司 一种减少覆铜陶瓷基板母板翘曲的方法
EP4187589A1 (en) * 2021-11-24 2023-05-31 SwissSEM Technologies AG Directly cooled power module

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000336438A (ja) * 1999-03-25 2000-12-05 Kubota Corp 金属−セラミックス複合材料およびその製造方法
JP2003023129A (ja) * 2001-07-10 2003-01-24 Nissan Motor Co Ltd パワー半導体装置および素子実装用放熱板の製造方法
JP2007184315A (ja) * 2006-01-04 2007-07-19 Hitachi Ltd 樹脂封止型パワー半導体モジュール
JP2011253950A (ja) * 2010-06-02 2011-12-15 Mitsubishi Electric Corp 電力半導体装置
JP2012256746A (ja) * 2011-06-09 2012-12-27 Mitsubishi Electric Corp 半導体装置
JP2013500580A (ja) * 2009-08-25 2013-01-07 富士電機株式会社 半導体モジュール及び放熱部材
JP2017135183A (ja) * 2016-01-26 2017-08-03 三菱電機株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4989552B2 (ja) * 2008-05-08 2012-08-01 トヨタ自動車株式会社 電子部品
KR102300972B1 (ko) * 2014-07-04 2021-09-09 미쓰비시 마테리알 가부시키가이샤 파워 모듈용 기판 유닛 및 파워 모듈

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000336438A (ja) * 1999-03-25 2000-12-05 Kubota Corp 金属−セラミックス複合材料およびその製造方法
JP2003023129A (ja) * 2001-07-10 2003-01-24 Nissan Motor Co Ltd パワー半導体装置および素子実装用放熱板の製造方法
JP2007184315A (ja) * 2006-01-04 2007-07-19 Hitachi Ltd 樹脂封止型パワー半導体モジュール
JP2013500580A (ja) * 2009-08-25 2013-01-07 富士電機株式会社 半導体モジュール及び放熱部材
JP2011253950A (ja) * 2010-06-02 2011-12-15 Mitsubishi Electric Corp 電力半導体装置
JP2012256746A (ja) * 2011-06-09 2012-12-27 Mitsubishi Electric Corp 半導体装置
JP2017135183A (ja) * 2016-01-26 2017-08-03 三菱電機株式会社 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021068852A (ja) * 2019-10-28 2021-04-30 トヨタ自動車株式会社 半導体装置
JP7163896B2 (ja) 2019-10-28 2022-11-01 トヨタ自動車株式会社 半導体装置
JP2021086882A (ja) * 2019-11-26 2021-06-03 三菱電機株式会社 半導体装置および放熱フィンの製造方法
JP7170620B2 (ja) 2019-11-26 2022-11-14 三菱電機株式会社 半導体装置および放熱フィンの製造方法
KR102536643B1 (ko) * 2022-11-28 2023-05-30 제엠제코(주) 반도체 패키지

Also Published As

Publication number Publication date
JP7031172B2 (ja) 2022-03-08
US20190067214A1 (en) 2019-02-28
US10262953B2 (en) 2019-04-16

Similar Documents

Publication Publication Date Title
JP7031172B2 (ja) 半導体装置
US8058722B2 (en) Power semiconductor module and method of manufacturing the same
JP7047895B2 (ja) 半導体装置
WO2014097798A1 (ja) 半導体装置
JP4254527B2 (ja) 半導体装置
KR20100126909A (ko) 전력반도체 모듈
JP5023604B2 (ja) 半導体装置
JP6448418B2 (ja) 電力用半導体装置
US20130249008A1 (en) Semiconductor device
US8896114B2 (en) Semiconductor device
US20130256920A1 (en) Semiconductor device
US11984386B2 (en) Semiconductor device
JP5083294B2 (ja) 電力用半導体装置
JP4861200B2 (ja) パワーモジュール
JP6924432B2 (ja) 半導体装置の製造方法及び半導体装置
JP2017135144A (ja) 半導体モジュール
US11587861B2 (en) Semiconductor device and manufacturing method thereof
WO2017077729A1 (ja) 半導体モジュール及びその製造方法
US20230096381A1 (en) Semiconductor device and method for manufacturing semiconductor device
WO2020250582A1 (ja) 半導体装置
JP2022020969A (ja) 半導体装置
JP2021125617A (ja) 半導体装置
CN115394730A (zh) 半导体装置
JP2018046166A (ja) 半導体装置及び半導体装置の製造方法
JP2014187146A (ja) 半導体装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20191212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20191212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220207

R150 Certificate of patent or registration of utility model

Ref document number: 7031172

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150