JP2018520521A - チップ埋め込み技術を用いるオープンキャビティパッケージ - Google Patents

チップ埋め込み技術を用いるオープンキャビティパッケージ Download PDF

Info

Publication number
JP2018520521A
JP2018520521A JP2018501849A JP2018501849A JP2018520521A JP 2018520521 A JP2018520521 A JP 2018520521A JP 2018501849 A JP2018501849 A JP 2018501849A JP 2018501849 A JP2018501849 A JP 2018501849A JP 2018520521 A JP2018520521 A JP 2018520521A
Authority
JP
Japan
Prior art keywords
chip
sensor system
layer
metal
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018501849A
Other languages
English (en)
Other versions
JP2018520521A5 (ja
JP6746678B2 (ja
Inventor
マオ ジエ
マオ ジエ
グエン ハウ
グエン ハウ
グエン ルー
グエン ルー
ポダー アニンデヤ
ポダー アニンデヤ
Original Assignee
日本テキサス・インスツルメンツ株式会社
テキサス インスツルメンツ インコーポレイテッド
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ株式会社, テキサス インスツルメンツ インコーポレイテッド, テキサス インスツルメンツ インコーポレイテッド filed Critical 日本テキサス・インスツルメンツ株式会社
Publication of JP2018520521A publication Critical patent/JP2018520521A/ja
Publication of JP2018520521A5 publication Critical patent/JP2018520521A5/ja
Application granted granted Critical
Publication of JP6746678B2 publication Critical patent/JP6746678B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00865—Multistep processes for the separation of wafers into individual elements
    • B81C1/00873—Multistep processes for the separation of wafers into individual elements characterised by special arrangements of the devices, allowing an easier separation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00333—Aspects relating to packaging of MEMS devices, not covered by groups B81C1/00269 - B81C1/00325
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0214—Biosensors; Chemical sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0228—Inertial sensors
    • B81B2201/0235—Accelerometers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0257—Microphones or microspeakers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0264—Pressure sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0278—Temperature sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0292—Sensors not provided for in B81B2201/0207 - B81B2201/0285
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/04—Optical MEMS
    • B81B2201/047—Optical MEMS not provided for in B81B2201/042 - B81B2201/045
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/098—Arrangements not provided for in groups B81B2207/092 - B81B2207/097
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0118—Processes for the planarization of structures
    • B81C2201/0125—Blanket removal, e.g. polishing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0156—Lithographic techniques
    • B81C2201/0159—Lithographic techniques not provided for in B81C2201/0157
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0181—Physical Vapour Deposition [PVD], i.e. evaporation, sputtering, ion plating or plasma assisted deposition, ion cluster beam technology
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0183—Selective deposition
    • B81C2201/0188—Selective deposition techniques not provided for in B81C2201/0184 - B81C2201/0187
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0136—Growing or depositing of a covering layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Micromachines (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

パネルフォーマットのオープンキャビティ（１１０ａ）を備えるパッケージされた半導体デバイスを製造する方法の記載する例において、この方法は、平坦なパッド（２３０）及び対称的に置かれる垂直ピラー（２３１）を有する金属性ピースのパネルサイズのグリッドを接着性キャリアテープ上に置くこと、センサシステムを下向きに半導体チップ（１０１）をテープ上に取り付けること、チップとグリッドの間のギャップを充填するため低ＣＴＥ絶縁性材料をラミネート及び薄化すること、テープを取り除くためアッセンブリを反転させること、アッセンブリフロント側をプラズマ洗浄し、アッセンブリにわたって均一な金属層をスパッタリング及びパターニングし、及び任意選択でアッセンブリのための再配線トレース及び拡張コンタクトパッドを形成するため金属層をめっきすること、パネル全体に絶縁性スティフナーをラミネートすること（２１２）、センサシステムにアクセスするためスティフナーにキャビティを開けること（２１３）、及び金属性ピースを切ることによりパッケージングされたデバイスをシンギュレートすること（２１４）を含む。

Description

本願は、概して、半導体デバイス及びプロセスに関し、更に特定して言えば、半導体オープンキャビティパッケージの構造及び製造方法に関連する。
従来技術において、半導体湿度センサは、半導体チップ上の感知エリアを露出させるためにオープンキャビティモールディングパッケージを用いて製造される。既存の技術において、オープンキャビティパッケージは、各パッケージデザインに専用の精密加工の高価なモールドチェースである、フィルムアシストモールディング機器を要する。従って、新たなフォームファクタを備えるパッケージが導入される度に、コストのかかるツール費用の初期出費を負担する必要がある。
マイクロエレクトロメカニカルシステム（ＭＥＭＳ）と総称される様々な製品は、小型で軽量のデバイス（マイクロメートルからミリメートルのスケール）であり、これらは、機械的可動部品及び時には可動電気的電力供給及び制御を有し得、又は、それらは、湿度に対し、又は熱的、音響的、又は光学的エネルギー部品に対し、感受性を有し得る。ＭＥＭＳは、環境的、機械的、熱的、化学的、放射性、磁気的、及び生物学的な量及び入力を感知するように、及び出力として信号を生成するように開発されてきている。可動及び感受性部品のため、ＭＥＭＳは、物理的及び大気的保護から利点を得る。従って、ＭＥＭＳは、基板上に置かれ、周囲環境的及び電気的妨害に対して及び応力に対して、ＭＥＭＳをシールドするように、筐体又はパッケージにより囲まれる。
例示のＭＥＭＳは、機械的要素、センサ、アクチュエータ、及び電子機器を共通基板上に統合する。例示のＭＥＭＳ製造アプローチは、マイクロエレクトロニクスデバイスに用いられるものに類似する、バッチ製造手法を用いる。ＭＥＭＳは、製造コストを低減するために大量生産及び小型化された材料消費から利点を得る一方で、良好に制御された集積回路技術を利用することを試みる。
小型化、集積化、及びコスト削減の技術トレンドに続いて、ボードスペース、厚み、及び実装面積を低減する一方で、電力管理、電気的性能、及び適用分野を増大するため、チップ及びパッケージを埋め込み及び相互接続するために、基板、ボード、及びプロセスが最近開発されてきている。その例には、集積ボードのオートモーティブ市場への浸透、ワイヤレス製品、及び産業応用例が含まれる。ＭＥＭＳデバイス（より一層大きな集積システムの一部として、小型化されたボードに埋め込まれる赤外線放射センサなど）の一例は、２０１４年１０月２１日発行の米国特許番号第８，８６６，２３７号（Manackらの「集積ボードにおける、制御されたキャビティＭＥＭＳパッケージを埋め込むための方法」）において最近説明されている。
米国特許番号第８，８６６，２３７号
通常、半導体デバイスの能動及び受動構成要素は、伸長されたシリンダ形状の半導体要素の単結晶（シリコンなど）又は化合物（ガリウム窒化物など）からスライスされる円形ウェハに製造される。円形ウェハから、個々のデバイスが、典型的に、ダイ又はチップと通常称されるウェハから矩形形状のディスクリートピースをつくるためにウェハをｘ及びｙ方向のストリートにソーイングすることよりシンギュレートされる。処理後、各チップは、百万を超える能動及び受動構成要素を備える集積回路に及ぶ、それぞれの金属性コンタクトパッドと結合される少なくとも一つのデバイスを含む。
シンギュレーションの後、一つ又は複数のチップが、個別の支持基板（金属リードフレームなど）に、又は金属性及び絶縁性層からラミネートされる堅いマルチレベル基板に取り付けられる。リードフレーム及び基板の導電性トレースはその後、典型的にボンディングワイヤ又は金属バンプ（はんだボールなど）を用いて、チップコンタクトパッドに接続される。環境及び取り扱い危険要因に対して保護するため、アセンブルされたチップは、個別のロバストなパッケージに封止され得、こういったパッケージは、硬化された重合体化合物を頻繁に用い、トランスファモールディングなどの技法によって形成される。アッセンブリ及びパッケージングプロセスは通常、個々に、又は、リードフレームのストリップ又はモールドプレスのローディングなど、小さなグルーピングで実施される。
最近、プロセスは、パッケージ構造をつくるため大規模パネルを用いることによって各パッケージングプロセスにより扱われる量を増大させるために調査されてきている。こういった手法は、パネル歪み、機械的不安定性、及び高価なレーザーオペレーションを避ける一方で、低抵抗接続及び改善された熱的特性を達成することを試みる。金属性シード層では、選択されたパネルサイズにわたる層の均一性が、プラズマ洗浄され冷却されたパネルを用いるスパッタリング技術によって達成され、これにより、パネルにわたる均一なスパッタリングされた金属層が生成され、そのため、無電解めっきの必要性が回避される。提案されている手法は、エポキシチップ取り付け手順の代わりに接着性テープを用い、レーザーの使用を要さない。また、シリコンの熱膨張係数に近づく熱膨張係数のために高弾性及びガラス遷移温度を有する絶縁性充填材を用いてギャップをラミネートすることによって達成される低減された熱機械的応力のため、パッケージングされたデバイスは改善された信頼性を提供する。
パネルフォーマットのオープンキャビティを備えるパッケージされた半導体デバイスを製造するための方法の記載される例において、この方法は、平坦なパッドと、対称的に置かれる垂直ピラーとを有する、金属性ピースのパネルサイズのグリッドを接着性キャリアテープ上に置くことを含む。センサシステム又はＭＥＭＳを備える半導体チップが、テープ上に下向きに置かれる。次のプロセスは、チップとグリッドとの間のギャップを充填するため、低ＣＴＥプラスチック絶縁性材料を、ラミネート、硬化、及び薄化することに関与する。その後、アッセンブリは、キャリアテープを取り除くために反転される。露出されたアッセンブリフロント側は、プラズマ洗浄され、アッセンブリに対して再配路トレース及び拡張されたコンタクトパッドを形成するため、均一な金属層がアッセンブリにわたってスパッタリング及びパターニングされ、任意選択で、金属層がめっきされ得る。その後、絶縁性スティフナー（stiffener）が、パネル全体にラミネートされる。センサシステム又はＭＥＭＳにアクセスするため、スティフナーにキャビティが開けられる。パッケージングされたデバイスは、金属性ピースを半分に切ることによりシンギュレートされる。
システムにアクセスするため開口を備えるパッケージに埋め込まれるセンサシステム又はマイクロエレクトロメカニカルシステム（ＭＥＭＳ）備えるチップを有する半導体デバイスの斜視図を図示する。
システムにアクセスするためのキャビティを有する封止パッケージにおいて、センサシステム又はＭＥＭＳを備える半導体チップを埋め込むための製造フローの幾つかのプロセスを示す。
パッケージにセンサシステムと共にチップを埋め込むため、図２Ａにおいて開始された製造フローの付加的なプロセスを示す。
パッケージにセンサシステムと共にチップを埋め込むため、図２Ａにおいて開始された製造フローの付加的なプロセスを示す。
システムにアクセスするためのキャビティを有する封止パッケージにおいて、センサシステム又はＭＥＭＳを備える半導体チップを埋め込むための、別の製造フローの幾つかのプロセスを示す。
パッケージにセンサシステムと共にチップを埋め込むため、図３Ａにおいて開始された製造フローの付加的なプロセスを示す。
パッケージにセンサシステムと共にチップを埋め込むため、図３Ａにおいて開始された製造フローの付加的なプロセスを示す。
デバイス特定パッケージを製造するためのキャビティモールディングプロセスを用いる半導体デバイスパッケージに対する変更は、高価なプレシジョンモールドに関与するので、時間がかかり、費用が嵩む。半導体技術において、パッケージがチップの埋め込み手順と共にステップ毎に展開するように、製造プロセスフローが開発され得るとき、封止機能を犠牲にすることなくピース部品（事前製造されたパッケージなど）が回避され得る。このような一般的な埋め込みパッケージングプロセスは、特に、センサシステム及びマイクロエレクトロメカニカルシステム（ＭＥＭＳ）に関与する半導体デバイスに歓迎される。これは、ＭＥＭＳデバイスは概して、様々な応用例に対して調節可能であるように設計されるためである。
集積化ボードにおける埋め込み位置でセンサ又はＭＥＭＳが動作するには、その集積化が、監視されるべき物理的エンティティの、センサ又はＭＥＭＳへの妨害されないアクセスを可能にする必要があり得る。集積化ボードは、光、音、ガス、及び湿気を通過させるためのウィンドウを残すべきである。湿度センサの例では、大気が、キャビティ内に位置する湿度センサへの妨害されないアクセスを必要とし得、そのため、キャビティは、周囲に対する制御された開口を有する必要がある。
図１は、概して１００で示す半導体デバイスの例示の実施例を図示し、半導体デバイス１００は、端子１０２を備える半導体チップ１０１を有する。チップ１０１はパッケージに埋め込まれ、パッケージは、チップ表面１０１ｂを覆う保護絶縁性スティフナー１１０における開口又はキャビティ１１０ａを備えて製造されている。これ以降に詳細に説明するように、一方で、チップは、パネル形態でプロセスのシーケンスを実行するために適したプロセスフローにおいて埋め込まれる。
本明細書で定義するように、パネルという表現は、集積デバイスを生成するために現れるパッケージ内に半導体チップを埋め込むための組成を備える筐体又はパッケージを指し、また、バッチプロセスとしてプロセスステップを実施するために適切な大きな横方向寸法を示唆し、それにより、従来の製造手法に比べて著しく低減された製造コストが可能となる。例示のデバイスでは、オープンキャビティパネル製造されたパッケージが、標準のプラスチックモールディングされたキャビティパッケージと比較される。パネルの一例として、パネルは、正方形又は矩形の形状を有し得、２０インチ×２０インチ〜２８インチ×２８インチ、又はそれより大きなサイズに達し得、パネルは、半導体全ウェハ（直径１２インチの４つのウェハなど）又は半導体チップを取り付けるために適切であり得る。
半導体チップ１０１は、第１の高さ１０１ａ、側壁１０１ｄ、及び第１の表面１０１ｂを有し、第１の表面１０１ｂは、メタライズされた端子１０２を備えるＭＥＭＳ１０３を含む。チップ１０１は更に第２の表面１０１ｃを有し、第２の表面１０１ｃは、第１の表面１０１ｂ及び側壁１０４に平行である。
ＭＥＭＳは、環境的、機械的、熱的、化学的、放射性、磁気的、及び生物学的な量及び入力のセンサを含むグループから選択され得る。一例として、ＭＥＭＳは湿度センサであり得る。他のデバイスにおいて、ＭＥＭＳは、可視又は赤外線光などの電磁放射のセンサ、又は膜を要するセンサを含み得る。湿度感知ＭＥＭＳとして適切な例示のチップは、約２ｍの辺長を有する正方形形状であり得、例示のデバイス１００の実装面積は、（従来のモールドされたデバイスの３．０ｍｍに比して）２．３３×２．２８ｍｍであり得る。デバイス１００のパッケージの全高１１１は、（従来のモールドされたデバイスの０．７５ｍｍに比して）０．２９ｍｍである。
図１に示すように、チップ１０１は、適合絶縁性重合体材料でつくられるコンテナ１２０により囲まれ及び封止される。ベース材料及び充填材は、半導体チップの熱膨張係数に近づく熱膨張係数を有するように選択される。コンテナ１２０の重合体材料は、第２の表面（底部表面）１０１ｃを覆い、第２の表面（底部表面）１０１ｃに及びチップ１０１の側壁１０１ｄに接着する。コンテナ１２０は、平らな頂部表面１２０ｂ（第３の表面と称される）及び平行の底部表面１２０ｃ（第４の表面と称される）を有する。第３の表面１２０ｂは、第１の表面１０１ｂと共平面である。
図１は更に、金属性パッド１３０が絶縁性重合体材料１２０に挿入されることを図示する。パッド１３０は外側表面１３０ａを有し、外側表面１３０ａは、第４の表面１２０ｃと共平面である。また、外側パッド表面１３０ａは、好ましくは、はんだ付けに適した冶金学的組成を有し得る。内部には、パッド１３０は、ピラー、立方体、又は六面体１３１など、垂直のエンティティ（entity）を有する。ピラー又は六面体は、外側表面１３０ａに平行な表面１３１ａを有する。ピラーの表面は、コンテナ１２０の重合体材料への接着を高める。ピラー１３１の表面１３１ａは、伝導性再配線トレース１４０に接し、伝導性再配線トレース１４０は、パッド１３０をチップ１０１のそれぞれの端子１０２及びＭＥＭＳ１０３に接続する。
図１は、チップ１０１の第１の表面１０１ｂ、コンテナの共平面の頂部（第３の）表面１２０ｂ、及び再配線トレース１４０が、絶縁性スティフナーの平坦層１１０により保護されることを示し、平坦層１１０は、はんだマスクなどの材料でつくられることが好ましい。層１１０は、感知されるべきエンティティにＭＥＭＳが曝露されるように、オープンキャビティ１１０ａを残す。例えば、キャビティ１１０ａは、ＭＥＭＳが湿度センサを含むデバイスに対してＭＥＭＳの湿度への曝露を可能にするよう構築される。他のデバイスにおいて、ＭＥＭＳは、環境的、機械的、熱的、化学的、放射性、磁気的、及び生物学的な量及び入力のセンサを含むグループから選択され得る。
別の実施例は、埋め込み半導体チップを備えるパネルフォーマットオープンキャビティパッケージにおいて製造するための方法である。この製造方法におけるプロセスのフローを図２Ａ、図２Ｂ、及び図２Ｃに図示する。別の方法を図３Ａ、図３Ｂ、及び図３Ｃのプロセスフローに示す。
図２Ａ、図２Ｂ、及び図２Ｃの方法は、半導体チップ１０１を提供することにより始まり、半導体チップ１０１は、第１の高さ１０１ａ及び第１の表面１０１ｂを有する。第１の表面１０１ｂは、ＭＥＭＳ１０３及び端子１０２を含む。
また、金属性ピースが提供され、これらは銅でつくられることが好ましい。これらのピースは、平坦なパッドと、パッド中央に対して対称的に置かれるピラー又は六面体などの一つ又は複数の垂直のエンティティ１３１とを有するように形作られる。パッド中央自体は、後のプロセス（後述のプロセス２１４、パッケージシンギュレーションを参照）において、ピースが、１３０と示される２つの半分の部分に切られるので、垂直のエンティティとは離れている必要がある。各半分の部分は、垂直のエンティティを保持する必要があり、本明細書において部材と称する。シンギュレーションの後、図１のデバイスの例示の部材は、パッド１３０の中央に置かれるピラー１３１を含み、図２Ａの例示のデバイスなどの他の部材において、六面体２３１がパッド２３０の周囲に置かれる。部材の外側表面１３０ａ、即ち、ピラーとは反対の表面、ははんだ可能であることが好ましい。パッド２３０の厚み及び六面体２３１の高さを含む部材の高さは、第２の高さと称され、第１の高さ１０１ａより大きい。
プロセス２０１（図２Ａ参照）において、接着性テープ２００が提供され、金属性グリッドが、金属性ピースの少なくとも幾つかを用いてテープ上に形成される。ピースは、接着性キャリアテープ２００上のそれらのピラー２３１が、規則的なグリッドを形成するように整然とロー及びコラム状に置かれる。完成したグリッドは、テープの全エリアを覆い、ピース同士は、半導体チップを収容するような寸法とされる開口２３２によって間隔が空けられる。
個々の金属性ピースを置くのではなく、金属性ピースのグリッドをつくるための代替の方法を使うことがより実際的となり得る。グリッドを製造するための一つの方法は、一つのはんだ付け可能な表面を有し得るシート金属のウィンドウフレームを提供すること、及びその後、スタンピング又はエッチングによりパッド及びピラーを備えるピースのアレイを形成することである。
次のプロセス２０２において、ＭＥＭＳ及び端子を備えるチップの第１の表面１０１ｂが、下方に面し、及び、テープ２００の粘着表面に付着するように、チップ１０１が２つの隣接する金属性ピース間のそれぞれの開口２３２内部に置かれる。チップ取り付けの後、チップは、金属性ピースによりフレーミングされる一方で、チップ側壁は、金属性ピースの、隣接する側壁、又は六面体から、ギャップ２３３によって間隔が空けられる。
次のプロセス２０３において、チップとピース側壁との間のギャップ２３３を粘着的に充填するため、及びテープから離れて面するチップ表面１０１ｃを覆うために、適合絶縁性ポリマー２３４が真空吸引下でラミネートされる。重合体化合物２３４は、半導体チップの熱膨張係数（ＣＴＥ）に近づくＣＴＥを有するように選択される。多くの化合物では、適合材料は、高温で硬化される。その結果、各チップは、ハイブリッドコンテナに埋め込まれ、これは、代替として金属性及び重合体の部分で構成される。
プロセス２０４において、重合体化合物２３４は、金属性ピースのはんだ付け可能な表面１３０ａが露出されるまで均一に薄化される。上述したように、金属性ピースの第２の高さはチップの第１の高さより大きいので、薄化プロセスは、チップの裏側表面１０１ｃをラミネーション材料により覆われたままとする。材料の表面１２０ｃは、金属性ピースのはんだ付け可能な表面１３０ａを備える共平面の表面を有する。薄化の除去プロセスは、グラインディング又は水平化及びプラズマ薄化のプロセスを含むグループから選択される。重合体化合物２３４は、チップ１０１に対してコンテナ１２０として動作する。
プロセス２０５において、交互の金属性及び重合体の部分と埋め込みチップとを備えるハイブリッドパネルは、接着性テープ２００が、上を向き、取り除かれ得るように反転され、チップ端子１０２及びＭＥＭＳ１０３を備えるチップ表面１０１ｂ、及びピースピラー２３１は、更なるプロセスのために露出される。
プロセス２０６では、パネルは、スパッタリング機器の真空及びプラズマチャンバに搬送される。新たなパネル表面がプラズマ洗浄される一方で、パネルは、好ましくは周囲温度より低く、冷却される。プラズマは、特に水単分子層などの吸着されたフィルムから表面を洗浄することに加えて、表面の何らかの粗化を達成し、これらの効果はいずれも、スパッタされた金属層の接着を高める。その後、均一なエネルギー及びレートで及びパネルが冷却される間に、金属の少なくとも一つの層２４０が、露出されたチップ、金属ピラー、及びラミネーション表面上にスパッタリングされる。スパッタされた層２４０は、種々の材料の頂部表面に貫入する励起された原子により複数の表面に接着する。少なくとも一つのスパッタされた層の金属は耐火性金属であることが好ましく、金属は、チタン、タングステン、タンタル、ジルコニウム、クロム、モリブデン、及びそれらの合金を含むグループから選択され得る。好ましくは、付加的な第２の層が、遅延なしにスパッタリングされる。第２の層の金属は、銅、銀、金、及びそれらの合金を含むグループから選択され、第２の層は第１の層に接着する。スパッタされた層は、パターニングの後、再配路のため導電性トレースとして機能するために必要とされる、均一性、強い接着、及び低抵抗率を有し、スパッタされた層は、次のプロセスのめっきされる一層厚い金属層のためのシード金属としても機能し得る。
再配線トレースのためのパターニングプロセスを開始するため、フォトレジストフィルム２５０が、全パネルにわたって金属シード層上に堆積される（図２Ｂにおけるプロセス２０７参照）。図２Ｂのプロセス２０８において、フォトレジストフィルムは、チップ端子１０２をそれぞれのピース２３１に接続する再配線トレースのネットワークをつくるためのフォトレジストフィルムにおけるウィンドウを画定するように、パターニング及び成長される。フォトレジスト成長プロセスにおいて、フィルム部分は保全され、これは、それぞれのＭＥＭＳ１０３の上のシード金属を覆うように選択されたエリアにわたって延在する。
プロセス２０９において、第２の金属の層２４１が、開けられたネットワークウィンドウにおける第１のシード金属上にめっきされ、好ましい金属は銅であり、他の選択肢には、銀、金、及びそれらの合金が含まれる。好ましくは、めっきされた層２４１はシード層２４０より厚い。次のプロセス２１０において、フォトレジストフィルム２４１が剥がされ、プロセス２１１において、下にあるシード層２４０が、新たに開けられたエリアから取り除かれる。その結果、半導体チップのＭＥＭＳ１０３（例示のデバイスでは、湿度センサ）が露出される。ＭＥＭＳ及びチップ端子１０２は、ここでは、再配線層１４０によって金属性ピース２３０のピラー２３１に接続される。
次のプロセス２１２において、保護絶縁性スティフナーの層１１０が、ＭＥＭＳを備えるチップの表面を含む全グリッドエリアの上にラミネートされる。好ましい材料は、いわゆるはんだストップ材料などの絶縁体である。次のプロセス２１３において、各チップのＭＥＭＳを露出させるようにスティフナー層にキャビティ１１０ａが開けられる一方で、各チップの残りの表面の上でスティフナー層１１０が開けられないままとなる。従って、開けられていない層１１０は、コンテナ１２０と共にチップ１０１を封止し、そのため、チップ１０１がパッケージに埋め込まれる一方で、層１１０におけるキャビティはＭＥＭＳを露出させる。
最終プロセス２１４において、金属性ピースを備える、スティフナー保護されたハイブリッド金属／ポリマーパネルは、金属性ピースを等しく対称的な半分に切ることによって別個のデバイスをシンギュレートするため、ライン２９０に沿ってダイシングされる。これらの半分は部材と称されることもある。各別個のデバイスは、ハイブリッド金属／スティフナー基板に埋め込まれる端子として、チップ及び金属性ピースの半分、又は部材を含む。キャビティを備えるスティフナー、絶縁性ポリマーのコンテナ、及び埋め込み端子は、ＭＥＭＳを備えるチップのためのパッケージとして動作し、パッケージは、センサとして動作するなど、ＭＥＭＳを動作させるための保護スティフナーにおけるウィンドウを含む。
また、有利なことに、パッケージにおいてＭＥＭＳを備えるチップを埋め込むためのプロセスフローは付随的に、ＭＥＭＳにアクセスするためのキャビティをつくる。また、チップ埋め込み技術は、パッケージ及びキャビティの大幅なスケーリングを可能にする。一例として、湿度センサとして形成されるＭＥＭＳを有するデバイスは、従来のようにモールディングされたパッケージにおける湿度センサに必要な３．０×３．０ｍｍではなく、２．３３×２．２８ｍｍのみの実装面積を示し得る。また、このプロセスフローは、パッケージ厚みを０．７５ｍｍから０．２９ｍｍまで低減させ得る。
別の実施例は、パネルフォーマットの埋め込み半導体チップを備えるオープンキャビティパッケージを製造するための方法である。この製造方法の幾つかのプロセスを図３Ａ、図３Ｂ、及び図３Ｃに図示する。この方法は、半導体チップ１０１を提供することにより始まり、半導体チップ１０１は、第１の高さ１０１ａ及び第１の表面１０１ｂを有する。第１の表面１０１ｂは、ＭＥＭＳ１０３及び端子１０２を含む。プロセス３０１において、接着性キャリアテープ３００が提供され、チップが、規則的なグリッドを形成するように整然とロー及びコラム状に置かれ、金属性ピース（下記参照）を収容するような寸法とされる開口３３２によって間隔が空けられるように、チップはテープ３００上にＭＥＭＳ及び端子が下方に面して置かれる。完成したグリッドは、テープの全エリアを覆う。
また、金属性ピース３３０が提供され、これらは銅でつくられることが好ましい。これらのピースは、平坦パッド、パッド中央に対して対称的に置かれるピラー又は六面体などの一つ又は複数の垂直のエンティティ３３１、及びピースの両端において対称的に置かれる突出部３３３を有するように形づくられる。後のプロセス（後述のプロセス３１４、パッケージシンギュレーションを参照）においてピースが２つの半分の部分に切られるので、パッド中央自体は、垂直のエンティティとは離れている必要があり、２つの半分の部分は、ミラーイメージであり得、対称的であり得、部材と称されることもある。各半分の部分は、垂直のエンティティ及びパッドを保持する必要があり、本明細書において部材と称する。シンギュレーションの後、図３Ａのデバイスの例示の部材は、パッド１３０の中央に置かれるピラー３３１を含み、図２Ａの例示のデバイスなどの他の部材において、六面体２３１がパッド２３０の周囲に置かれる。部材の外側表面３３０ａ、即ち、ピラーとは反対の表面、ははんだ付け可能であることが好ましい。パッド厚み、及びパッド及びピラーの高さを含む、部材の高さは、第２の高さと称され、第１の高さ１０１ａより大きい。
個々の金属性ピースを置くのではなく、金属性ピースのグリッドをつくるための代替の方法を用いることが、より実際的となり得る。グリッドを製造するための方法の一つは、一つのはんだ付け可能な表面を有し得るシート金属のウィンドウフレームを提供すること、及びその後、スタンピング又はエッチングによりパッド及びピラーを備えるピースのアレイを形成することである。
次のプロセス３０２において、ピラー３３１が接着性キャリアテープ３００上に置かれるように、金属性ピース３３０が、２つの隣接する半導体チップ間の各それぞれの開口３３２内部に置かれ、ピースの側壁とチップとの間にギャップが残り、ピースの伸張された突出部３３３が、ギャップにわたって隣接するチップまで延在し、隣接するチップ長さの一部上にある。金属性ピースをテープに取り付けた後、チップ１０１は、金属性ピースによりフレーミングされる一方で、チップ側壁は、金属性ピースの隣接する側壁（ピラー又は六面体）からギャップ３３４によって間隔が空けられる。
次のプロセス３０３において、チップと金属性ピース側壁との間のギャップ３３４を粘着的に充填するように、及びテープから離れて面するチップ表面１０１ｃを覆うように、適合絶縁性ポリマー３３５が真空吸引下でラミネートされる。重合体化合物３３５は、図２Ａの材料２３４に対応し、半導体チップの熱膨張係数（ＣＴＥ）に近づくＣＴＥを有するように選択される。多くの化合物では、適合材料は高温で硬化される。その結果、各チップは、ハイブリッドコンテナに埋め込まれ、これは、代替として金属性及び重合体の部分により構成される。
次のプロセスは、内容及びシーケンスの点で、類似の例示の実施例に対する上述のフローのプロセスにほぼ類似する。プロセス３０３において適合ポリマーをラミネートした後、次のプロセス３０４は、チップの裏側表面１０１ｃがラミネーション材料により覆われたままである一方で、金属ピースのはんだ付け可能な表面３３０ａが露出されるまで、ラミネーション材料３３５を（バックグラインディング又はプラズマ薄化などにより）均一に取り除くことに関与する。この除去プロセスにより、表面１０１ｃの上に残るラミネーション材料は、金属性ピースの表面３３０ａと共平面の表面３３５ａを得る。
次のプロセス３０５において、埋め込みチップを備えるハイブリッド金属／ポリマーパネルは、接着性キャリアテープ３００が、上を向き、容易に取り除かれ得るように反転され、チップの表面、金属ピラー、及びラミネーションポリマーが露出される。その後、プロセス３０６において、均一なエネルギー及びレートで及びパネルが冷却される間に、第１の金属の少なくとも一つのシード層３４０が、チップ、金属性ピース、及びラミネーション表面上にスパッタリングされる。上記で指摘したように、スパッタされた層の好ましい金属は耐火性金属であり、これは露出された異なる材料に等しく強く接着する。好ましくは、付加的な金属層（好ましくは、銅）が、遅延なしにスパッタリングされる。
次のプロセス３０７及び３０８において、チップ端子１０２を金属性ピースのピラー３３１に接続する再配線トレースのネットワークのためのウィンドウを画定する一方で、ＭＥＭＳ１０３の上のシード金属を覆うように選択されたエリアの上に延在するフィルム部を保全するように、シード層上にフォトレジストフィルム３５０が、堆積され、パターニングされ、及び成長される。
プロセス３０９において、開けられたウィンドウにおいて第１のシード金属３４０上に第２の金属の層３４１がめっきされ、再分配メタライゼーションが完了する。プロセス３１０において、フォトレジストフィルム３５０が剥がされ、プロセス３１１において、露出されたシード金属３４０が取り除かれる。このプロセスの後、ＭＥＭＳ１０３が露出される。
プロセス３１２において、チップの表面を含む全グリッドエリアの上に保護絶縁性スティフナーの層１１０がラミネートされる。プロセス３１３において、各チップのＭＥＭＳを露出させるためスティフナー層にキャビティ１１０ａが開けられる一方で、スティフナー層は、各チップの残りの表面の上で開けられないまま残る。
最終的に、プロセス３１４において、スティフナー保護されたハイブリッド金属／ポリマーパネルは、個別のデバイスをシンギュレートするためライン３９０に沿ってダイシングされ、各デバイスは、パッケージとして機能し、ＭＥＭＳのための保護スティフナーにおけるウィンドウ（１１０ａ）を含む、ハイブリッド金属／スティフナー基板（金属３３１、ポリマー３３５、スティフナー１１０）に埋め込まれるチップ１０１を含み、ＭＥＭＳとは反対のデバイス側は、はんだ付け可能な端子３３０を有する。
例示の実施例は、任意のタイプの半導体チップ、ディスクリート又は集積回路を用いる製品に適用し、半導体チップの材料は、シリコン、シリコンゲルマニウム、ガリウムヒ化物、ガリウム窒化物、又は集積回路製造において用いられる任意の他の半導体又は化合物材料を含み得る。
別の例として、例示の実施例は、湿度センサとしてのＭＥＭＳに適用し、及び更に、エネルギーフロー（音響的、熱的、又は光学的）、温度又は電圧差、或いは、外力又はトルクの影響下で機械的に動くパーツを有するＭＥＭＳに適用する。膜、プレート、又はビームを備える或るＭＥＭＳが、圧力センサ（マイクロホン及びスピーカーなど）、慣性センサ（加速度計など）、又は容量性センサ（ひずみゲージ及びＲＦスイッチなど）として有用であり、他のＭＥＭＳが、変位又は傾きに対する動きセンサとして動作し、バイメタル膜が温度センサとして働く。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (16)

  1. パッケージングされた半導体デバイスを製造するための方法であって、
    第１の高さと、センサシステム及び端子を含む第１の表面とを有する半導体チップを提供すること、
    垂直ピラーを有する平坦なパッドを含む金属性ピースを提供することであって、前記垂直ピラーが、前記パッド上に前記パッドの中央に対して対称的に置かれ、前記ピラー及びパッドが、前記第１の高さより大きい第２の高さを有し、前記ピラーとは反対の前記パッドの表面がはんだ付け可能である、前記金属性ピースを提供すること、
    或るエリアの上にロー及びコラムに整然とピースのグリッドを形成するため、接着性キャリアテープ上に前記金属性ピースの前記ピラーを置くことであって、前記金属性ピースが、半導体チップを収容するような寸法とされる開口によって間隔が空けられる、前記ピラーを置くこと、
    各開口内部にチップを置くことであって、前記半導体チップが、下方に面する前記センサシステム及び前記端子と、隣接するピース側壁からギャップによって間隔が空けられる側壁とを有する、前記各開口内部にチップを置くこと、
    チップとピース側壁との間の前記ギャップを粘着的に充填するため、及び前記テープから離れて面する前記半導体チップ表面を覆うために、適合絶縁性ポリマー材料を真空吸引下でラミネートすることであって、それにより平らな表面を備えるハイブリッド金属／ポリマーコンテナに各チップを埋め込むことであって、前記材料が前記半導体チップの熱膨張係数に近づく熱膨張係数を有する、前記適合絶縁性ポリマー材料をラミネートすること、
    前記半導体チップの裏面が、前記はんだ付け可能なピースの前記表面と共平面である表面を有するラミネーション材料により覆われたままである一方で、前記金属性ピースの前記はんだ付け可能な表面が露出されるまで、ラミネーション材料を均一に取り除くこと、
    前記接着性テープを取り除くために前記接着性テープが上に向くように、埋め込みチップを備える前記ハイブリッド金属／ポリマーパネルを反転させること、
    均一なエネルギー及びレートで、及び前記パネルが冷却される間に、チップ、ピース、及びラミネーション材料の表面に接着する第１の金属の少なくとも一つのシード層をスパッタリングすること、
    チップ端子をそれぞれのピースに接続する再配線トレースのネットワークのためのウィンドウを画定する一方で、前記センサシステムの上の前記シード層を覆うように選択されたエリアの上に延在するフィルム部を保全するため、前記シード層上にフォトレジストフィルムを堆積、パターニング、及び形成すること、
    開けられたネットワークウィンドウにおいて前記シード層上に第２の金属の層をめっきすること、
    前記フォトレジストフィルムを剥がすこと、及び前記下にあるシード層を取り除くこと、
    前記半導体チップの前記表面を含む全グリッドエリアの上に保護絶縁性スティフナー（stiffener）の層をラミネートすること、及び
    各チップの前記センサシステムを露出させるため前記スティフナー層においてキャビティを開ける一方で、各チップの前記表面の残りの上の前記スティフナー層を開けられないまま残すこと、
    を含む、方法。
  2. 請求項１に記載の方法であって、
    前記金属性ピースを等しく対称的な半分に切ることにより別個のデバイスをシンギュレートするため、前記スティフナー保護されたハイブリッド金属／ポリマーパネル及び前記金属性ピースをダイシングするプロセスを更に含み、
    各デバイスが、チップと、パッケージとして動作するハイブリッド金属／スティフナー基板に埋め込まれる端子としての金属性ピース半分とを含み、また、前記センサシステムを動作させるための前記保護スティフナーにおけるウィンドウを含む、
    方法。
  3. 請求項１に記載の方法であって、更に、前記適合絶縁性ポリマー材料をラミネートする前記プロセスの後、前記適合絶縁性ポリマー材料を硬化するプロセスを含む、方法。
  4. 請求項１に記載の方法であって、前記取り除くプロセスが、グラインディング及びプラズマ薄化のプロセスを含むグループから選択される、方法。
  5. 請求項１に記載の方法であって、更に、前記スパッタリングするプロセスの前に、金属、チップの前記露出された表面、ラミネーション材料、及び金属性膜をスパッタリングするための機器においてプラズマ洗浄するプロセスを含む、方法。
  6. 請求項１に記載の方法であって、スパッタリングする前記プロセスが、
    チタン、タングステン、タンタル、ジルコニウム、クロム、モリブデン、及びそれらの合金を含むグループから選択される金属の第１の層をスパッタリングすることであって、前記第１の層がチップ及びラミネーション表面に接着する、前記第１の層をスパッタリングすること、及び
    遅延なしに、銅、銀、金、及びそれらの合金を含むグループから選択される金属の少なくとも一つの第２の層を前記第１の層上にスパッタリングすることであって、前記第２の層が前記第１の層に接着する、前記第２の層をスパッタリングすること、
    を含む、方法。
  7. 請求項１に記載の方法であって、前記センサシステム及び前記半導体チップの前記端子が、絶縁性不活性重合体のコートにより覆われ、前記コートが、前記センサシステムの端子を露出させるために開口を有する、方法。
  8. 請求項１に記載の方法であって、前記センサシステムが、湿度、温度、圧力、化学的、磁気的、及び生物学的検出のための環境センサを含むグループから選択される、方法。
  9. 請求項１に記載の方法であって、前記センサシステムが、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）環境的、機械的、熱的、化学的、放射性、磁気的、及び生物学的な量及び入力を含むグループから選択される、方法。
  10. パッケージングされる半導体デバイスを製造するための方法であって、
    第１の高さと、センサシステム及び端子を含む第１の表面とを有する半導体チップを提供すること、
    センサシステム及び端子を備えた前記半導体チップを下方に向けて接着性キャリアテープ上に置くこと、及び前記半導体チップを開口によって間隔が空けられるロー及びコラムに整然と配すること、
    金属性ピースのグリッドを前記キャリアテープ上に置くことであって、前記金属性ピースが、前記第１の高さより大きい第２の高さを有し、前記半導体チップのローとコラムとの間の前記開口に適合するような寸法とされる一方で、前記金属性ピースの前記側壁と前記半導体チップとの間のギャップを残すことであって、前記金属性ピースが更に、隣接するチップ長さの一部上に載置するために前記ギャップにわたって延在する伸張された突出部を有すること、
    チップとピース側壁との間の前記ギャップを粘着的に充填するため、及び前記キャリアテープから離れて面する前記半導体チップ表面を覆うために、適合絶縁性ポリマー材料を真空吸引下でラミネートすることであって、それにより平らな表面を備えるハイブリッド金属／ポリマーパネルに各チップを埋め込み、前記材料が、前記半導体チップの熱膨張係数に近づく熱膨張係数を有する、前記絶縁性ポリマー材料をラミネートすること、
    前記半導体チップの裏側表面が、はんだ付け可能なピース表面と共平面である表面を有するラミネーション材料により覆われたままである一方で、前記金属性ピースの前記はんだ付け可能な表面が露出されるまでラミネーション材料を均一に取り除くこと、
    前記テープを取り除くために前記接着性テープが上を向くように、埋め込みチップを備える前記ハイブリッド金属／ポリマーパネルを反転させること、
    均一なエネルギー及びレートで及び前記パネルが冷却される間に、チップ、ピース、及びラミネーション表面に接着する第１の金属の少なくとも一つのシード層をスパッタリングすること、
    チップ端子を膜に接続する再配線トレースのネットワークのためのウィンドウを画定する一方で、前記センサシステムの上の前記シード金属を覆うように選択されたエリアの上に延在する前記フィルム部を保全するため、前記シード層上にフォトレジストフィルムを堆積、パターニング、及び成長させること、
    前記開けられたウィンドウにおける前記第１金属の前記シード層上に第２の金属の層をめっきすること、
    前記フォトレジストフィルムを剥がすこと、及び前記露出されたシード金属を取り除くこと、
    前記半導体チップの前記表面を含む全グリッドエリアの上に保護絶縁性スティフナーの層をラミネートすること、及び
    各チップの前記センサシステムを露出させるために前記スティフナー層においてキャビティを開ける一方で、前記スティフナー層を各チップの前記表面の前記残りの上で開けらないまま残すこと、
    を含む、方法。
  11. 請求項１０に記載の方法であって、
    個別のデバイスをシンギュレートするため、前記スティフナー保護されたハイブリッド金属／ポリマーパネルをダイシングするプロセスを更に含み、
    各デバイスが、パッケージとして機能するハイブリッド金属／スティフナー基板に埋め込まれるチップを含み、また、前記センサシステムのための前記保護スティフナーにおけるウィンドウを含み、前記センサシステムとは反対の側のデバイスが、はんだ付け可能な端子を有する、
    方法。
  12. 請求項１０に記載の方法であって、スパッタリングする前記プロセスの前に、金属、チップの前記露出された表面、ラミネーション材料、及び金属性ピースをスパッタリングするための機器においてプラズマ洗浄するプロセスを更に含む、方法。
  13. 請求項１０に記載の方法であって、前記半導体チップの前記センサシステム及び前記端子が、絶縁性不活性重合体のコートにより覆われ、前記コートが、前記センサシステム端子を露出させるための開口を有する、方法。
  14. 埋め込みチップのためのオープンキャビティパッケージであって、
    センサシステム及びメタライズされた端子を含む第１の表面と、平行の第２の表面と、側壁とを有する半導体チップ、
    前記半導体チップの前記第２の表面及び前記側壁に接着する絶縁性重合体材料のコンテナであって、前記第１の表面と共平面である第３の表面と、前記第２の表面に平行な第４の表面とを有する、前記コンテナ、
    前記オープンキャビティパッケージの周囲に沿って前記絶縁性重合体材料に挿入される複数の金属性パッドであって、はんだ付けに適し、且つ、前記第４の表面と共平面である、平坦な外側表面と、前記パッド上に垂直に置かれ、且つ、前記センサシステム端子への導電性再配線トレースに接する、内部ピラーとを有する、前記複数の金属性パッド、及び
    前記第１及び第３の表面及び前記再配線トレースを保護する一方で、感知されるべきエンティティに前記センサシステムを露出させるオープンキャビティを残す、絶縁性スティフナーの層、
    を含む、オープンキャビティパッケージ。
  15. 請求項１４に記載のオープンキャビティパッケージであって、前記センサシステムが、湿度、温度、圧力、化学的、磁気的、及び生物学的な検出のための環境センサを含むグループから選択される、オープンキャビティパッケージ。
  16. 請求項１４に記載のオープンキャビティパッケージであって、前記センサシステムが、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）環境的、機械的、熱的、化学的、放射性、磁気的、及び生物学的な量及び入力を含むグループから選択される、オープンキャビティパッケージ。
JP2018501849A 2015-07-15 2016-07-07 チップ埋め込み技術を用いるオープンキャビティパッケージ Active JP6746678B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562192660P 2015-07-15 2015-07-15
US62/192,660 2015-07-15
US14/963,362 US9663357B2 (en) 2015-07-15 2015-12-09 Open cavity package using chip-embedding technology
US14/963,362 2015-12-09
PCT/US2016/041231 WO2017011252A1 (en) 2015-07-15 2016-07-07 Open cavity package using chip-embedding technology

Publications (3)

Publication Number Publication Date
JP2018520521A true JP2018520521A (ja) 2018-07-26
JP2018520521A5 JP2018520521A5 (ja) 2019-07-18
JP6746678B2 JP6746678B2 (ja) 2020-08-26

Family

ID=57757506

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018501849A Active JP6746678B2 (ja) 2015-07-15 2016-07-07 チップ埋め込み技術を用いるオープンキャビティパッケージ

Country Status (4)

Country Link
US (1) US9663357B2 (ja)
JP (1) JP6746678B2 (ja)
CN (1) CN107836036B (ja)
WO (1) WO2017011252A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935148B2 (en) * 2015-07-13 2018-04-03 Xintec Inc. Method for forming chip package having chip connected to sensing device with redistribution layer in insulator layer
TWI735525B (zh) * 2016-01-31 2021-08-11 美商天工方案公司 用於封裝應用之濺鍍系統及方法
DE102018100958B3 (de) * 2018-01-17 2019-03-14 Infineon Technologies Ag Verfahren zum bilden einer chipanordnung, chipanordnung, verfahren zum bilden eines chipbausteins und chipbaustein
US10727203B1 (en) * 2018-05-08 2020-07-28 Rockwell Collins, Inc. Die-in-die-cavity packaging
US10541220B1 (en) 2018-08-02 2020-01-21 Texas Instruments Incorporated Printed repassivation for wafer chip scale packaging
US11183460B2 (en) 2018-09-17 2021-11-23 Texas Instruments Incorporated Embedded die packaging with integrated ceramic substrate
US10883953B2 (en) * 2018-10-16 2021-01-05 Texas Instruments Incorporated Semiconductor device for sensing impedance changes in a medium
CN109444235A (zh) * 2018-10-23 2019-03-08 中国科学院微电子研究所 集成式湿度传感器及其制造方法
US10650957B1 (en) 2018-10-31 2020-05-12 Texas Instruments Incorporated Additive deposition low temperature curable magnetic interconnecting layer for power components integration
US11031332B2 (en) 2019-01-31 2021-06-08 Texas Instruments Incorporated Package panel processing with integrated ceramic isolation
IT201900004835A1 (it) 2019-04-01 2020-10-01 Stmicroelectronics Malta Ltd Procedimento per produrre dispositivi elettronici e dispositivo elettronico corrispondente
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US11121076B2 (en) 2019-06-27 2021-09-14 Texas Instruments Incorporated Semiconductor die with conversion coating
US11587899B2 (en) 2020-07-29 2023-02-21 Texas Instruments Incorporated Multi-layer semiconductor package with stacked passive components
US11854922B2 (en) 2021-06-21 2023-12-26 Texas Instruments Incorporated Semicondutor package substrate with die cavity and redistribution layer
US20230411251A1 (en) * 2022-06-16 2023-12-21 Stmicroelectronics, Inc. Thin substrate package and lead frame
CN115565890B (zh) * 2022-12-07 2023-04-18 西北工业大学 一种折叠式多芯片柔性集成封装方法及柔性集成封装芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002533927A (ja) * 1998-12-22 2002-10-08 シリコン バンドウィドス， インコーポレイテッド 開放形キャビティの半導体ダイパッケージ
JP2010203857A (ja) * 2009-03-02 2010-09-16 Alps Electric Co Ltd 圧力センサのパッケージ構造
JP2013066021A (ja) * 2011-09-16 2013-04-11 Omron Corp 半導体装置及びマイクロフォン
US20130221452A1 (en) * 2011-09-15 2013-08-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Semiconductor Die with Active Region Responsive to External Stimulus
JP2015517919A (ja) * 2012-02-27 2015-06-25 日本テキサス・インスツルメンツ株式会社 制御されたキャビティｍｅｍｓパッケージを集積化ボードに埋め込むための方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6550337B1 (en) * 2000-01-19 2003-04-22 Measurement Specialties, Inc. Isolation technique for pressure sensing structure
US6653723B2 (en) 2002-03-09 2003-11-25 Fujitsu Limited System for providing an open-cavity low profile encapsulated semiconductor package
JP4200285B2 (ja) * 2003-04-02 2008-12-24 パナソニック株式会社 回路基板の製造方法
US20050236644A1 (en) 2004-04-27 2005-10-27 Greg Getten Sensor packages and methods of making the same
JP2006165252A (ja) * 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
US20090057885A1 (en) * 2007-08-30 2009-03-05 Infineon Technologies Ag Semiconductor device
US9064883B2 (en) * 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
US20130307147A1 (en) * 2012-05-18 2013-11-21 Xintec Inc. Chip package and method for forming the same
US9153706B2 (en) 2013-05-23 2015-10-06 Infineon Technologies Ag Film-covered open-cavity sensor package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002533927A (ja) * 1998-12-22 2002-10-08 シリコン バンドウィドス， インコーポレイテッド 開放形キャビティの半導体ダイパッケージ
JP2010203857A (ja) * 2009-03-02 2010-09-16 Alps Electric Co Ltd 圧力センサのパッケージ構造
US20130221452A1 (en) * 2011-09-15 2013-08-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Semiconductor Die with Active Region Responsive to External Stimulus
JP2013066021A (ja) * 2011-09-16 2013-04-11 Omron Corp 半導体装置及びマイクロフォン
JP2015517919A (ja) * 2012-02-27 2015-06-25 日本テキサス・インスツルメンツ株式会社 制御されたキャビティｍｅｍｓパッケージを集積化ボードに埋め込むための方法

Also Published As

Publication number Publication date
JP6746678B2 (ja) 2020-08-26
WO2017011252A1 (en) 2017-01-19
US20170015548A1 (en) 2017-01-19
US9663357B2 (en) 2017-05-30
CN107836036A (zh) 2018-03-23
CN107836036B (zh) 2020-12-25
WO2017011252A8 (en) 2017-08-10

Similar Documents

Publication Publication Date Title
JP6746678B2 (ja) チップ埋め込み技術を用いるオープンキャビティパッケージ
JP6199322B2 (ja) 制御されたキャビティｍｅｍｓパッケージを集積化ボードに埋め込むための方法
US6767764B2 (en) Microelectromechanical system device packaging method
US20160061677A1 (en) Various stress free sensor packages using wafer level supporting die and air gap technique
US10179729B2 (en) Hermetic encapsulation for microelectromechanical systems (MEMS) devices
US9561954B2 (en) Method of fabricating MEMS devices having a plurality of cavities
KR20150024792A (ko) 패키지화된 mems 디바이스
JP2018520521A5 (ja)
US11082028B2 (en) 3D-printed protective shell structures with support columns for stress sensitive circuits
WO2013019515A1 (en) Metal thin shield on electrical device
JP2007189032A (ja) 中空封止型半導体装置の製造方法
WO2019005679A1 (en) METHOD AND APPARATUS FOR ENCAPSULATION OF WAFER LEVEL
KR100636823B1 (ko) Ｍｅｍｓ 소자 패키지 및 그 제조방법
US9806034B1 (en) Semiconductor device with protected sidewalls and methods of manufacturing thereof
Briindel et al. Substrateless sensor packaging using wafer level fan-out technology
WO2009145726A1 (en) Micro electro mechanical device package and method of manufacturing a micro electro mechanical device package
US11146234B2 (en) Electrical device and method for manufacturing the same
US20230092132A1 (en) Wafer level processing for microelectronic device package with cavity
Weiss et al. Integrated cavity wafer level chip size package for MEMS applications
JP2009027127A (ja) 大型パネルサイズ採用による半導体パッケージ製造方法
Badihi Wafer-level chip size package with an air cavity above the active surface for micromechanical applications

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20180115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190610

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200805

R150 Certificate of patent or registration of utility model

Ref document number: 6746678

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250