JP2002533927A - 開放形キャビティの半導体ダイパッケージ - Google Patents

開放形キャビティの半導体ダイパッケージ

Info

Publication number
JP2002533927A
JP2002533927A JP2000590210A JP2000590210A JP2002533927A JP 2002533927 A JP2002533927 A JP 2002533927A JP 2000590210 A JP2000590210 A JP 2000590210A JP 2000590210 A JP2000590210 A JP 2000590210A JP 2002533927 A JP2002533927 A JP 2002533927A
Authority
JP
Japan
Prior art keywords
semiconductor die
housing
cover plate
cavity
sidewalls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000590210A
Other languages
English (en)
Inventor
スタンフォード, ダブリュー. クレイン,
ラクシュミナラシンハ クリシュナプラ,
ユン リ,
Original Assignee
シリコン バンドウィドス, インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シリコン バンドウィドス, インコーポレイテッド filed Critical シリコン バンドウィドス, インコーポレイテッド
Publication of JP2002533927A publication Critical patent/JP2002533927A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 半導体ダイキャリアは、少なくとも1つの半導体ダイを保持するためのキャビティを画成するハウジングと、導電性の複数のリードと、貫通形成されたカバープレートとを含んでいる。このハウジングは、絶縁性の複数の側壁と、該側壁に結合される端板とを含んでいる。側壁及び端板は、単一部材のユニットとして一緒に成形しうる。1つ以上の側壁がリードを受け入れるための開口を含んでおり、内部リード部分がキャビティ内に延び、外部リード部分が側壁からハウジング外に延びるようになっている。側壁は、カバープレートを受けるための凹部を含みうる。カバープレートにあるアパーチャは、ハウジング内に保持された半導体ダイが環境に露出するのを可能にする。

Description

【発明の詳細な説明】
【0001】 関連出願 本出願の要旨は、1994年3月11日に出願され参照によりこの明細書に明
確に組み込まれる「組立式半導体チップキャリア(Prefabricated Semiconductor
Chip Carrier)」と題する米国特許願08/208,586号;1995年6月5日
に出願され参照によりこの明細書に明確に組み込まれる「半導体チップキャリア
の製造方法(Method of Manufacturing A Semiconductor Chip Carrier)」と題す
る米国特許願08/465,146号;1995年6月7日に出願され参照により
この明細書に明確に組み込まれる「両面ダイ接着プレートを有する半導体ダイキ
ャリア(Semiconductor Die Carrier Having Double-Sided Die Attach Plate)」
と題する米国特許願08/487,103号;1995年6月7日出願の米国特許
願08/487,100号の継続出願として1997年7月29日に出願され参照
によりこの明細書に明確に組み込まれる「隣接リード間に誘電エポキシを有する
半導体ダイキャリア(Semiconductor Chip Carrier Having A Dielectric Epoxy
Between Adjacent Leads)」と題する米国特許願08/902,032号;199
5年6月7日に出願され参照によりこの明細書に明確に組み込まれる「薄型半導
体ダイキャリア(Low Profile Semiconductor Die Carrier)」と題する米国特許願
08/482,00号;1997年11月15日に出願され参照によりこの明細書
に明確に組み込まれる「相互接続ダイを有する多重チップモジュール(Multi-Chip
Module Having Interconnect Dies)」と題する米国特許願08/970,379号
;及び1998年3月3日に出願され参照によりこの明細書に明確に組み込まれ
る「水平及び垂直配置で装着するための半導体ダイパッケージ(Semiconductor
Die Package For Mounting In Horizontal And Upright Configurations)」と題
する米国特許願09/033,480号に関連している。発明の背景
【0002】
【発明の分野】
本発明は、内部に保持した半導体を雰囲気に露出させる開放形キャビティを有
する半導体ダイパッケージに関し、特に、人間が指の先端を半導体ダイに乗せる
のを可能にするようになっている開放形キャビティの半導体ダイパッケージに関
するものである。
【0003】
【関連技術の説明】
半導体ダイもしくはチップは、マイクロ回路もしくは集積回路が創生されてい
る電気素子である。該マイクロ回路はプリント回路板上で相互に接続されて、ほ
んの少しばかり例を挙げれば、ラジオ,テレビジョン,コンパクトディスクプレ
ーヤ及びコンピュータにおいて使用するためのより大きい電気回路を形成する。
半導体ダイは脆いので、環境から守るために半導体ダイパッケージ内に収容され
ている。コンピュータやコンパクトディスクプレーヤのような電子装置の内部を
見れば、複数の半導体ダイパッケージが搭載され電気的に相互に接続されている
1つ以上のプリント回路板があることが分かる。
【0004】 半導体ダイパッケージが含んでいるハウジングは、半導体ダイを保持すると共
に、同ハウジングの底部もしくは側部から延びる導電リードもしくはピンを保持
している。該導電リードはこのハウジング内で半導体ダイに電気的に接続されて
いる。該導電リードの外部端部はプリント回路板上の導電路に半田付けされてい
る。これにより、半導体ダイパッケージがプリント回路板に固定されると共に、
電気信号が半導体ダイとプリント回路板上の他の素子との間に流れるのを可能に
している。
【0005】 通常の半導体ダイパッケージにおいて、ハウジングは、半導体ダイが環境にさ
らされて損傷するのを防止するために半導体ダイを覆っている。このハウジング
は、環境に対して、気密に封止されるか、プラスチック内に入れられるか、或い
はその他の手段で封止されている。封止されたパッケージのあるものは、半導体
ダイ及びリードの再加工を可能にするため、半導体ダイを損傷することなく或い
はこの半導体ダイ及びリード間に接続するワイヤを損傷することなく、開くこと
ができる。これらのパッケージは、再加工の完了後に、再封止される。パッケー
ジを再封止する工程は複雑でありその実行が困難である。
【0006】 ある適用例においては、半導体ダイを環境にさらすことが望ましいことがある
。半導体ダイには、例えば環境状態を感知するセンサとして機能するものがある
。その結果、感知機能を実行するために、半導体ダイの少なくとも一部は環境に
さらされていなければならない。例えば、半導体ダイは、識別のため人間の指紋
を感知するためのセンサとして機能しうる。この場合、感知を可能にするため人
間の指が半導体ダイに接触しなければならない。通常の半導体ダイパッケージは
このような適用例には使用できないが、その理由は、上述したように、パッケー
ジが環境に対する露出を防止するため半導体ダイを覆い封止するように設計され
ているからである。
【0007】
【発明の概要】
本発明は、上述した事情を考慮してなされたものであり、パッケージに保持さ
れた半導体ダイを環境にさらす開放形キャビティを有する経済的な半導体ダイパ
ッケージの提供を目的としている。
【0008】 本発明の別の目的は、パッケージに保持された半導体ダイを環境にさらす開放
形キャビティを有する頑丈で信頼性のある半導体ダイパッケージを提供すること
である。
【0009】 本発明の更なる目的は、開放形キャビティを有する半導体ダイパッケージを製
造するための経済的な方法を提供することである。
【0010】 本発明のその他の目的及び利点は、以後の説明中に部分的に述べられており、
また、同説明から部分的に明らかであるか、或いは本発明を実施することにより
習得しうる。本発明の該目的及び利点は、冒頭の特許請求の範囲において特に指
摘した構成要素及び組合せにより実現され達成される。
【0011】 上述の目的を達成するため、また、本発明の目的によると、この明細書に具体
化され一般的に記載されているように、本発明は、少なくとも1つの半導体ダイ
を保持するためのキャビティを画成するハウジングと、導電性の複数のリードと
、カバープレートとを有する半導体ダイパッケージから構成されている。このハ
ウジングは、絶縁性の複数の側壁と、該側壁に結合される端板とを含んでいる。
導電性の複数のリードは少なくとも1つの側壁を貫いて延びており、各リードが
キャビティ内に延びる内部リード部分と、少なくとも1つの側壁の外部に延びる
外部リード部分とを含んでいる。カバープレートは、端板に対峙して側壁に結合
されると共に、キャビティ内に保持された少なくとも1つの半導体ダイを環境に
露出させるため貫通形成されたアパーチャを含んでいる。
【0012】 更に、本発明は、(1)少なくとも1つの半導体ダイを保持するためのキャビ
ティを画成するハウジングと導電性の複数のリードとを含み、該ハウジングが複
数の絶縁性の側壁と該側壁に結合される端板とを含み、前記導電性の複数のリー
ドが前記側壁の少なくとも1つを貫いて延び、各リードが前記キャビティ内に延
びる内部リード部分と前記側壁の少なくとも1つの外部に延びる外部リード部分
とを含んでいる、パッケージアセンブリを形成する工程と、(2)前記端板に対
峙して前記側壁に結合するためのカバープレートであって、前記キャビティに保
持された前記少なくとも1つの半導体ダイを環境に露出させるため貫通形成され
たアパーチャを含む前記カバープレートを形成する工程とを備える半導体ダイパ
ッケージの製造方法から構成されている。
【0013】 言うまでもなく、以上の一般的記載及び以下の詳細な記載は、例示的かつ説明
的なものに過ぎず、権利を主張している通りの本発明を限定するものではない。
【0014】 この明細書に組み込まれてその一部を構成する添付図面は、本発明の実施例(
単数又は複数)を例示しており、その説明と共に、本発明の原理を明らかにする
のに役立っている。
【0015】
【好適な実施例の説明】
次に、添付図面に示した本発明の例示的な実施例について詳しく言及しよう。
可能な場合には必ず、同一又は同様の部分を参照するために、図面全体にわたり
同一の参照符号を使用する。
【0016】 図1及び図2は、本発明に従って半導体ダイを保持するための半導体ダイパッ
ケージ10の一実施例を示している。図1は、半導体ダイパッケージと(図示せ
ず)2に示した半導体ダイの分解組立図を提供している。図1及び図2に示すよ
うに、半導体ダイパッケージ10は、1つ以上の半導体ダイ100を保持するた
めのハウジング200と、このハウジング200内に保持されるリード300と
、ハウジング200の頂部に配置されるカバープレート400とを含んでいる。
【0017】 ハウジング200は複数の側壁210と端板220とを含んでいる。図1及び
図2に示すように、リード300はハウジング200の側壁210から延びてい
る。図2は、ハウジング200の両側壁210a,210bから延びる単一列の
リード300を示しているが、該リード300は、側壁210の1つ以上から延
長していてよいし、また、一列以上となって側壁210から延長していてよい。
【0018】 キャビティ230がハウジング200の内部に画成されている。このキャビテ
ィ230内に、例えばエポキシ樹脂のような接着剤を使用して端板220に装着
することにより、1つ以上の半導体ダイ100を収容しうる。言うまでもなく、
半導体ダイ100は、接着剤以外の手段によりキャビティ230内に装着しても
よく、また端板220以外の構造に装着してもよい。ボンディングワイヤ,テー
プ,自動ボンディング,ジャンパー及び/又はその他の導電材料のような導電性
の材料(図1及び図2には示していない)を使用してリード300を半導体ダイ
に電気的に接続しうる。リード300の全てが半導体ダイに電気的に接続される
必要はない。リード300のうちのあるものは、ハウジング200内のどの導電
性の材料にも接続しなくてもよい。二者択一的に或いは付加的に、リード300
のうちのあるものは、ハウジング200に対して内部又は外部にある電磁障害(
electromagnetic interference=EMI)又は静電放電(electrostatic discharge
=ESD)シールド,ハウジング200内に含まれる接地平面又は電源平面(power
plane),或いはハウジング内の別の電気素子に電気的に接続してもよい。
【0019】 囲繞材料(図示せず)で上述した導電性の材料の全て又は一部と半導体ダイの
一部とを覆うことができる。カバープレート400はアパーチャ410を含んで
いる。カバープレート400をハウジング200に装着したときに、アパーチャ
410は少なくとも1つの半導体ダイの一部を露出させる。従って、半導体ダイ
パッケージ10は、半導体ダイの表面がカバープレート400にあるアパーチャ
410を介して露出する開放形キャビティの構造を有して。この点について、ハ
ウジング200のキャビティ230をカバープレート400を介して露出させる
ことが必要ではないが可能である。例えば、本発明による開放形キャビティの配
列は、カバープレートが半導体ダイ(単数又は複数)の表面と面一であるときに
、半導体ダイ(単数又は複数)とカバープレート400との間の隙間が囲繞材料
又は別のシーラント又はフィッティングで閉じられているときに、或いは半導体
ダイ(単数又は複数)とカバープレート400との間の隙間が開いているときに
、実現されうる。
【0020】 ハウジング200については図3〜図7に関連して更に詳細に説明する。上述
したように、ハウジング200は、側壁210と、該側壁210に接続される端
板220と、1つ以上の半導体ダイを受けるためのキャビティ230とを有して
いる。好適な一実施例においては、キャビティ230は1つの半導体ダイを受け
入れているが、キャビティ230の大きさ及び/又は形を適当に作ることにより
複数の半導体ダイを収容しうる。キャビティ230は、例えば、端板220にあ
る凹部,1つ以上の側壁210にある凹部,或いは端板220と1つ以上の側壁
210との双方にある凹部を含め、側壁210及び端板220の内面により、ハ
ウジング200の内部中に画成されうる。勿論、キャビティ230の全部又は一
部を、側壁210及び端板220内に配置される他の構造によって画成してもよ
い。
【0021】 1つ以上の側壁210は、リード300を受けるためそこに貫通形成された開
口212を含むのが好ましい。該開口212はリード300の挿入に適応する形
状に形成しうる。図5に最も良く示すように、開口212は、リード300を受
け取り保持するため矩形となっていてよい。或いは、開口212は、リード30
0の保持と正確な位置決めとを容易にするため、墓石状に、即ち2つの角張った
隅部が2つの丸みのある隅部と対峙するほぼ矩形に形作ってもよい。
【0022】 図6に示すように、開口212の底部は端板220の頂部と面一でよい。その
結果、半導体ダイ(単数又は複数)100は側壁210の開放表面に接近して配
置され、人間が指を半導体ダイの表面上に置くことをより容易にする。
【0023】 図6に示された実施例において、端板220の厚さは、側壁210が端板22
0から延びている距離よりも実質的に厚い。この構成は本発明にとって必要な要
素ではないが、パッケージが指紋感知用ダイを収容するのに使用されるときには
、幾つかの利点をもたらす。厚い端板220は、半導体ダイ100を支持するた
めの安定かつ堅牢な基台を提供すると共に、例えば、人間がハウジング200内
の半導体ダイを押圧するときのように、圧力が半導体ダイにかかるときに、折れ
たり、曲がったり、撓んだりすることがない。このパッケージがプリント回路板
もしくはその他の基板に装着されるときに、エポキシ樹脂のような接着剤を塗布
して基板にハウジング200を固定してよい。その結果、パッケージに加わる外
力は厚い端板220を介して基板に伝えられるので、リード300に作用する剪
断力が小さくなる。短い側壁210は、指でハウジング200内の半導体ダイに
容易にアクセスすることを可能にすると共に、指の広い表面積が半導体ダイに接
触するのを可能にする。勿論、このような適用例について或いはその他の適用例
についても、パッケージは、半導体ダイに対するアクセスを制限するため、或い
は指向性のアクセスを可能にするため、もっと大きな高さの側壁210を有して
いてよい。更に、側壁210は、半導体ダイに対して傾斜した指向性のアクセス
を容易にするため異なる高さを有していてよい。キャビティの寸法及びそのアパ
ーチャ比は、パッケージが使用される適用例の目的に適合するように設計しうる
。指紋センサとして使用される場合、キャビティ230は、センサであるダイを
収容すると共に、指がセンサであるダイに接触するのを許容するような大きさに
作られる。
【0024】 内壁225は、側壁210bに隣接しそこから離間して設けられる。この内壁
225はキャビティの全長にわたり延びていてよい。導電性のエポキシ樹脂のよ
うな導電材料(図示せず)が内壁225と側壁210bとの間に採用されていて
よい。側壁225は、導電材料を保持すると共に、その導電材料が半導体ダイに
達するのを防止するための障壁として機能しうる。該導電材料は、側壁210b
から延びるリード300を一緒に電気的に接続する。
【0025】 側壁210及び端板220は、液晶ポリマーのような絶縁性の高分子材料から
成形するのが好ましい。適切な液晶ポリマーの一例は、ヘキスト−セラニーズ社
(Hoechst-Celanese)から入手しうるVECTRA E130i(登録商標)で
ある。勿論、ハウジング200は、任意の適当な有機もしくは無機材料から、或
いは諸材料の化合物から形成しうる。開口212は、成形により側壁210に作
るか、或いは側壁210から材料を除去することにより成形後に作ることができ
る。更に、これらの側壁210は、単一ユニットとして一緒に形成してもよいし
、或いは、別々に成形してから、接着剤その他の適当な手段を用いて互いに結合
してもよい。端板220は、側壁210と一緒に成形して単一部材のユニットを
形成するか、或いは、端板220を別個に形成し、その後取り付けてよい。図3
〜図7は、側壁210及び端板220の単一材料の一体モールド構造を有するハ
ウジング200の実施例を示している。勿論、側壁210及び端板220は異な
る材料から形成されていてよい。
【0026】 半導体ダイ(単数又は複数)は接着剤を用いて端板220に直接に装着しうる
。半導体ダイを装着するためのプラットフォーム(図示せず)は、端板220の
一部として形成してもよく、或いは別個に形成して端板220の一部として取り
付けてもよい。このプラットフォームは、リード300,側壁210及び/又は
カバープレート400に関する半導体ダイ(単数又は複数)の頂面のレベルを調
節するのに使用しうる。
【0027】 図6及び図7に示すように、側壁210a及び210bはその上縁に沿って外
側に舌状部214を含んでいてよい。また、側壁210の頂部はカバープレート
400を受けるための凹部216を含んでいてよい。接着剤は、カバープレート
400をハウジング200に固定するために、カバープレート400の縁部及び
/又は凹部に塗布もしくは付着しうる。カバープレート400をハウジング20
0に装着するためのその他の機構も同様に使用可能である。例えば、カバープレ
ート400は凹部を使用することなくハウジング200に接着しうるし、カバー
プレート400はハウジング200にクリップ又はスナップで留めたり、圧力嵌
めしたり、ヒートシールしたり、或いはその他の手段で恒久的に又は取外し自在
に取着しうる。
【0028】 図7は、ハウジング200にある開口212の詳細図を提供している。図示の
ように、開口212の外側端部は、挿入中、リード300を案内して開口212
の中に入れるために外方に張り出している。好適な実施例において、リード30
0は、ハウジング200にある穿孔した開口212に挿入される。別法として、
ハウジング200は、例えば射出成形技術により、リード300を囲んで成形さ
れうる。
【0029】 図8,図9及び図10は、導電リード300の一実施例を示している。図8及
び図9に示すように、導電リード300はほぼL形である。各導電リード300
は、内部リード部分310と、安定化部分320と、外部リード部分330とを
含んでいる。内部リード部分310は、ハウジング200内の半導体ダイ(単数
又は複数)或いはその他の電気素子への直接又は間接的な接続を容易にするため
、ハウジング200の内側にある。この内部リード部分310は、ハウジング2
00の開口212内へのリード300の挿入を容易にするため、安定化部分32
0と比較して相対的に細くてよい。傾斜した中間部分315が内部リード部分3
10を安定化部分320に結合している。傾斜した中間部分315は、挿入の際
にリード300がハウジング200内に入り込むのを防止している。内部リード
部分310は、リードを半導体ダイ(単数又は複数)に接続するのに使用される
導電材料に接触するための平らなボンディング面312を含んでいてよい。この
ボンディング面312は、信頼性のある電気接続を確実にするため、金その他の
高導電材料でメッキすることができる。電気接続を確立するために特別のリード
300の使用を企図していなければ、ボンディング面312を形成する必要はな
い。
【0030】 好適な一実施例において、安定化部分320は、開口212内で、ハウジング
200の内壁に摩擦係合する。摩擦係合の強度は、リード300をハウジング2
00内に保持するのに十分であればよい。或いは、リード300は適当な接着剤
を用いてハウジング200に結合しうる。更に、ハウジング200、即ちちょう
ど側壁210がリード300を囲むように成形されうる。好適な実施例において
、安定化部分320は、その高さが幅よりも大きい矩形断面を有している。開口
212が墓石形状であるときには、開口212の丸みのある隅部が、この丸みの
ある隅部に対峙する安定化部分320の側部を開口312の平らな側部に押し付
けて、リード300を端板220に接して正確に位置決めする。また、リード3
00の安定化部分320の隅部が開口212の丸みのついた隅部に押し入り、リ
ード300の固定に役立っている。
【0031】 外部リード部分330は、ハウジング200の側壁210から延びると共に、
安定化部分320と同一の軸向き寸法を有していて、曲り難い、丈夫で剛なリー
ドを造っている。リード300は、側壁210を貫いて、垂直方向に離間した複
数の列もしくは層になって配列されると共に、1つ以上の側壁210から延びて
いてよい。ほぼL形のリード300は、プリント回路板その他の基板に表面実装
するように設計されている。外部リード部分は、ハウジング200から遠くに位
置する端部に脚部331を含んでいる。この脚部331は、例えばプリント回路
板である基板の表面上にあるボンディングパッドへの表面実装を容易にする。
【0032】 更に、リード300は脚部331に突起部もしくはつま先部331aを有して
いる。このつま先部33aは、半田付けスペースを増すと共に、標準TQFPの
オープントップ型ソケットのためのつま先形状を提供する。勿論、つま先部33
1aは省略してもよいし、或いは他の端部形状に代えてもよい。脚部というより
、むしろ外部リード部分330の末端部は、台じり状の端部,カールした端部,
或いはガル翼状の形状を有していてよい。或いは、外部リード部分330は、例
えばメッキスルーホール(PTH)技術のようなその他の手段によって、プリン
ト回路板又はその他の基板に結合するよう適応していてよい。
【0033】 リード300は、金属素材を打ち抜いてL形とし、その後機械加工により仕上
げるのが好ましい。このようにして、リード300は、製造中に曲がらないので
即ち、製造中に曲がるように設計されていないので、非常に剛になる。従って、
リード300は、プリント回路板のような基板に装着されるときに曲げに耐える
と共に、頑丈で安定した接続を可能にする。これは、曲がったり、或いは破断し
たりすることなく繰り返しの押圧力を吸収しなければならない指紋センサの適用
例において特に重要である。
【0034】 図11及び図12はカバープレート400を例示している。図11に側方から
示してあるように、カバープレート400は、ハウジング200の凹部216内
への受け入れを容易にするため、平らでよい。他に選択可能な代案として、カバ
ープレート400は、例えば、ハウジング200への装着を助成するため、舌状
部,アパーチャ,或いは突起部を含んでいてよい。また、カバープレート400
は、環境と半導体ダイとの間の距離を制限するため、かつ指の広い面積が半導体
ダイに接触しうるように、薄くなっている。例えば、カバープレート400は、
3.1mm(0.008in)以下の厚さを有しうる。図12は若干心外れしたア
パーチャ410を示しているが、これは、本発明には必要ではない。カバープレ
ート400におけるアパーチャの大きさ,形状,位置及び数は、露出すべき半導
体ダイの面積,位置及び数に基づいて選択しうる。ある適用例において、カバー
プレート400は、例えば、銅又は別の導電金属のような導電材料から形成され
ていてよい。例えば、指紋センサとして設計されたパッケージにおいて、導電材
料を使用してカバープレート400を形成し、半導体ダイ(単数又は複数)に触
れる前に人間の指から静電気を放電するようにしてよい。
【0035】 図13は、半導体ダイ100をリード300に電気的に接続するための一実施
例を示している。その他の配置も同様に使用してよく、図13に示した配置は本
発明を限定するものと考えてはならない。更に、図13は端板220に直接に装
着された単一の半導体ダイ100を示しているが、言うまでもなく、複数の半導
体ダイ100をハウジング200内に装着してよい。端板220に直接に装着す
る代わりに、半導体ダイ(単数又は複数)は、セラミック基板又は回路基板のよ
うな電気的にアクティブである介在基板に装着してよい。また、ハウジング20
0は、1997年11月15日に出願された「相互接続されたダイを有する多重
チップモジュール(Multi-Chip Module Having Interconnected Dies)」と題する
米国特許願08/970,379号に開示されたような1つ以上の相互接続ダイを
含んでいてよく、該米国特許願は参照によりこの明細書に組み込まれる。
【0036】 図13に示すように、導電材料500は、半導体ダイ100の周囲に形成され
たボンディングパッドにリード300を相互接続するのに使用されている。導電
材料500は、例えば、ワイヤボンディング,テープ自動ボンディング(TAB
),絶縁基板上の導電トレース,相互接続ダイ及びジャンパーワイヤ、その他、
上述の材料の組合せである。図13は、リード300及び半導体ダイ100間の
直接ワイヤボンディングとしての導電材料500を示している。この導電材料5
00は、良好な電気接続を確立するためにリード300のボンディング面312
に接触することが好ましい。
【0037】 図13は、半導体ダイ100がハウジング200の端板220の中心にないこ
とを示している。この配置は、下方周辺領域の右側にボンディングパッド110
が集中している半導体ダイ100に適している。半導体ダイは、電気接続のため
対応するリード300に対して下方周辺領域の右側にあるボンディングパッド1
10を中心に置くように装着されている。従って、ボンディングパッド110の
第1端にあるボンディングパッド110−1への電気的接続のためのワイヤボン
ディング結線500−1の長さは、ボンディングパッド110の第2端にあるボ
ンディングパッド110−nへの電気的接続のためのワイヤボンディング結線5
00−nと実質的に同一長さである。その結果、ワイヤボンディング結線500
−1〜500−nがバランスする。この配置は本発明の必須部分ではない。代案
として、半導体ダイ100は、ハウジング200内に装着されるときに中心に置
かれてもよく、また、電気接続は既知の技術に従って確立してもよい。
【0038】 図13において側壁210bから延びるリード300は、半導体ダイ100に
電気的に接続されていない。リード300のうちの幾分か、或いは全ては電気的
に絶縁されていてよく、また、パッケージが装着されるプリント回路板その他の
基板への安定的な装着を可能にするためだけに使用しうる。リード300の1つ
以上は、接地平面,電源平面(power plane),或いはEMI又はESD遮蔽材に
接続しうる。更に、リード300のうちその他のものは、直接的又は間接的に、
半導体ダイに接続しうる。好適な一実施例において、側壁210bから延びるリ
ード300は、導電性のエポキシ樹脂もしくはペーストを用いて互いに電気的に
接続されると共に、ハウジング200内に収容されたEMI遮蔽材に、或いはハ
ウジング200の外部にあるESD遮蔽材に接続されている。導電性のエポキシ
樹脂もしくはペーストは、リードをカバープレート400に結合するために使用
してよく、それにより、カバープレートから、このエポキシ樹脂もしくはペース
トを通り、リードを通り、PCB上の接地に至るESD放電路を提供する。
【0039】 図14は、図13に示したボンディング配置を有する半導体ダイパッケージの
断面を例示している。図15は、図14をクローズアップした図である。図14
及び図15に示すように、カバープレート400は、側壁210の頂部にある凹
部216内で、内壁225の頂部上に着座している。図示のように、内壁225
は、側壁210bを貫いて延びるリード300を孤立もしくは隔離させている。
内部リード部分310のボンディング面312は、半導体ダイ100のアクティ
ブ面がカバープレート400の近くに配置されうるように、半導体ダイ100の
アクティブ面の下方に位置付けしてよい。導電材料500は、リード300の内
部リード部分310を半導体ダイ100上のボンディングパッドに接続する。リ
ード300の外部リード部分は、プリント回路板のような基板への表面実装のた
め側壁210a,210bから延びている。図示のように、脚部の底面はハウジ
ング200の底面よりも若干下方に延びていてよい。これにより、パッケージが
装着されるプリント回路板その他の基板にハウジング200を固定するエポキシ
樹脂のような接着剤を同ハウジングの底面に塗布もしくは付着するための余裕が
もたらされる。アパーチャ410は、半導体ダイ100の一部を環境に露出させ
るように配置されている。
【0040】 半導体ダイ(単数又は複数)をリード300に電気的に接続した後、囲繞材料
を使用して、リード300の内部リード部分310の全て又は一部,導電材料5
00,及びこの導電材料が接続される半導体ダイ(単数又は複数)の一部を封止
しうる。このような場合、囲繞材料は、ハウジング200内に露出したリード3
00の部分に接着してよい。
【0041】 図16及び図17は、半導体ダイパッケージ10用の省略可能なキャップ60
0を例示する異なる図である。キャップ600は、ハウジング200及びカバー
プレート400に嵌って、パッケージングの後及びリフロー工程の間、半導体ダ
イパッケージ10を保護する。一実施例において、キャップ600は半導体ダイ
パッケージ10の頂部にパチンと嵌められている。或いは、キャップ600は、
別の手段により半導体ダイパッケージ10に着脱自在に取り付けられていてよい
。例えば、キャップ600は、ハウジング200又はカバープレート400を滑
動して進み、滑動して外れるものであってよい。或いは、キャップ600は、ヒ
ンジ(図示せず)を用いてハウジング200又はカバープレート400に取り付
けられていてよい。この場合、キャップ600は、必要なときに半導体ダイ(単
数又は複数)を露出させるため揺動して開きうる。
【0042】 図16及び図17に示した実施例において、キャップ600は、上面610と
、キャップ600を半導体ダイパッケージ10に取外し自在に保っておくため側
壁210を保持する2つのばね側板620a,620bとを含んでいる。上面6
10は、ほぼ平らであるが、摘み・載置兼用装置がキャップ600及び半導体ダ
イパッケージ10を摘んでそれを基板の半田パッド上に載置することができるよ
うに、若干の湾曲を有している。
【0043】 キャップ600は、ばね側板620a,620bにばね力を与えるため例えば
ステンレス鋼のような弾性材料から形成しうる。図17に示すように、ばね側板
620a,620bは、上面610に対して角度α1,α2を形成している。角度
α1,α2は、同じでも異なっていてもよい。角度α1,α2は例えば80°とする
ことができる。半導体ダイパッケージ10のリードを半田付けした後、キャップ
600は、ハンドル630を用いて除去することができる。キャップ600は、
再使用可能であっても、使い捨て可能であってもよい。
【0044】 半導体ダイ(単数又は複数)100をハウジング200内に装着してリード3
00に電気的に結合(例えば、ワイヤボンディング)した後、カバープレート4
00をハウジング200の頂部に固定する。ある適用例において、半導体ダイ1
00は、センサとして機能するために、パッケージングの後に露出されていてよ
い。リード300をプリント回路板その他の基板に半田付けするとき、半導体ダ
イパッケージ10が高温のリフロー工程の作用を受けて損傷することがありうる
。キャップ600は、ハウジング200に嵌ってカバープレート400にあるア
パーチャを閉止すると共に、このリフロー工程の間、そして水によるカスケード
洗浄及び/又は熱風乾燥のようなその他の関連工程の間、半導体ダイ100を保
護する。キャップ600は、洗浄溶液,吹付け空気,そして半導体ダイ(単数又
は複数)を損傷させるかも知れないその他の処理又は環境状態の衝撃から半導体
ダイを遮蔽する。勿論、キャップ600は、平素は半導体ダイを同様に保護する
のに使用されるが、感知の際には取り外してよい。
【0045】 言うまでもなく、当業者は、本発明の範囲もしくは精神から逸脱することなく
種々の改変及び変更を行なうことができる。本発明のその他の実施例は、この明
細書を考慮したり、ここに開示された本発明を実施したりすることから、当業者
にとって自明であろう。この明細書及び実施例は一例としてだけで考慮されるべ
きであり、本発明の真の範囲及び精神は冒頭の特許請求の範囲により指示されて
いる。
【図面の簡単な説明】
【図1】 本発明による半導体ダイパッケージの実施例の分解図である。
【図2】 組み立てられたときの図1の半導体ダイパッケージを示している。
【図3】 図1に示した半導体ダイパッケージのハウジングの実施例についての頂面図を
示している。
【図4】 図3に示したハウジングの側面を示している。
【図5】 図4に示したハウジングの側面をクローズアップした図を示している。
【図6】 図3に示したハウジングの断面を示している。
【図7】 図6に示したハウジングの断面をクローズアップした図を示している。
【図8】 図1に示した半導体ダイキャリアにおいて使用するためのリードの実施例につ
いての種々の図の1つである。
【図9】 図1に示した半導体ダイキャリアにおいて使用するためのリードの実施例につ
いての種々の図の1つである。
【図10】 図1に示した半導体ダイキャリアにおいて使用するためのリードの実施例につ
いての種々の図の1つである。
【図11】 図1に示した半導体ダイパッケージと一緒に使用するカバープレートの実施例
の側面を示している。
【図12】 図11に示したカバープレートの上面を示している。
【図13】 図1の半導体ダイパッケージにおいて使用するためのボンディング配置を示し
ている。
【図14】 図13に示したようなボンディング配置を有する半導体ダイパッケージの断面
を示している。
【図15】 図14に示した半導体ダイパッケージの断面をクローズアップした図を示して
いる。
【図16】 図1による半導体ダイパッケージ用のキャップについての種々の図の1つであ
る。
【図17】 図1による半導体ダイパッケージ用のキャップについての種々の図の1つであ
る。
【図18】 図1による半導体ダイパッケージ用のキャップについての種々の図の1つであ
る。
【符号の説明】
10…半導体ダイパッケージ、100…半導体ダイ、200…ハウジング、2
10…側壁、210a…第1側壁、210b…第2側壁、212…開口、216
…凹部、220…端板、225…内壁、230…キャビティ、300…リード、
310…内部リード部分、330…外部リード部分、400…カバープレート、
410…アパーチャ。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),OA(BF,BJ ,CF,CG,CI,CM,GA,GN,GW,ML, MR,NE,SN,TD,TG),AP(GH,GM,K E,LS,MW,SD,SL,SZ,TZ,UG,ZW ),EA(AM,AZ,BY,KG,KZ,MD,RU, TJ,TM),AE,AL,AM,AT,AU,AZ, BA,BB,BG,BR,BY,CA,CH,CN,C R,CU,CZ,DE,DK,DM,EE,ES,FI ,GB,GD,GE,GH,GM,HR,HU,ID, IL,IN,IS,JP,KE,KG,KP,KR,K Z,LC,LK,LR,LS,LT,LU,LV,MD ,MG,MK,MN,MW,MX,NO,NZ,PL, PT,RO,RU,SD,SE,SG,SI,SK,S L,TJ,TM,TR,TT,TZ,UA,UG,UZ ,VN,YU,ZA,ZW (72)発明者 クリシュナプラ, ラクシュミナラシンハ アメリカ合衆国, フロリダ州, デルレ イ ビーチ, レイバーズ サークル 581 ナンバー288 (72)発明者 リ, ユン アメリカ合衆国, フロリダ州, ボーカ レイトン, デラウェア コート 19322

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 半導体ダイパッケージであって、 少なくとも1つの半導体ダイを保持するためのキャビティを画成すると共に、
    複数の絶縁性の側壁と、該側壁に結合される端板とを含むハウジングと、 前記側壁の少なくとも1つを貫いて延びる導電性の複数のリードであって、各
    リードが、前記キャビティ内に延びる内部リード部分と、前記側壁の少なくとも
    1つの外部に延びる外部リード部分とを含んでいる、前記複数のリードと、 前記端板に対峙して前記側壁に結合されると共に、前記キャビティに保持され
    た前記少なくとも1つの半導体ダイを環境に露出させるため貫通形成されたアパ
    ーチャを含むカバープレートと、 を備える半導体ダイパッケージ。
  2. 【請求項2】 前記側壁及び前記端板は単一部材のユニットである、請求項
    1に記載の半導体ダイパッケージ。
  3. 【請求項3】 前記外部リード部分は実質的にL形である、請求項1に記載
    の半導体ダイパッケージ。
  4. 【請求項4】 前記側壁は前記カバープレートを受けるための凹部を含む、
    請求項1に記載の半導体ダイパッケージ。
  5. 【請求項5】 前記カバープレートにある前記アパーチャは前記少なくとも
    1つの半導体ダイの上面の大部分を露出させる大きさに作られている、請求項1
    に記載の半導体ダイパッケージ。
  6. 【請求項6】 前記カバープレートは前記キャビティの少なくとも一部分に
    わたり広がっていて該少なくとも一部分を覆っている、請求項1に記載の半導体
    ダイパッケージ。
  7. 【請求項7】 前記導電性の複数のリードは前記側壁の少なくとも2つから
    延びている、請求項1に記載の半導体ダイパッケージ。
  8. 【請求項8】 前記ハウジングは、前記少なくとも2つの側壁のうちの第1
    側壁から延びるリードを、前記少なくとも2つの側壁のうちの第2側壁から延び
    るリードから隔離する内壁を含んでいる、請求項7に記載の半導体ダイパッケー
    ジ。
  9. 【請求項9】 前記端板は前記少なくとも1つの半導体ダイを支持するよう
    に適応している、請求項1に記載の半導体ダイパッケージ。
  10. 【請求項10】 半導体ダイパッケージを製造するための方法であって、 導電性の複数のリードと、少なくとも1つの半導体ダイを保持するためのキャ
    ビティを画成するハウジングとを含み、該ハウジングが、複数の絶縁性の側壁と
    、該側壁に結合される端板とを含み、前記導電性の複数のリードの各々が、内部
    リード部分が前記キャビティ内に延び外部リード部分が前記側壁の少なくとも1
    つの外部に延びるように、前記側壁の少なくとも1つを貫いて延びている、パッ
    ケージアセンブリを形成する工程と、 前記端板に対峙して前記側壁に結合するためのカバープレートであって、前記
    キャビティに保持された前記少なくとも1つの半導体ダイを環境に露出させるた
    め貫通形成されたアパーチャを含む前記カバープレートを形成する工程と、 を備える半導体ダイパッケージの製造方法。
  11. 【請求項11】 前記パッケージアセンブリを形成する前記工程は、 前記側壁の少なくとも1つに形成された開口を具備して前記ハウジングを成形
    すること、及び 前記導電性の複数のリードを前記側壁の少なくとも1つにある前記開口に挿入
    すること、 を備える、請求項10に記載の半導体ダイパッケージの製造方法。
  12. 【請求項12】 前記パッケージアセンブリを形成する前記工程は、 前記導電性の複数のリードを所定位置に保持すること、及び 前記導電性の複数のリードを囲んで前記ハウジングを成形すること、 を備える、請求項10に記載の半導体ダイパッケージの製造方法。
  13. 【請求項13】 前記パッケージアセンブリを形成する前記工程は、前記側
    壁及び前記端板を単一部材のユニットとして成形する工程を含んでいる、請求項
    10に記載の半導体ダイパッケージの製造方法。
  14. 【請求項14】 前記外部リード部分は実質的にL形である、請求項10に
    記載の半導体ダイパッケージの製造方法。
  15. 【請求項15】 前記パッケージアセンブリを形成する前記工程は、前記カ
    バープレートを受けるための凹部を前記側壁に形成することを含んでいる、請求
    項10に記載の半導体ダイパッケージの製造方法。
  16. 【請求項16】 前記カバープレートにある前記アパーチャは前記少なくと
    も1つの半導体ダイの上面の大部分を露出させる大きさに作られている、請求項
    10に記載の半導体ダイパッケージの製造方法。
  17. 【請求項17】 前記カバープレートを前記ハウジングに結合する工程を更
    に備える、請求項10に記載の半導体ダイパッケージの製造方法。
  18. 【請求項18】 前記カバープレートは前記キャビティの少なくとも一部を
    覆っている、請求項17に記載の半導体ダイパッケージの製造方法。
JP2000590210A 1998-12-22 1999-12-22 開放形キャビティの半導体ダイパッケージ Withdrawn JP2002533927A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/218,180 US6307258B1 (en) 1998-12-22 1998-12-22 Open-cavity semiconductor die package
US09/218,180 1998-12-22
PCT/US1999/030493 WO2000038231A1 (en) 1998-12-22 1999-12-22 Open-cavity semiconductor die package

Publications (1)

Publication Number Publication Date
JP2002533927A true JP2002533927A (ja) 2002-10-08

Family

ID=22814065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000590210A Withdrawn JP2002533927A (ja) 1998-12-22 1999-12-22 開放形キャビティの半導体ダイパッケージ

Country Status (6)

Country Link
US (3) US6307258B1 (ja)
EP (1) EP1149418A1 (ja)
JP (1) JP2002533927A (ja)
KR (1) KR20010099916A (ja)
AU (1) AU2375100A (ja)
WO (1) WO2000038231A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018520521A (ja) * 2015-07-15 2018-07-26 日本テキサス・インスツルメンツ株式会社 チップ埋め込み技術を用いるオープンキャビティパッケージ

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19831570A1 (de) 1998-07-14 2000-01-20 Siemens Ag Biometrischer Sensor und Verfahren zu dessen Herstellung
JP2001005951A (ja) * 1999-06-24 2001-01-12 Nec Shizuoka Ltd 指紋読み取り装置における静電気除去方法、指紋読み取り装置及び指紋読み取り装置を備えた端末装置
ATE280976T1 (de) * 2000-03-24 2004-11-15 Infineon Technologies Ag Gehäuse für biometrische sensorchips
DE10016135A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Gehäusebaugruppe für ein elektronisches Bauteil
US6787388B1 (en) * 2000-09-07 2004-09-07 Stmicroelectronics, Inc. Surface mount package with integral electro-static charge dissipating ring using lead frame as ESD device
AU2001289011A1 (en) * 2000-09-21 2002-04-02 Datatronic Distribution Incorporated Hermetically sealed component assembly package
US7174627B2 (en) * 2001-01-26 2007-02-13 Irvine Sensors Corporation Method of fabricating known good dies from packaged integrated circuits
FR2822229A1 (fr) * 2001-03-14 2002-09-20 St Microelectronics Sa Microcapteur capacitif
US6649832B1 (en) * 2001-08-31 2003-11-18 Cypress Semiconductor Corporation Apparatus and method for coupling with components in a surface mount package
US7030482B2 (en) 2001-12-21 2006-04-18 Intel Corporation Method and apparatus for protecting a die ESD events
US6653723B2 (en) * 2002-03-09 2003-11-25 Fujitsu Limited System for providing an open-cavity low profile encapsulated semiconductor package
US6924496B2 (en) * 2002-05-31 2005-08-02 Fujitsu Limited Fingerprint sensor and interconnect
US7146029B2 (en) * 2003-02-28 2006-12-05 Fujitsu Limited Chip carrier for fingerprint sensor
US20050009239A1 (en) * 2003-07-07 2005-01-13 Wolff Larry Lee Optoelectronic packaging with embedded window
US20050093119A1 (en) * 2003-10-31 2005-05-05 Abounion Technology, Corp. Window type case for memory card
KR100792670B1 (ko) * 2006-06-13 2008-01-09 주식회사 애트랩 반도체 장치 및 접촉센서 장치
JP4844829B2 (ja) * 2006-10-27 2011-12-28 ソニー株式会社 カメラモジュール
US9114398B2 (en) 2006-11-29 2015-08-25 Canon U.S. Life Sciences, Inc. Device and method for digital multiplex PCR assays
US20080192446A1 (en) * 2007-02-09 2008-08-14 Johannes Hankofer Protection For Circuit Boards
US8522051B2 (en) * 2007-05-07 2013-08-27 Infineon Technologies Ag Protection for circuit boards
EP2252469B1 (en) * 2008-03-11 2012-10-24 Rolic Ltd. Optical biometric security element
JP5175974B2 (ja) * 2009-03-31 2013-04-03 アルプス電気株式会社 容量型湿度センサ及びその製造方法
US9400911B2 (en) 2009-10-30 2016-07-26 Synaptics Incorporated Fingerprint sensor and integratable electronic display
US9336428B2 (en) * 2009-10-30 2016-05-10 Synaptics Incorporated Integrated fingerprint sensor and display
US9274553B2 (en) 2009-10-30 2016-03-01 Synaptics Incorporated Fingerprint sensor and integratable electronic display
US8836132B2 (en) 2012-04-03 2014-09-16 Analog Devices, Inc. Vertical mount package and wafer level packaging therefor
CN102901921B (zh) * 2012-09-21 2015-01-14 中国空间技术研究院 一种用于单粒子试验的通用芯片保护装置
CN103323627B (zh) * 2013-06-20 2015-08-12 中国空间技术研究院 一种单粒子试验样品开帽保护装置
TWI644601B (zh) * 2017-03-03 2018-12-11 致伸科技股份有限公司 指紋辨識模組的治具及指紋辨識模組的製造方法
US11774519B2 (en) * 2019-08-27 2023-10-03 Texas Instruments Incorporated Shielded sensor structure and method of making same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4167647A (en) 1974-10-02 1979-09-11 Santa Barbara Research Center Hybrid microelectronic circuit package
US4331831A (en) 1980-11-28 1982-05-25 Bell Telephone Laboratories, Incorporated Package for semiconductor integrated circuits
FR2511549A1 (fr) 1981-08-14 1983-02-18 Comatel Perfectionnements apportes aux ensembles de contacts a souder
US4437718A (en) * 1981-12-17 1984-03-20 Motorola Inc. Non-hermetically sealed stackable chip carrier package
US4677526A (en) 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
US4616406A (en) 1984-09-27 1986-10-14 Advanced Micro Devices, Inc. Process of making a semiconductor device having parallel leads directly connected perpendicular to integrated circuit layers therein
JPS6182447A (ja) 1984-09-29 1986-04-26 Toshiba Corp 半導体装置
US4654472A (en) 1984-12-17 1987-03-31 Samuel Goldfarb Electronic component package with multiconductive base forms for multichannel mounting
US4649229A (en) 1985-08-12 1987-03-10 Aegis, Inc. All metal flat package for microcircuitry
US4705917A (en) 1985-08-27 1987-11-10 Hughes Aircraft Company Microelectronic package
US4675472A (en) * 1986-08-04 1987-06-23 Beta Phase, Inc. Integrated circuit package and seal therefor
JPS6474795A (en) 1987-09-17 1989-03-20 Matsushita Electronics Corp Method of mounting semiconductor device
US4879808A (en) 1988-08-10 1989-11-14 Barnes Group Inc. Method for making plastic leaded chip carrier
US5022144A (en) 1989-03-02 1991-06-11 Explosive Fabricators, Inc. Method of manufacture power hybrid microcircuit
JPH02301182A (ja) 1989-05-16 1990-12-13 Matsushita Electric Ind Co Ltd 薄型実装構造の回路基板
US5008734A (en) 1989-12-20 1991-04-16 National Semiconductor Corporation Stadium-stepped package for an integrated circuit with air dielectric
US4991291A (en) 1989-12-29 1991-02-12 Isotronics, Inc. Method for fabricating a fold-up frame
JPH04258176A (ja) 1991-02-12 1992-09-14 Mitsubishi Electric Corp 半導体圧力センサ
US5371408A (en) * 1991-11-29 1994-12-06 Motorola, Inc. Integrated circuit package with removable shield
JPH05226803A (ja) 1992-02-10 1993-09-03 Matsushita Electric Works Ltd 実装回路基板
US5414293A (en) * 1992-10-14 1995-05-09 International Business Machines Corporation Encapsulated light emitting diodes
KR970005706B1 (ko) 1994-01-24 1997-04-19 금성일렉트론 주식회사 고체촬상소자 및 그 제조방법
JP2928987B2 (ja) * 1995-03-31 1999-08-03 日本航空電子工業株式会社 コンタクト及びその製造方法
KR0148733B1 (ko) * 1995-04-27 1998-08-01 문정환 고체 촬상 소자용 패키지 및 그 제조방법
US5861602A (en) * 1995-07-24 1999-01-19 International Business Machines Corporation Snap together PCMCIA cards with laser tack welded seams
US5952714A (en) * 1995-08-02 1999-09-14 Matsushita Electronics Corporation Solid-state image sensing apparatus and manufacturing method thereof
US5767447A (en) * 1995-12-05 1998-06-16 Lucent Technologies Inc. Electronic device package enclosed by pliant medium laterally confined by a plastic rim member
JP4024335B2 (ja) 1996-01-26 2007-12-19 ハリス コーポレイション 集積回路のダイを露出させる開口部を有する集積回路装置とその製造方法
US5956415A (en) 1996-01-26 1999-09-21 Harris Corporation Enhanced security fingerprint sensor package and related methods
NL1003315C2 (nl) * 1996-06-11 1997-12-17 Europ Semiconductor Assembly E Werkwijze voor het inkapselen van een geïntegreerde halfgeleiderschake- ling.
US6078102A (en) * 1998-03-03 2000-06-20 Silicon Bandwidth, Inc. Semiconductor die package for mounting in horizontal and upright configurations
US6753922B1 (en) * 1998-10-13 2004-06-22 Intel Corporation Image sensor mounted by mass reflow
US6331452B1 (en) * 1999-04-12 2001-12-18 Verdicom, Inc. Method of fabricating integrated circuit package with opening allowing access to die

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018520521A (ja) * 2015-07-15 2018-07-26 日本テキサス・インスツルメンツ株式会社 チップ埋め込み技術を用いるオープンキャビティパッケージ

Also Published As

Publication number Publication date
EP1149418A1 (en) 2001-10-31
US20030003626A1 (en) 2003-01-02
AU2375100A (en) 2000-07-12
US6307258B1 (en) 2001-10-23
US6709891B2 (en) 2004-03-23
KR20010099916A (ko) 2001-11-09
WO2000038231A9 (en) 2000-11-02
US6475832B2 (en) 2002-11-05
WO2000038231A1 (en) 2000-06-29
US20020008308A1 (en) 2002-01-24

Similar Documents

Publication Publication Date Title
JP2002533927A (ja) 開放形キャビティの半導体ダイパッケージ
US7176062B1 (en) Lead-frame method and assembly for interconnecting circuits within a circuit module
JP5216717B2 (ja) 小型シリコンコンデンサマイクロフォンおよびその製造方法
US8329507B2 (en) Semiconductor package, integrated circuit cards incorporating the semiconductor package, and method of manufacturing the same
US6803651B1 (en) Optoelectronic semiconductor package device
US6843421B2 (en) Molded memory module and method of making the module absent a substrate support
JPH0221645A (ja) 半導体集積回路デバイス用の端部で実装するサーフェス・マウント・パッケージ
US7220915B1 (en) Memory card and its manufacturing method
US6111761A (en) Electronic assembly
US6657298B1 (en) Integrated circuit chip package having an internal lead
CN111613614A (zh) 系统级封装结构和电子设备
JP2003282609A (ja) 指紋認識用半導体装置及びその製造方法
US6713876B1 (en) Optical semiconductor housing and method for making same
US20040262704A1 (en) Semiconductor package with an optical sensor which may be fit inside an object
CN112897451A (zh) 传感器封装结构及其制作方法和电子设备
US6734546B2 (en) Micro grid array semiconductor die package
JP2003051562A (ja) 半導体装置
JP5437670B2 (ja) 電子回路ユニット
US6936495B1 (en) Method of making an optoelectronic semiconductor package device
JP3351711B2 (ja) 半導体装置用基板及びその製造方法、及び半導体装置、カード型モジュール、情報記憶装置
JP2001230345A (ja) 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
TW594948B (en) Package for an electrical device
US20020063163A1 (en) Microminiature card
JPH0739244Y2 (ja) 混成集積回路装置
KR100369501B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061215

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20070502

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090901