JP2018171773A - ラインヘッド - Google Patents

Abstract

【課題】消費電流を軽減できるラインヘッドを提供する。【解決手段】複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップをカスケード接続して構成されたラインヘッドであって、発光素子アレイチップにおいて、タイミング制御手段を備え、タイミング制御手段は、発光素子アレイチップに同期信号の開始タイミングが入力されたときに、同期信号の開始タイミングを次段の発光素子アレイチップへ同期信号の開始タイミングとして伝え、発光素子アレイチップに同期信号の終了タイミングが入力されたときに所定の時間遅らせて次段の発光素子アレイチップの同期信号の終了タイミングとして伝える。【選択図】図６

Description

本発明は、ラインヘッドに関する。

複写機、プリンタ、ファクシミリなどの画像形成装置における画像書き込み装置、又は露光装置は、ＬＥＤ（発光ダイオード）、ＯＬＥＤ（有機エレクトロルミネッセンス）などの発光素子をライン状に配列した発光素子アレイヘッドなどから成る、固体走査型ラインヘッドを備えて構成される。

これらラインヘッドには、１つの発光素子駆動集積回路チップが複数の発光素子を駆動し、更にこの発光素子駆動集積回路チップと発光素子との組（以下、発光素子アレイチップという）が複数搭載されているが、ラインヘッドへのインターフェース（以下、Ｉ／Ｆと略す）信号線の削減のために、発光素子アレイチップをカスケード接続して、各発光素子アレイチップに発光を制御するためのデータを転送する方法が既に知られている（例えば、特許文献１参照）。

しかし、今までの発光素子アレイチップをカスケード接続してのデータ転送方法では、転送データを初段の発光素子アレイチップが受信して、初段の発光素子アレイチップ内のシフトレジスタを通して次段に出力する。次段の発光素子アレイチップは発光素子アレイチップ内のシフトレジスタを通して更に次段に出力する。以下同様に、最終段の発光素子アレイチップのシフトレジスタに転送データを格納した後、カスケード接続されたすべての発光素子アレイチップにラッチ信号を与えて、データ転送を完了させている。つまりカスケード接続された発光素子アレイチップ内の個々のシフトレジスタを繋げて、１つのシフトレジスタとしてデータ転送を行なっている。しかし、最終段の発光素子アレイチップを除いて、それぞれの発光素子アレイチップが最終的にラッチする転送データ以外の転送データもシフトレジスタを通過していくために、このシフトレジスタでのスイッチングにより、消費電流が増大するという問題があった。

ここで、転送データを、選択的に個々の発光素子アレイチップでラッチするために、シフトレジスタのイネーブル期間を示す信号を個々の発光素子アレイチップに与えるという方法もある。しかし、この場合Ｉ／Ｆ信号線の増加となり、元々の目的であるラインヘッドへのＩ／Ｆ信号線削減に反することとなる。

本発明の目的は、ラインヘッドにおいて、転送データを選択的に個々の発光素子アレイチップでラッチするために、カスケード接続された各発光素子アレイチップがカスケード接続の何番目に位置するかを判別可能とする信号伝送方法を提供することにある。

本発明の一態様にかかるラインヘッドは、
複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップをカスケード接続して構成されたラインヘッドであって、
前記発光素子アレイチップにおいて、タイミング制御手段を備え、
前記タイミング制御手段は、前記発光素子アレイチップに同期信号の開始タイミングが入力されたときに、同期信号の開始タイミングを次段の発光素子アレイチップへ同期信号の開始タイミングとして伝え、前記発光素子アレイチップに同期信号の終了タイミングが入力されたときに所定の時間遅らせて次段の発光素子アレイチップの同期信号の終了タイミングとして伝えることを特徴とする。

従って、本発明によれば、カスケード接続された各発光素子アレイチップがカスケード接続の何番目に位置しているのかを判別することができる。更に、複数の発光素子アレイチップの各シフトレジスタを選択的にイネーブルしてシリアルデータを取り込むので、従来技術に比較して消費電流を軽減できる。

ラインヘッド１３を用いたプリンタ装置の構成例を示す概略側面図である。 図１のラインヘッド１３の構成例を示す概略断面図である。 図２のラインヘッド１３に実装したチップ実装基板２３の構成例を示す概略斜視図である。 図３のチップ実装基板２３の構成例を示す概略平面図である。 図４の各発光素子アレイチップ２２の拡大平面図である。 発光素子アレイチップ２２の構成例を示すブロック図である。 図６のシフトレジスタ４１の構成例を示すブロック図である。 図６のラッチ回路４２の構成例を示すブロック図である。 図６のドライバ回路４３の概略構成例を示すブロック図である。 図２のラインヘッド１３上において、図６の複数の発光素子アレイチップ２２をカスケード接続して構成されたラインヘッド回路１００の構成例を示すブロック図である。 図８の１つの発光素子アレイチップグループ（以下、チップグループという。）の動作例を示すタイミングチャートである。 実施形態１に係るタイミング制御部４０Ａの構成例を示すブロック図である。 図１０のタイミング制御部４０Ａの構成例を示すブロック図である。 カスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。 カスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。 図１１Ａの３ビットアップカウンタ４５の動作を示す表である。 図１１Ａのカウンタ及びデコード回路４６の動作を示す真理値表である。 図１１Ａの内部カウンタ値ＣＮＴとＳＦＴの対応表である。 図１１Ａの内部カウンタ値ＣＮＴとＯＮの対応表である。 図１０及び図１１Ａのタイミング制御部４０Ａを用いたラインヘッド回路１００Ａの構成例を示すブロック図である。 図１２のラインヘッド回路１００Ａの動作例を示すタイミングチャートである。 実施形態２に係るタイミング制御部４０Ｂの構成例を示すブロック図である。 図１４のタイミング制御部４０Ｂの構成例を示すブロック図である。 図１５Ａのカスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートである。 図１５Ａのカスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートである。 図１５Ａの内部カウンタ値ＣＮＴとＯＮの対応表である。 図１４及び図１５Ａのタイミング制御部４０Ｂを用いたラインヘッド回路１００Ｂの構成例を示すブロック図である。 図１６のラインヘッド回路１００Ｂの動作例を示すタイミングチャートである。

以下、実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

本発明の実施形態は、複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップを、カスケード接続して構成されたラインヘッドに関係する。この実施形態は、カスケード接続された発光素子アレイチップ間で、画像データの取り込みを行うためのタイミングを制御するものである。ＬＥＤやＯＬＥＤなどの発光素子をライン状に配列した発光素子アレイヘッドなどから成る固体走査型ラインヘッドの信号伝送方法に関する。ここで、本実施形態は、発光を制御するためのデータの転送時において、ラインヘッドへのインターフェース信号線を増加させること無く、カスケード接続された駆動集積回路がカスケード接続の何番目に位置するかを判別することを特徴とする。本実施形態は特に、発光素子アレイヘッドにおいて、カスケード接続された駆動集積回路での転送データ取り込みに際して、以下の特徴を有する。カスケード接続された各駆動集積回路が入力された同期信号に対して１クロック期間、パルス幅を広げた同期信号を次段の駆動集積回路への同期信号として出力する。そして、各駆動集積回路において同期信号の幅を計測することでカスケード接続の何番目に位置するかを判別する。そしてこの判別結果から必要な箇所のみでのシフトレジスタへの転送データ取り込みを行う。

複写機、プリンタ装置、ファクシミリ装置などの画像形成装置における画像書き込み装置又は露光装置として以下の固体走査型ラインヘッド（以下、ラインヘッドという）を用いる。当該ラインヘッドは、ＬＥＤ（発光ダイオード）、ＯＬＥＤ（有機エレクトロルミネッセンス）素子などの発光素子を、複数ライン状に配列してなる発光素子アレイチップ、又は発光素子アレイヘッドなどである。ラインヘッドを用いたプリンタ装置においては、帯電させられた感光体ドラムの表面をラインヘッドによって照射して静電潜像を形成し、この静電潜像にトナーを付着させてトナー像を形成することにより現像を行い、このトナー像を用紙に転写し定着する。

図１はラインヘッド１３を用いたプリンタ装置の構成例を示す概略側面図である。

図１において、プリンタ装置は、時計方向に回転駆動される感光体ドラム１１、その回転方向に電子写真プロセスを実行する帯電ローラ１２、ラインヘッド１３、現像ローラ１４、及び転写ローラ１５を備え、ここで、１６はトナー１６を示し、１７は印字すべき用紙１７を示す。帯電ローラ１２は感光体ドラム１１の表面を一様にかつ均一に帯電させる。ラインヘッド１３は、一様に帯電した感光体ドラム１１の表面を画像信号に従い照射して露光し、静電潜像を形成する。現像ローラ１４は上記静電潜像にトナー１６を付着させて現像しトナー像を形成する。転写ローラ１５は感光体ドラム１１のトナー像を用紙１７に転写する。感光体ドラム１１の表面は、帯電ローラ１２によって帯電させられると電荷が均一に与えられ、ラインヘッド１３によって光が照射されると、照射された部分の電荷が除去される。そして、現像ローラ１４において、負の電極に帯電させられたトナー１６は、感光体ドラム１１の表面の電荷が除去された部分に付着する。

図２は図１のラインヘッド１３の構成例を示す概略断面図である。図３は図２のラインヘッド１３を実装したチップ実装基板２３の構成例を示す概略斜視図である。図４は図３のチップ実装基板２３の構成例を示す概略平面図である。図５は図４の各発光素子アレイチップ２２の拡大平面図である。

図２において、ラインヘッド１３は、ライン状に複数配列した発光素子２１を搭載し発光素子の駆動制御を行う発光素子アレイチップ２２、及び、発光素子アレイチップ２２を互いに隣接して複数搭載したチップ実装基板（以下、基板という）２３を備える。ラインヘッド１３はさらに、発光素子２１に対向して配設されたレンズ２４、基板２３とレンズ２４を保持するホルダ２５、及び、発光素子アレイチップ２２上の電極パッド５１と基板２３を電気的に接続するボンディングワイヤ３１を備える。ラインヘッド１３はさらに、ラインヘッド１３全体の制御や電源を供給するためのコネクタ３２を備える。なお、図２中の発光素子２１、発光素子アレイチップ２２、及び基板２３は、図３の矢印１０１方向から見たもので、かつ時計回りに１８０度回転させた状態で見たものである。

図３及び図４の長手方向のサイズは、用紙１７のサイズに対応して、「Ａ４横」、「Ａ３横」などのサイズが取られ、そのサイズ分の発光素子列がラインヘッド１３上に形成されている。図３及び図４では例として６個の発光素子アレイチップ２２を搭載した概略図として図示しているが、実際は数十個の発光素子アレイチップ２２が搭載される。例えば、Ａ４のサイズの用紙１７に対して解像度１２００ｄｐｉで印字する場合は、１００００個程度の発光素子２１が必要となる。また、１チップ当たり５１２個の発光素子２１を搭載したとしても、１ラインヘッド当たり発光素子アレイチップ２２を２０チップ搭載する必要がある。

図５において、発光素子２１は１つのチップあたり数百個の発光素子が直線上に配列しており、発光素子駆動用電源及び発光素子制御信号が電極パッド５１を介して供給され、発光制御回路５２により各発光素子の発光／非発光の制御が行なわれる。そして各発光素子２１の光はレンズ２４によって集束されて一点に集光される。

図６は発光素子アレイチップ（以下、チップともいう）２２の構成例を示すブロック図である。

図６において、インターフェース端子は、
（１）発光素子２１のオン／オフを駆動制御するシリアル画像データＳＤＩを入力する端子と、
（２）前記端子から入力されたシリアル画像データＳＤＩをシフトして画像データＳＤＯを出力する端子と、
（３）１ライン毎の同期を示す同期信号ＳＹＮＣを入力する端子と、
（４）画像データＳＤＩに同期したクロックＳＣＫを入力する端子と
を含む。

発光素子アレイチップ２２は、
（１）同期信号ＳＹＮＣを起点として装置全体を制御する信号ＳＦＴ，ＬＤ，ＯＮを生成するタイミング制御部４０と、
（２）画像データＳＤＩをクロックＳＣＫに基づいて順次シフトするシフトレジスタ４１と、
（３）シフトレジスタ４１に取り込まれた画像データＳＤＩを保持するラッチ回路４２と、
（４）ラッチ回路４２からの出力データに基づいて複数Ｎ個の発光素子２１−１〜２１−Ｎのオン／オフの駆動制御を行なうドライバ回路４３と
を備えて構成される。

図７Ａは図６のシフトレジスタ４１の構成例を示すブロック図である。図７Ａにおいて、シフトレジスタ４１は、発光素子２１の数に等しい数の遅延型フリップフロップ（以下、フリップフロップという）ＦＦ０〜ＦＦＮ−１がカスケード接続されて構成される。フリップフロップＦＦ０〜ＦＦＮ−１はそれぞれいわゆるレジスタを構成する。ここで、イネーブル信号ＥＮＡＢＬＥは各フリップフロップＦＦ０〜ＦＦＮ−１のイネーブル端子に入力され、クロックＣＫは各フリップフロップＦＦ０〜ＦＦＮ−１のクロック端子に入力される。以上のシフトレジスタ４１は、イネーブル信号ＥＮＡＢＬＥがＨレベルのときにクロックＣＫの立下りで、入力される画像データＤＩＮを順次シフトしていき、各フリップフロップＦＦ０〜ＦＦＮ−１からの出力データを出力データＱ０〜ＱＮ−１として出力する。最終段のフリップフロップＦＦ０はその出力データＱ０を出力データＤＯＵＴとして出力する。

図７Ｂは図６のラッチ回路４２の構成例を示すブロック図である。図７Ｂにおいて、ラッチ回路４２は、複数Ｎ個のＧラッチＬＡ０〜ＬＡＮ−１を備えて構成される。

図７Ｃは図６のドライバ回路４３の概略構成例を示すブロック図である。図７Ｃにおいて、ドライバ回路４３は、複数Ｎ個のアンドゲート７１−０〜７１−（Ｎ−１）と、複数Ｎ個のＬＥＤ駆動ドライバ７２−０〜７２−（Ｎ−１）とを備えて構成される。

図８は図２のラインヘッド１３上において、図６の複数の発光素子アレイチップ２２をカスケード接続して構成されたラインヘッド回路１００の構成例を示すブロック図である。

図８の構成例では、１チップ当たり５１２個の発光素子２１を搭載し、１組５段の発光素子アレイチップ２２−１〜２２−５をカスケード接続してチップグループ４４を構成し、合計４組のチップグループ４４を備える。このため、ラインヘッド回路１００は、１組のチップグループ４４当たり２５６０個の発光素子２１を駆動し、４組で計１０２４０個の発光素子２１を駆動することができる。以上のように構成されたラインヘッド回路１００において、コネクタ３２を通して供給される同期信号ＳＹＮＣとクロックＳＣＫはそれぞれすべての発光素子アレイチップ２２−１〜２２−５に入力される。また、画像データＳＤＩは４個の画像データＳＤＩ１〜ＳＤＩ４に分割された後、各チップグループ４４に入力される。

図９は図８のラインヘッド回路の動作例を示すタイミングチャートである。なお、入力される画像データＳＤＩは１組分のみ（総称して、符号ＳＤＩを付す）を示している。

図９において、同期信号ＳＹＮＣはクロックの立上りで変化し、クロック１パルスに対応するＬレベルのパルスとなる。同期信号ＳＹＮＣの立下りの基準タイミング（同期信号の開始タイミング）から所定のクロック数後のタイミングから、１組分の画像データＳＤＩの入力期間（図９で示すＳＦＴ＝Ｈの期間）となる。さらに、同期信号ＳＹＮＣはシフトレジスタ４１からラッチ回路４２への画像データＳＤＩの転送タイミング（図９で示すＬＤ＝Ｈの期間）ともなる。

図８及び図９で示したインターフェース形式では、少ない信号線数での画像データ転送を可能としている。しかし、図８の右端の発光素子アレイチップ２２−５への画像データは、左端の発光素子アレイチップ２２−１から順にシフトレジスタ４１を経由して右端の発光素子アレイチップ２２−５まで転送される。これにより各発光素子アレイチップ２２−１〜２２−５はシフト動作期間中、各発光素子アレイアレイチップ２２−１〜２２−５のシフトレジスタ４１において、画像データＳＤＩに応じた遷移が続くことになり、消費電流の増大に繋がっていた。

以下、本願発明を表す実施形態１及び２について説明する。

実施形態１．
図１０は実施形態１に係るタイミング制御部４０Ａの構成例を示すブロック図である。図１１Ａは図１０のタイミング制御部４０Ａの構成例を示すブロック図である。図１２は図１０及び図１１Ａのタイミング制御部４０Ａを用いたラインヘッド回路１００Ａの構成例を示すブロック図である。図１３は図１２のラインヘッド回路１００Ａの動作例を示すタイミングチャートである。

図１０〜図１２の実施形態１は、以下の特徴を有している。
（１）タイミング制御部４０に代えてタイミング制御部４０Ａを備える。
（２）タイミング制御部４０Ａを有する発光素子アレイチップ２２に対して符号２２Ａ−１〜２２Ａ−５（総称して，符号２２Ａを付す）を付す。
（３）発光素子アレイチップ２２Ａ−１〜２２Ａ−５を有するチップグループ４４に対して符号４４Ａを付す。

図１１Ａにおいて、タイミング制御部４０Ａは、フリップフロップＦＦ１１，ＦＦ１２と、ノアゲート６１と、アンドゲート６２，６３と、３ビットアップカウンタ４５と、カウンタ及びデコード回路４６とを備えて構成される。

実施形態１では、画像データＳＤＩ（ＳＤＩ１〜ＳＤＩ４）は図１２に示す通り、カスケード接続された各組内のすべての発光素子アレイチップ２２Ａ−１〜２２Ａ−５に供給される。タイミング制御部４０Ａは以下の制御を行う。

（１）タイミング制御部４０Ａは、同期信号ＳＹＮＣ（ＳＹＮＣＩ）と、ＦＦ１１により同期信号ＳＹＮＣ（ＳＹＮＣＩ）を半クロック分遅延させた信号と、ＦＦ１２によりＦＦ１１の出力信号をさらに半クロック遅延させた信号と、からノアゲート６１により、入力された同期信号ＳＹＮＣのＬレベルの期間を１クロック期間だけ延長した後、同期信号ＳＹＮＣＯとして出力する。
（２）タイミング制御部４０Ａは、ラッチ回路４２がシフトレジスタ４１からの画像データを一時的に保持するタイミング信号ＬＤを発生してカウンタ及びデコード回路４６に出力する。

なお、図１１Ｂはカスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。また、図１１Ｃはカスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ａの動作を示すタイミングチャートである。

（３）図１１Ｄは図１１Ａの３ビットアップカウンタ４５の動作を示す表である。図１１Ａの３ビットアップカウンタ４５は同期信号ＳＹＮＣのＬレベルの期間を計数する。３ビットアップカウンタ４５は、クロックＣＫの立下りにおいて、リセット信号として端子ＲＳＴに入力されるタイミング信号ＣＲＳＴがＨレベルで計数値を０にリセットされる。次いで、３ビットアップカウンタ４５は、タイミング信号ＣＲＳＴがＬレベルでかつ端子ＵＰに入力される同期信号ＳＹＮＣ（ＳＹＮＣＩ）がＬレベルのとき計数値を１ずつカウントアップする。一方、３ビットアップカウンタ４５はタイミング信号ＣＲＳＴがＬレベルでかつ端子ＵＰに入力される同期信号ＳＹＮＣ（ＳＹＮＣＩ）がＨレベルで計数値をそのまま保持して「ホールド動作状態」となる。３ビットアップカウンタ４５は同期信号ＳＹＮＣのＬ期間幅の計数値を示す計数データＣＣＶをカウンタ及びデコード回路４６の端子ＣＣＶに出力する。

（４）フリップフロップＦＦ１１は同期信号ＳＹＮＣ（ＳＹＮＣＩ）を半クロック期間だけ遅延させて、遅延後の信号をアンドゲート６３の非反転入力端子に出力する。アンドゲート６３は、その反転入力端子に入力される同期信号ＳＹＮＣ（ＳＹＮＣＩ）と、フリップフロップＦＦ１１からの出力信号に基づいて、論理積の結果信号であるリセット信号ＣＲＳＴを発生して３ビットアップカウンタ４５の端子ＣＲＳＴに出力する。
（５）図１１Ｅは図１１Ａのカウンタ及びデコード回路４６の動作を示す真理値表である。また、図１１Ｆは図１１Ａの内部カウンタ値ＣＮＴとＳＦＴの対応表である。さらに、図１１Ｇは図１１Ａの内部カウンタ値ＣＮＴとＯＮの対応表である。カウンタ及びデコード回路４６は、タイミング信号ＬＤによりリセットされた後、クロックＣＫを計数し、このＣＫ計数値とＣＣＶ値とに応じて、対応するシフトレジスタ４１を動作させる所定幅のシフトイネーブル期間を示すシフトイネーブル信号ＳＦＴを発生する。また、カウンタ及びデコード回路４６は、当該シフトイネーブル期間に対応する期間でＨレベルとなる発光オン信号ＯＮを発生する。

以上のように構成されたラインヘッド回路１００Ａにおいて、図１３に示すように、カスケード接続されたチップ２２Ａ−１〜２２Ａ−５（図１２）により、同期信号ＳＹＮＣが次段のチップに出力される毎に、そのＬレベル期間を１クロック分ずつ延在させることとなる。これにより、各チップ２２Ａ−１〜２２Ａ−５において、３ビットアップカウンタ４５が入力された同期信号ＳＹＮＣのＬレベル期間を計数することで、カスケード接続の何番目のチップ２２Ａであるかを判断できる。すなわち、図１１Ａの計数データＣＣＶがこの何番目かの値を示す。この計数データＣＣＶの情報に基づいて、図１３の各シフトイネーブル信号ＳＦＴに示すように、シフトレジスタ４１に画像データＳＤＩを取り込むタイミングを、各チップ２２Ａにおいて異なったタイミングで行なうことが可能となる。

（１）例えば、図１３において１番目のチップ２２Ａ−１では、３ビットアップカウンタ４５の計数データＣＣＶ（図１３の２２Ａ−１：ＣＣＶ）が０である。このため、画像データＳＤＩが０〜５１１番目のデータ期間のみシフトレジスタ４１をイネーブルとするシフトイネーブル信号ＳＦＴ（図１３の２２Ａ−１）をカウンタ及びデコード回路４６にて生成する。
（２）２番目のチップ２２Ａ−２では３ビットアップカウンタ４５の計数データＣＣＶ（図１３の２２Ａ−２）が１である。このため、画像データＳＤＩが５１２〜１０２３番目のデータ期間のみ、シフトレジスタ４１をイネーブルとするシフトイネーブル信号ＳＦＴ（図１３の２２Ａ−２）をカウンタ及びデコード回路４６にて生成する。
（３）以下同様にして、カスケード接続された各チップ２２Ａ−１〜２２Ａ−５において、入力された同期信号ＳＹＮＣのパルス幅に応じてシフトレジスタ４１のイネーブル期間が生成される。

以上説明したように、実施形態１によれば、各チップ２２Ａ−１〜２２Ａ−５において、カスケード接続の何番目のチップ２２Ａであるかを判断できることとなり、画像データＳＤＩが対応する期間のみシフトレジスタ４１を動作させることが可能となるため、消費電流の増加を従来技術に比較して軽減できる。

実施形態２．
図１４は実施形態２に係るタイミング制御部４０Ｂの構成例を示すブロック図である。図１５Ａは図１４のタイミング制御部４０Ｂの構成例を示すブロック図である。また、図１５Ｂは図１５Ａのカスケード接続初段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートであり、図１５Ｃは図１５Ａのカスケード接続３段目の発光素子アレイチップ内のタイミング制御部４０Ｂの動作を示すタイミングチャートである。さらに、図１６は図１４及び図１５Ａのタイミング制御部４０Ｂを用いたラインヘッド回路１００Ｂの構成例を示すブロック図である。図１７は図１６のラインヘッド回路１００Ｂの動作例を示すタイミングチャートである。

実施形態１では、同期信号ＳＹＮＣは、出力セル回路（６１）を通って次段のチップ２２Ａへと伝送されていく。ここで、ゲート６１のパスにおいて遅延を積み上げる。このため、同期信号ＳＹＮＣの立下りエッジがクロックＣＫに対して遅れるので、画像データＳＤＩの伝送の高速化に対して不利となる。また、画像データＳＤＩにおいても、ラインヘッドのＩ／Ｆ信号線数を削減するためにチップのカスケード接続数を増やした場合、１本のＩ／Ｆ信号ＳＤＩが駆動するチップ数増により、ＳＤＩの信号変化がクロックＣＫに対して遅れるので、同様に画像データＳＤＩの伝送の高速化に対して不利となる。

これに対して、実施形態２では、実施形態１で示した同期信号ＳＹＮＣのカスケード接続に加えて、画像データＳＤＩを順次遅延させる、互いにカスケード接続された２個のフリップフロップＦＦ２１，ＦＦ２２をさらに備えたことを特徴とする。すなわち、実施形態２に係るタイミング制御部４０Ｂは、図１５Ａに示すように、図１１Ａのタイミング制御部４０Ａと比較して以下の点が異なる。
（１）画像データＳＤＩを順次遅延させる、互いにカスケード接続された２個のフリップフロップＦＦ２１，ＦＦ２２をさらに備える。
（２）ノアゲート６１に代えて、ノアゲート６１Ａを備える。ノアゲート６１Ａは、その第１の反転入力端子でフリップフロップＦＦ１１からの同期信号ＳＹＮＣを受信し、その第２の反転入力端子でフリップフロップＦＦ１２からの同期信号ＳＹＮＣを受信する。次いで、ノアゲート６１Ａは入力される２つの同期信号ＳＹＮＣの各反転信号の論理和の反転信号を生成してフリップフロップＦＦ２３に出力する。
（３）ノアゲート６１Ａの後段に、フリップフロップＦＦ２３をさらに備える。フリップフロップＦＦ２３はノアゲート６１Ａからの信号を、クロックＣＫに同期して取り込んだ後、１クロックＣＫの後に同期信号ＳＹＮＣＯとして出力する。

以上のように構成されたタイミング制御部４０Ｂは以下の制御を行う。

（１）タイミング制御部４０ＢのフリップフロップＦＦ２１，ＦＦ２２は、入力された画像データＳＤＩを１クロック分遅延させた後、画像データＳＤＯとして出力する。ここで、フリップフロップＦＦ２１，ＦＦ２２はそれぞれで半クロック分ずつ遅延させているので、合わせて１クロック分の遅延となる。
（２）ＦＦ１１により同期信号ＳＹＮＣ（ＳＹＮＣＩ）を半クロック分遅延させた信号と、ＦＦ１２によりＦＦ１１の出力信号をさらに半クロック遅延させた信号から、ノアゲート６１ＡとフリップフロップＦＦ２３の回路により、入力された同期信号ＳＹＮＣのＬレベル期間を１クロック期間だけ延長させ、さらに１クロック分遅延させた信号を同期信号ＳＹＮＣＯとして出力する。
（３）アンドゲート６２は、その反転入力端子でフリップフロップＦＦ１１からの信号を受信し、その非反転入力端子でフリップフロップＦＦ１２からの信号を受信する。次いで、アンドゲート６２は、受信した２つの信号の論理積の信号を、ラッチ回路４２においてシフトレジスタ４１からの画像データＱＮ−１〜Ｑ０を保持するための出力側のタイミング信号ＬＤ（図１４及び図１５Ａ）として生成して出力する。
（４）アンドゲート６３は、その反転入力端子で同期信号ＳＹＮＣＩを受信し、その非反転入力端子でフリップフロップＦＦ１１からの信号を受信する。アンドゲート６３は受信した２つの信号の論理積の信号を発生してリセット信号ＣＲＳＴとして３ビットアップカウンタ４５に出力する。

（５）３ビットアップカウンタ４５は、アンドゲート６３からのリセット信号ＣＲＳＴに基づいてリセットされた後、同期信号ＳＹＮＣＩのＬレベル期間においてクロックＣＫを計数し、その計数値データＣＣＶをカウンタ及びデコード回路４６に出力する。３ビットアップカウンタ４５は、クロックＣＫの立下りにおいて、リセット信号ＣＲＳＴがＨレベルのときに計数データＣＣＶを０にリセットする。次いで、３ビットアップカウンタ４５は、リセット信号ＣＲＳＴがＬレベルでかつ反転端子ＵＰに入力される同期信号ＳＹＮＣＩがＬレベルで、クロックＣＫ毎に計数データＣＣＶを１ずつカウントアップする。３ビットアップカウンタ４５は、リセット信号ＣＲＳＴがＬレベルでかつ反転端子ＵＰに入力される同期信号ＳＹＮＣＩがＨレベルで、計数データＣＣＶを保持する「ホールド動作状態」となる。なお、３ビットアップカウンタ４５の動作表を図１１Ｄに示す。

（６）カウンタ及びデコード回路４６は、タイミング信号ＬＤによりリセットされた後、クロックＣＫを計数し、このＣＫ計数値とＣＣＶ値とに応じて、対応するシフトレジスタ４１を動作させる所定幅のシフトイネーブル期間を示すシフトイネーブル信号ＳＦＴを発生する。また、カウンタ及びデコード回路４６は、当該シフトイネーブル期間に対応する期間でＨレベルとなる発光オン信号ＯＮを発生する。なお、カウンタ及びデコード回路４６の真理値表を図１１Ｅに示し、内部カウンタ値ＣＮＴ及びＳＦＴの対応表を図１１Ｆに示す。また、内部カウンタ値ＣＮＴとＯＮの対応表を図１５Ｄに示す。

以上のように構成された図１６のラインヘッド回路１００Ｂにおいて、カスケード接続されたチップ２２Ｂ−１〜２２Ｂ−５により同期信号ＳＹＮＣが次段のチップ２２Ｂに出力される毎に、Ｌレベル期間が１クロック分ずつ延在する。そして、次段に伝送される同期信号ＳＹＮＣの立下りエッジは常にクロックＣＫの立上りに同期する。このため、同期信号ＳＹＮＣの立下りエッジが遅れていくことを回避できる。但し、次段のチップ２２Ｂでの同期信号ＳＹＮＣの立下りは１クロック遅れるので、画像データＳＤＩも同様に１クロックだけ遅延させて次段のチップ２２Ｂへと伝送する。なお、各チップ２２Ｂにおいて、入力された同期信号ＳＹＮＣのＬレベル期間を計数することで、カスケード接続された何番目のチップ２２Ｂかを判断して画像データＳＤＩの取り込みタイミングを決定することは実施形態１と同様である。

以上説明したように、実施形態２によれば、図１７に示すように、各チップ２２Ｂ−１〜２２Ｂ−５において、カスケード接続の何番目のチップ２２Ｂであるかを判断でき、さらに同期信号ＳＹＮＣの遅延による画像データＳＤＩの伝送の速度制限を回避できる。また、各チップ２２Ｂにおいて画像データＳＤＩを処理するときの対応するシフトイネーブル期間のみシフトレジスタ４１を動作させることができ、消費電流の増加を抑えることができる。

以上説明したように、本発明では、例えばＬＥＤプリンタヘッドにおいて、カスケード接続された駆動集積回路の接続位置を把握することが可能となる。そのため、データ転送時のシフトレジスタ４１の消費電流を低減することができる。

本発明と特許文献１との相違点．

特許文献１には、カスケード接続された個々の駆動集積回路内のシフトレジスタに選択的に転送データをラッチするためのドライバＩＣが開示されている。当該ドライバＩＣは、データ転送クロック（図３のＸＣＬ）とは別に以下の信号を生成する。シフトレジスタ長とデータ転送クロックの積となる時間間隔で第２のクロック（図３のＥＣＬ）と１周期転送期間に相当するイネーブル信号（図３のＥＩ；ＳＹＮＣ信号ともいう）からシフトレジスタをイネーブルとする信号（図３のＥＯ１〜ＥＯｎ）を生成する。そして、カスケード接続された個々の駆動集積回路内のシフトレジスタに選択的に転送データをラッチする。

しかし、特許文献１のラインヘッドへのインターフェース信号線の削減に対しては不十分であり、ラインヘッドへのインターフェース信号線の増加は１本であるが、全駆動集積回路に接続する必要があり、コスト増に繋がるという問題は解消できていない。

これに対して本発明では、ラインヘッド１３へのインターフェース信号線数を削減しつつ、データ転送における消費電流増大を抑制することができる。具体的には、ライン同期信号ＳＹＮＣがカスケード接続された駆動集積回路間で、前段から入力される同期信号ＳＹＮＣに対し、後段に送る同期信号ＳＹＮＣのパルス幅を１クロック分延長して送る。これにより、入力された同期信号ＳＹＮＣのパルス幅を計数することで、各駆動集積回路がカスケード接続の何番目に位置するかを判別できる。それ故、転送すべき画像データＳＤＩのラッチすべき範囲が得られ、必要とする範囲でのみシフトレジスタ４１を動作させることが可能となる。従って、ラインヘッド回路１００Ａ，１００Ｂでの消費電流を大幅に削減できる。

１１…感光体ドラム、
１２…帯電ローラ、
１３…ラインヘッド、
１４…現像ローラ、
１５…転写ローラ、
１６…トナー、
１７…用紙、
２１，２１−１〜２１−Ｎ…発光素子、
２２，２２−１〜２２−５，２２Ａ−１〜２２Ａ−５，２２Ｂ−１〜２２Ｂ−５…発光素子アレイチップ（チップ）、
２３…チップ実装基板（基板）、
２４…レンズ、
２５…ホルダ、
３１…ボンディングワイヤ、
３２…コネクタ、
４０，４０Ａ，４０Ｂ…タイミング制御部、
４１…シフトレジスタ、
４２…ラッチ回路、
４３…ドライバ回路、
４４，４４Ａ，４４Ｂ…発光素子アレイチップグループ（チップグループ）、
４５…３ビットアップカウンタ、
４６…カウンタ及びデコード回路、
５１…電極パッド、
５２…発光制御回路、
６１，６１Ａ…ノアゲート、
６２，６３…アンドゲート、
７１−０〜７１−（Ｎ−１）…アンドゲート、
７２−０〜７２−（Ｎ−１）…ＬＥＤ駆動ドライバ、
１００，１００Ａ、１００Ｂ…ラインヘッド回路、
ＦＦ１〜ＦＦＮ−１，ＦＦ１１，ＦＦ１２，ＦＦ２１〜ＦＦ２３…遅延型フリップフロップ（フリップフロップ）、
ＩＮＶ１…インバータ、
ＬＡ０〜ＬＡＮ−１…Ｇラッチ。

特公平５−０４９９９０号公報

Claims (5)

1. 複数の発光素子が主走査方向に配列された発光素子アレイを駆動する発光素子アレイチップをカスケード接続して構成されたラインヘッドであって、
   前記発光素子アレイチップにおいて、タイミング制御手段を備え、
   前記タイミング制御手段は、前記発光素子アレイチップに同期信号の開始タイミングが入力されたときに、同期信号の開始タイミングを次段の発光素子アレイチップへ同期信号の開始タイミングとして伝え、前記発光素子アレイチップに同期信号の終了タイミングが入力されたときに所定の時間遅らせて次段の発光素子アレイチップの同期信号の終了タイミングとして伝えることを特徴とするラインヘッド。
2. 前記発光素子アレイチップにおいて、同期信号の開始タイミングと終了タイミングの間の時間が、所定の時間の何倍であるかを計算し、その計算結果から接続の順番を判断する接続位置計算手段をさらに備えたことを特徴とする請求項１に記載するラインヘッド。
3. 前記所定の期間はシステムクロックの１周期の時間であることを特徴とする請求項１又は２に記載のラインヘッド。
4. 前記発光素子アレイチップにおいて、画像データ取り込み開始順位を保持し、前記接続位置計算手段が判断した接続の順番と比較することで、画像データ取り込み開始順位を決定することを特徴とした請求項３に記載するラインヘッド。
5. 前記発光素子アレイチップにおいて、画像データ取り込み開始順位に該当する画像データを検出したときに、シフトイネーブル信号を生成することを特徴とする請求項４に記載するラインヘッド。

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