JP2018156024A - ゲートドライバ回路 - Google Patents

Abstract

【課題】回路規模を増大させることなく所望のチャネル数に対応したゲート出力を行うことが可能なゲートドライバ回路を提供する。【解決手段】表示パネルの第１〜第ｎのゲートラインＧＬ１〜ＧＬＮにゲート信号Ｇ１〜ＧＮを供給するゲートドライバ回路であって、スタート信号ｓｔｖｉをクロック信号ｃｌｋに応じたタイミングで取り込み第１のシフトデータ信号ｓ１として出力する第１のシフトレジスタ１０−１を第１段として順に第２〜第ｋ段（ｋ：ｎ以上の整数）まで接続され、第２〜第ｋのシフトデータ信号を出力する第２〜第ｋのシフトレジスタと、第１〜第ｋのゲート信号として出力する第１〜第ｋの出力端１３−１〜１３−９６０のうち第ｎの出力端１３−Ｎに接続配線Ｌ１を介して接続され、第ｎのゲート信号ＧＮの入力を受ける入力端１４と、入力端に接続され、第ｎのゲート信号ＧＮに基づいてエンド信号ｓｔｖｏを生成するエンド信号生成部１１とを有する。【選択図】図１

Description

本発明は、ゲートドライバ回路に関する。

ＬＣＤ（Liquid Crystal Display）等の表示装置の表示パネルでは、複数のゲートラインと複数のソースラインとを直交するように配置し、これらの交点付近に画素電極を配置することにより、表示画素が構成されている。このような表示パネルの駆動装置として、ゲートドライバ及びソースドライバが用いられている。ゲートドライバでは、表示パネルのゲートラインの数と同数の出力端子が必要である。そこで、ゲートラインの数が異なる表示パネルに対応可能とするため、出力端子数を変更可能なゲートドライバが提案されている（例えば、特許文献１）。

また、シフトレジスタ方式のゲートドライバ回路において、表示パネルのゲートラインの数（チャネル数）に対応して、１フレーム分のチャネル数を切り替えることが可能なゲートドライバ回路が知られている。かかるゲートドライバ回路では、例えば、１ｃｈ目〜９６０ｃｈ目までのシフトレジスタのうち、４００ｃｈ目のシフトレジスタと４０１ｃｈ目のシフトレジスタとの間、及び５６０ｃｈ目のシフトレジスタと５６１ｃｈ目のシフトレジスタとの間に夫々セレクタが設けられており、セレクタに入力する制御信号に応じて、４０１ｃｈ目〜５６０ｃｈ目のシフトレジスタを経由して信号をシフトするか否かを切り替えることにより、チャネル数の切り替えを行うことが可能に構成されている。チャネル数を９６０ｃｈとする場合には４０１ｃｈ目〜５６０ｃｈ目を経由し、チャネル数を８００ｃｈとする場合には４０１ｃｈ目〜５６０ｃｈ目を経由しないようにセレクタを切り替えることにより、９６０ｃｈ又は８００ｃｈのいずれにも対応したゲート信号の出力を行うことができる。

特開２００８−７７００７号公報

上記のようにセレクタを用いてチャネル数の切り替えを行うゲートドライバ回路では、切り替え対象のチャネル数に応じた位置にセレクタを設ける必要がある。従って、複数種類のチャネル数に対応させるためには、セレクタの数及び制御信号の数を増やす必要がある。このため、回路規模（チップサイズ）が大きくなり、コストが増加するという問題があった。

本発明は上記問題点に鑑みてなされたものであり、回路規模の増大を抑えつつ所望のチャネル数に対応したゲート信号の出力を行うことが可能なゲートドライバ回路を提供することを目的とする。

本発明に係るゲートドライバ回路は、表示パネルの第１〜第ｎのゲートライン（ｎ：２以上の整数）に接続され、第１〜第ｎのゲート信号を生成して前記第１〜第ｎのゲートラインに供給するゲートドライバ回路であって、スタート信号及びクロック信号の供給を受け、前記スタート信号を前記クロック信号に応じたタイミングで取り込み、第１のシフトデータ信号として出力する第１のシフトレジスタと、前記第１のシフトレジスタを第１段として順に第２〜第ｋ段（ｋ：ｎ以上の整数）まで接続され、前段の出力信号を取込み、前記クロック信号に応じたタイミングでシフトして第２〜第ｋのシフトデータ信号として次段に出力する第２〜第ｋのシフトレジスタと、前記第１〜第ｋのシフトデータ信号の信号レベルをシフトした信号を第１〜第ｋのゲート信号として出力する第１〜第ｋの出力端と、前記第１〜第ｋの出力端のうち第ｎの出力端に接続配線を介して接続され、第ｎのゲート信号の入力を受ける入力端と、前記入力端に接続され、前記第ｎのゲート信号に基づいてエンド信号を生成するエンド信号生成部と、を有する。

本発明に係るゲートドライバ回路によれば、回路規模の増大を抑えつつ所望のチャネル数に対応したゲート出力を行うことが可能となる。

実施例１のゲートドライバ回路の構成を示す回路図である。 実施例１のゲートドライバ回路の動作を示すタイムチャートである。 実施例１のゲートドライバ回路の変形例を示す回路図である。 実施例２のゲートドライバ回路の構成を示す図である。 実施例２のゲートドライバ回路の構成を示す図である。 実施例２のゲートドライバ回路の動作を示すタイムチャートである。 実施例２のゲートドライバ回路の動作を示すタイムチャートである。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本実施例のゲートドライバ回路１００の構成を示す図である。ゲートドライバ回路１００は、ゲートラインにゲート信号を印加することにより表示パネルを駆動する駆動回路である。ゲートライバ回路１００は、例えば表示パネル内のタイミングコントローラ（図示せず）等のタイミング制御手段からスタート信号ｓｔｖｉの供給を受け、ゲート信号を生成して各ゲートラインに出力する。また、ゲートライバ回路１００は、ゲートライン数（チャネル数）分のゲート信号を出力後、エンド信号ｓｔｖｏを生成し、タイミングコントローラに供給する。スタート信号ｓｔｖｉからエンド信号ｓｔｖｏまでの間に１フレーム分のゲート信号が出力される。以下の説明では、チャネルを「ｃｈ」とも表記する。

ゲートドライバ回路１００は、シフトレジスタ１０−１〜１０−９６０、エンド信号生成部１１、レベルシフタ１２−１〜１２−９６０、出力パッド（図中、ＰＡＤとして示す）１３−１〜１３−９６０、ＦＢパッド（図中、ＦＢＰＡＤとして示す）１４及びレベルシフタ１５を含む。

シフトレジスタ１０−１〜１０−９６０は、順に第１〜第９６０段のシフトレジスタとして接続され、前段のシフトレジスタから出力されたシフトデータ信号を取込み、クロック信号ｃｌｋに応じたタイミングでシフトし、後段に供給するシフトレジスタである。

シフトレジスタ１０−１は、１ｃｈ目のシフトレジスタであり、スタート信号ｓｔｖｉをクロック信号ｃｌｋの立ち上がりのタイミングで取込み、シフトデータ信号ｓ１として出力する。シフトレジスタ１０−１は、シフトデータ信号ｓ１を後段のシフトレジスタであるシフトレジスタ１０−２に供給する。

シフトレジスタ１０−２は、２ｃｈ目のシフトレジスタであり、前段の出力信号であるシフトデータ信号ｓ１を取込み、クロック信号ｃｌｋの１周期（以下、クロック周期と称する）分の期間だけ遅延させた信号を、クロック信号ｃｌｋの立ち上がりのタイミングでシフトデータ信号ｓ２として出力する。シフトレジスタ１０−２は、シフトデータ信号ｓ２を後段のシフトレジスタであるシフトレジスタ１０−３に供給する。

以下同様に、シフトレジスタ１０−ｍ（ｍ：３〜９６０）は、ｍｃｈ目のシフトレジスタであり、前段のシフトレジスタの出力信号であるシフトデータ信号ｓ（ｍ−１）をクロック信号ｃｌｋの立ち上がりタイミングで取込み、クロック周期分の期間だけ遅延させた信号をシフトデータ信号ｓｍとして、クロック信号ｃｌｋの立ち上がりのタイミングで出力する。シフトレジスタ１０−３〜１０−９５９は、シフトデータ信号を次段のシフトレジスタに供給する。また、シフトレジスタ１０−１〜１０−９６０は、シフトデータ信号ｓ１〜ｓ９６０をレベルシフタ１２−１〜１２−９６０に供給する。

エンド信号生成部１１は、レベルシフタ１５の出力信号であるタイミング信号ｓＮ＿ＦＢをクロック信号ｃｌｋの立下りのタイミングで取込み、エンド信号ｓｔｖｏとして出力する。

レベルシフタ１２−１〜１２−９６０は、シフトデータ信号ｓ１〜ｓ９６０の信号レベルをシフトして、信号レベルの大きいゲート信号Ｇ１〜Ｇ９６０を生成し、出力パッド１３−１〜１３−９６０に供給する。以下の説明では、シフトデータ信号ｓ１〜ｓ９６０の信号レベルをＬＶ、ゲート信号Ｇ１〜Ｇ９６０の信号レベルをＨＶと称する。

出力パッド１３−１〜１３−９６０は、ゲート信号Ｇ１〜Ｇ９６０をゲートドライバ回路１００の外部に出力するための出力端である。出力されたゲート信号Ｇ１〜Ｇ９６０のうち、ゲート信号Ｇ１〜ＧＮは、ゲートラインＧＬ１〜ＧＬＮに供給される。Ｎチャネル目のシフトレジスタであるシフトレジスタ１０−Ｎに対応する出力パッド１３−Ｎは、信号ラインＬ１によってＦＢパッド１４に接続されている。

ＦＢパッド１４は、出力パッド１３−Ｎ（Ｎ：１＜Ｎ≦９６０）から出力されたゲート信号ＧＮをゲートドライバ回路１００に取り込むための入力端である。ＦＢパッド１４は、ゲート信号ＧＮの入力を受け、当該ゲート信号ＧＮをレベルシフタ１５に供給する。

ＦＢパッド１４は、Ｎチャネル目の出力パッド１３−Ｎと信号ラインＬ１を介して接続されている。信号ラインＬ１は、例えばＣＯＧ（Chip On Glass）配線等の接続配線を用いて表示パネル上で配線されている。

ＦＢパッド１４に接続される出力パッドは、１フレームのチャネル数（表示パネルのゲートライン数）に応じて選択される。すなわち、Ｎチャネルの出力を実現したい場合には、Ｎチャネル目の出力パッド１３−ＮとＦＢパッド１４とが接続される。

レベルシフタ１５は、ＦＢパッド１４から供給されたゲート信号ＧＮの信号レベルをシフトしてタイミング信号ｓＮ＿ＦＢを生成する。レベルシフタ１５は、レベルシフタ１２−Ｎとは逆のレベルシフト、すなわち信号レベルをＨＶからＬＶにシフトするレベルシフトを行い、タイミング信号ｓＮ＿ＦＢを生成する。レベルシフタ１５は、生成したタイミング信号ｓＮ＿ＦＢをエンド信号生成部１１に供給する。

本実施例のゲートドライバ回路１００の動作について、図１のブロック図及び図２のタイムチャートを参照して説明する。

シフトレジスタ１０−１には、スタート信号ｓｔｖｉ及びクロック信号ｃｌｋが供給される。スタート信号ｓｔｖｉは、ゲートドライバ回路１００の動作の開始のタイミングを与える信号である。スタート信号ｓｔｖｉは、例えば図２に示すように、クロック信号ｃｌｋの１周期（以下、クロック周期と称する）の期間だけ論理レベル１（Ｈレベル）となり、それ以外の期間において論理レベル０（Ｌレベル）となる１パルスの信号である。

シフトレジスタ１０−１は、スタート信号ｓｔｖｉをクロック信号ｃｌｋの立ち上がりのタイミングで取込み、取り込んだ信号をシフトデータ信号ｓ１として出力する。図２に示すようにスタート信号ｓｔｖｉの立ち上がりのタイミングがクロック信号ｃｌｋの立下りのタイミングと同一である場合には、スタート信号ｓｔｖｉの位相を半クロック周期だけ遅らせた信号がシフトデータ信号ｓ１となる。

シフトレジスタ１０−２は、シフトデータ信号ｓ１を取込み、取り込んだシフトデータ信号ｓ１の位相を１クロック周期だけ遅らせた信号をシフトデータ信号ｓ２として出力する。

以下同様に、シフトレジスタ１０−３〜１０−９６０は、前段のシフトレジスタの出力信号を取込み、取り込んだ信号の位相を１クロック周期だけ遅らせた信号をシフトデータ信号ｓ３〜ｓ９６０として出力する。これにより、１クロック周期分ずつ位相が遅延したシフトデータ信号が順次生成される。

シフトデータ信号ｓ１〜ｓ９６０は、レベルシフタ１２−１〜１２−９６０に供給される。レベルシフタ１２−１〜１２−９６０により、シフトデータ信号ｓ１〜ｓ９６０の信号レベルをシフトしたゲート信号Ｇ１〜Ｇ９６０が生成され、出力パッド１３−１〜１３−９６０から出力される。

出力パッド１３−Ｎは、信号ラインＬ１を介してＦＢパッド１４に接続されている。従って、ゲート信号ＧＮが出力されるタイミングで、ＦＢパッド１４にゲート信号ＧＮが入力される。

ＦＢパッド１４からレベルシフタ１５に入力されたゲート信号ＧＮは、信号レベルがＨＶからＬＶにシフトされ、タイミング信号ｓＮ＿ＦＢとしてエンド信号生成部１１に供給される。

Ｎチャネル目のシフトレジスタの出力信号であるシフトデータ信号ｓＮの信号レベルをＬＶからＨＶにシフトした信号がゲート信号ＧＮであり、ゲート信号ＧＮの信号レベルをＨＶからＬＶにシフトした信号がタイミング信号ｓＮ＿ＦＢである。従って、図２に破線矢印で示すように、シフトデータ信号ｓＮがタイミング信号ｓＮ＿ＦＢとしてエンド信号生成部１１に供給されることになる。

エンド信号生成部１１は、タイミング信号ｓＮ＿ＦＢをクロック信号ｃｌｋの立下りのタイミングで取込み、エンド信号ｓｔｖｏとして出力する。

以上の動作により、ゲート信号Ｇ１〜ＧＮが１フレーム分のゲート信号として出力される。

本実施例のゲートドライバ回路１００は、ゲート信号Ｇ１〜Ｇ９６０のうちのＮ番目（Ｎチャネル目）のゲート信号ＧＮの入力を受けるＦＢパッド１４を有し、ＦＢパッド１４に入力されたゲート信号ＧＮに基づいてエンド信号ｓｔｖｏを生成する。ゲート信号ＧＮが出力されたタイミングに応じてエンド信号ｓｔｖｏが生成されるため、Ｎチャネル分のゲート信号Ｇ１〜ＧＮがゲートラインＧＬ１〜ＧＬＮに出力される。

本実施例のゲートドライバ回路１００では、ゲート信号ＧＮを出力する出力パッド１３−Ｎと、エンド信号生成部１１にタイミング信号ｓＮ＿ＦＢを供給するＦＢパッド１４と、が接続配線（信号ラインＬ１）によって接続されることにより、上記構成が実現されている。そして、当該接続配線は、ゲートドライバ回路１００の内部ではなく、表示パネル上において配線されている。また、ＦＢパッド１４に接続する出力パッドは、所望のチャネル数に応じて出力パッド１３−１〜１３−９６０の中から任意に選択することができる。

このため、本実施例のゲートドライバ回路１００によれば、セレクタや制御信号を増やすことなくチャネル数を選択することができる。従って、回路規模及びチップサイズを増大させることなく、所望のチャネル数に対応したゲート信号の出力を行うことができる。

なお、エンド信号生成部１１が出力したエンド信号ｓｔｖｏを、各シフトレジスタの動作を停止させるためのリセット信号として用いることも可能である。

図３は、エンド信号ｓｔｖｏをリセット信号として用いる本実施例の変形例としてのドライバ回路１００の構成を示すブロック図である。

エンド信号生成部１１は、エンド信号ｓｔｖｏを図示せぬタイミングコントローラに出力するとともに、リセット信号としてシフトレジスタ１０−１〜１０−９６０に供給する。シフトレジスタ１０−１〜１０−９６０は、エンド信号ｓｔｖｏの供給を受けて動作を停止する。

図２のタイムチャートに示すように、エンド信号ｓｔｖｏは、Ｎチャネル目のシフトデータ信号ｓＮの直後（図では半クロック周期後）に出力される。従って、図３のゲートドライバ回路１００では、ゲート信号の出力がＮチャネル目まで（Ｇ１〜ＧＮまで）完了すると、各シフトレジスタは動作を停止する。このため、シフトレジスタ１０−Ｎ＋１〜１０−９６０がシフトデータ信号の次段へのシフトを行うことなく、ゲートドライバ回路１００は動作を停止する。従って、ゲートドライバ回路１００の消費電力を抑えることができる。また、ゲートラインに接続されていない出力パッド（１３−Ｎ＋１〜１３−９６０）から信号が出力されないため、ノイズ等の影響を低減することができる。

図４及び図５は、本実施例のゲートドライバ回路２００の構成を示す図である。ゲートドライバ回路２００は、左右切替付シフトレジスタ２０−１〜２０−９６０、エンド信号生成部２１−Ｌ及び２１−Ｒ、レベルシフタ２２−１〜２２−９６０、出力パッド２３−１〜２３−９６０、ＦＢパッド２４−Ｌ及び２４−Ｒ、レベルシフタ２５−Ｌ及び２５−Ｒを含む。

左右切替付シフトレジスタ２０−１〜２０−９６０は、切替信号ｌｒの供給を受けてシフトデータ信号のシフト方向を左右（順方向、逆方向）に切り替えることが可能に構成されている。

シフト方向が右方向（順方向）である場合、左右切替付シフトレジスタ２０−１は、図示せぬタイミングコントローラから供給されたスタート信号ｓｔｖｉｌをクロック信号ｃｌｋの立ち上がりのタイミングで取込み、シフトデータ信号ｓ１ｌとして後段のシフトレジスタである左右切替付シフトレジスタ２０−２に供給する。

左右切替付シフトレジスタ２０−２〜２０−９６０は、実施例１のシフトレジスタ１０−２〜１０−９６０と同様、左右切替付シフトレジスタ２０−２、２０−３・・・２０−Ｎ、２０−Ｎ＋１・・・の順に、シフトデータ信号をシフトする。すなわち、左右切替付シフトレジスタ２０−ｍは、前段の左右切替付シフトレジスタ２０−（ｍ−１）の出力信号であるシフトデータ信号ｓ（ｍ−１）ｌを取り込み、クロック信号ｃｌｋのクロック周期分だけ遅延させた信号を、クロック信号ｃｌｋの立ち上がりのタイミングでシフトデータ信号ｓｍｌとして出力し、次段のシフトレジスタ２０−（ｍ＋１）に供給する。

一方、シフト方向が左方向（逆方向）である場合、左右切替付シフトレジスタ２０−９６０は、図示せぬタイミングコントローラから供給されたスタート信号ｓｔｖｉｒをクロック信号ｃｌｋの立ち上がりのタイミングで取込み、シフトデータ信号ｓ９６０ｒとして後段のシフトレジスタである左右切替付シフトレジスタ２０−９５９に供給する。

左右切替付シフトレジスタ２０−１〜２０−９５９は、左右切替付シフトレジスタ２０−９５９、２０−９５８・・・２０−Ｎ＋１、２０−Ｎ・・・の順に、シフトデータ信号をシフトする。すなわち、左右切替付シフトレジスタ２０−ｍは、前段の左右切替付シフトレジスタ２０−（ｍ＋１）の出力信号であるシフトデータ信号ｓ（ｍ＋１）ｒを取り込み、クロック信号ｃｌｋのクロック周期分だけ遅延させた信号を、クロック信号ｃｌｋの立ち上がりのタイミングでシフトデータ信号ｓｍｒとして出力し、次段のシフトレジスタ２０−（ｍ−１）に供給する。

エンド信号生成部２１−Ｒは、シフト方向が右方向である場合にエンド信号を生成するエンド信号生成部であり、レベルシフタ２５−Ｒの出力信号であるタイミング信号ｓＮ＿ＦＢＲをクロック信号ｃｌｋの立下りのタイミングで取込み、エンド信号ｓｔｖｏｒとして出力する。

エンド信号生成部２１−Ｌは、シフト方向が左方向である場合にエンド信号を生成するエンド信号生成部であり、レベルシフタ２５−Ｌの出力信号であるタイミング信号ｓＮ＿ＦＢＬをクロック信号ｃｌｋの立下りのタイミングで取込み、エンド信号ｓｔｖｏｌとして出力する。

レベルシフタ２２−１〜２２−９６０は、シフトレジスタ２０−１〜２０−９６０の出力信号であるシフトデータ信号ｓ１ｏ〜ｓ９６０ｏの信号レベルをＬＶからＨＶにシフトしてゲート信号Ｇ１〜Ｇ９６０を生成し、出力パッド２３−１〜２３−９６０に供給する。シフト方向が右方向である場合には、シフトデータ信号ｓ１ｌ〜ｓ９６０ｌがシフトデータ信号ｓ１ｏ〜ｓ９６０ｏとしてレベルシフタ２２−１〜２２−９６０に供給される。シフト方向が左方向である場合には、シフトデータ信号ｓ１ｒ〜ｓ９６０ｒがシフトデータ信号ｓ１ｏ〜ｓ９６０ｏとしてレベルシフタ２２−１〜２２−９６０に供給される。

出力パッド２３−１〜２３−９６０は、ゲート信号Ｇ１〜Ｇ９６０をゲートドライバ回路２００の外部に出力するための出力端である。Ｎチャネル目の出力パッド２３−Ｎは、ＦＢパッド２４−Ｒ又はＦＢパッド２４−Ｌに接続されている。

具体的には、シフト方向が右方向である場合には、図４に示すように、出力パッド２３−Ｎは、信号ラインＬ２を介してＦＢパッド２４−Ｒに接続される。これにより、ゲート信号ＧＮがＦＢパッド２４−Ｒに供給される。

一方、シフト方向が左方向である場合には、図５に示すように、出力パッド２３−Ｎは、信号ラインＬ３を介してＦＢパッド２４−Ｌに接続される。これにより、ゲート信号ＧＮがＦＢパッド２４−Ｌに供給される。

ＦＢパッド２４−Ｒは、シフト方向が右方向である場合に、出力パッド２３−Ｎから出力されたゲート信号ＧＮをゲートドライバ回路２００に取り込むための入力端である。シフト方向が右方向である場合、図４に示すように、ＦＢパッド２４−Ｒは、ゲート信号ＧＮの入力を受け、当該ゲート信号ＧＮをレベルシフタ２５−Ｒに供給する。

一方、シフト方向が左方向である場合、図５に示すように、ＦＢパッド２４−Ｒには、論理レベル０（Ｌレベル）に固定された信号が入力される。従って、ＦＢパッド２４−Ｒは、レベルシフタ２５−Ｒに信号を供給しない。

ＦＢパッド２４−Ｌは、シフト方向が左方向である場合に、出力パッド２３−Ｎから出力されたゲート信号ＧＮをゲートドライバ回路２００に取り込むための入力パッドである。シフト方向が左方向である場合、図５に示すように、ＦＢパッド２４−Ｌは、ゲート信号ＧＮの入力を受け、当該ゲート信号ＧＮをレベルシフタ２５−Ｌに供給する。

一方、シフト方向が右方向である場合、図４に示すように、ＦＢパッド２４−Ｌには、論理レベル０（Ｌレベル）に固定された信号が入力される。従って、ＦＢパッド２４−Ｌは、レベルシフタ２５−Ｌに信号を供給しない。

レベルシフタ２５−Ｒは、シフト方向が右方向である場合に、ＦＢパッド２４−Ｒから供給されたゲート信号ＧＮの信号レベルをＨＶからＬＶにシフトしてタイミング信号ｓＮ＿ＦＢＲを生成するレベルシフタである。レベルシフタ２５−Ｒは、図４に示すように、タイミング信号ｓＮ＿ＦＢＲをエンド信号生成部２１−Ｒに供給する。

レベルシフタ２５−Ｌは、シフト方向が左方向である場合に、ＦＢパッド２４−Ｌから供給されたゲート信号ＧＮの信号レベルをＨＶからＬＶにシフトしてタイミング信号ｓＮ＿ＦＢＬを生成するレベルシフタである。レベルシフタ２５−Ｌは、図５に示すように、タイミング信号ｓＮ＿ＦＢＬをエンド信号生成部２１−Ｌに供給する。

次に、シフト方向が右方向である場合の本実施例のゲートドライバ回路２００の動作について、図６のタイムチャートを参照して説明する。

左右切替付シフトレジスタ２０−１には、スタート信号ｓｔｖｉｌ及びクロック信号ｃｌｋが供給される。スタート信号ｓｔｖｉｌは、例えばクロック信号ｃｌｋの１クロック周期の期間だけ論理レベル１（Ｈレベル）となり、それ以外の期間において論理レベル０（Ｌレベル）となる１パルスの信号である。

左右切替付シフトレジスタ２０−１は、スタート信号ｓｔｖｉｌをクロック信号ｃｌｋの立ち上がりのタイミングで取込み、取り込んだ信号をシフトデータ信号ｓ１ｌとして出力する。スタート信号ｓｔｖｉｌの立ち上がりのタイミングがクロック信号ｃｌｋの立下りのタイミングと同一である場合には、スタート信号ｓｔｖｉｌの位相を半クロック周期だけ遅らせた信号がシフトデータ信号ｓ１ｌとなる。

左右切替付シフトレジスタ２０−２は、シフトデータ信号ｓ１ｌを取込み、取り込んだシフトデータ信号ｓ１ｌの位相を１クロック周期だけ遅らせた信号をシフトデータ信号ｓ２ｌとして出力する。

以下同様に、左右切替付シフトレジスタ２０−３〜２０−９５９は、前段のシフトレジスタの出力信号を取込み、取り込んだ信号の位相を１クロック周期だけ遅らせた信号をシフトデータ信号ｓ３ｌ〜ｓ９５９ｌとして出力する。これにより、１クロック周期分ずつ位相が遅延したシフトデータ信号が順次生成される。

生成されたシフトデータ信号は、シフトデータ信号ｓ１ｏ〜ｓ９６０ｏとして、レベルシフタ２２−１〜２２−９６０に供給される。レベルシフタ２２−１〜２２−９６０により、シフトデータ信号ｓ１ｏ〜ｓ９６０ｏの信号レベルをシフトしたゲート信号Ｇ１〜Ｇ９６０が生成され、出力パッド２３−１〜２３−９６０から出力される。ゲート信号Ｇ１〜Ｇ９６０のうち、ゲート信号Ｇ１〜ＧＮは、ゲートラインＧＬ１〜ＧＬＮに供給される。

出力パッド２３−Ｎは、信号ラインＬ２を介してＦＢパッド２４−Ｒに接続されている。従って、ゲート信号ＧＮが出力されるタイミングで、ＦＢパッド２４−Ｒにゲート信号ＧＮが入力される。

ＦＢパッド２４−Ｒからレベルシフタ２５−Ｒに入力されたゲート信号ＧＮは、信号レベルがＨＶからＬＶにシフトされ、タイミング信号ｓＮ＿ＦＢＲとしてエンド信号生成部２１−Ｒに供給される。

Ｎチャネル目のシフトレジスタの出力信号であるシフトデータ信号ｓＮｌ（ｓＮｏ）の信号レベルをＬＶからＨＶにシフトした信号がゲート信号ＧＮであり、ゲート信号ＧＮの信号レベルをＨＶからＬＶにシフトした信号がタイミング信号ｓＮ＿ＦＢＲである。従って、破線矢印で示すように、シフトデータ信号ｓＮｌがタイミング信号ｓＮ＿ＦＢＲとしてエンド信号生成部２１−Ｒに供給されることになる。

エンド信号生成部２１−Ｒは、タイミング信号ｓＮ＿ＦＢＲをクロック信号ｃｌｋの立下りのタイミングで取込み、エンド信号ｓｔｖｏｒとして出力する。

以上の動作により、ゲート信号Ｇ１〜ＧＮが１フレーム分のゲート信号として出力される。

次に、シフト方向が左方向である場合の本実施例のゲートドライバ回路２００の動作について、図７のタイムチャートを参照して説明する。

左右切替付シフトレジスタ２０−９６０には、スタート信号ｓｔｖｉｒ及びクロック信号ｃｌｋが供給される。スタート信号ｓｔｖｉｒは、例えばクロック信号ｃｌｋの１クロック周期の期間だけ論理レベル１（Ｈレベル）となり、それ以外の期間において論理レベル０（Ｌレベル）となる１パルスの信号である。

左右切替付シフトレジスタ２０−９６０は、スタート信号ｓｔｖｉｒをクロック信号ｃｌｋの立ち上がりのタイミングで取込み、取り込んだ信号をシフトデータ信号ｓ９６０ｒとして出力する。スタート信号ｓｔｖｉｒの立ち上がりのタイミングがクロック信号ｃｌｋの立下りのタイミングと同一である場合には、スタート信号ｓｔｖｉｒの位相を半クロック周期だけ遅らせた信号がシフトデータ信号ｓ９６０ｒとなる。

左右切替付シフトレジスタ２０−９５９は、シフトデータ信号ｓ９６０ｒを取込み、取り込んだシフトデータ信号ｓ９６０ｒの位相を１クロック周期だけ遅らせた信号をシフトデータ信号ｓ９５９ｒとして出力する。

以下同様に、左右切替付シフトレジスタ２０−９５８〜２０−２は、前段のシフトレジスタの出力信号を取込み、取り込んだ信号の位相を１クロック周期だけ遅らせた信号をシフトデータ信号ｓ９５８ｒ〜ｓ２ｒとして出力する。これにより、１クロック周期分ずつ位相が遅延したシフトデータ信号が順次生成される。

生成されたシフトデータ信号は、シフトデータ信号ｓ１ｏ〜ｓ９６０ｏとして、レベルシフタ２２−１〜２２−９６０に供給される。レベルシフタ２２−１〜２２−９６０により、シフトデータ信号ｓ１ｏ〜ｓ９６０ｏの信号レベルをシフトしたゲート信号Ｇ１〜Ｇ９６０が生成され、出力パッド２３−１〜２３−９６０から出力される。ゲート信号Ｇ１〜Ｇ９６０のうち、ゲート信号ＧＮ〜Ｇ９６０は、ゲートラインＧＬＮ〜ＧＬ９６０に供給される。

出力パッド２３−Ｎは、信号ラインＬ３を介してＦＢパッド２４−Ｌに接続されている。従って、ゲート信号ＧＮが出力されるタイミングで、ＦＢパッド２４−Ｌにゲート信号ＧＮが入力される。

ＦＢパッド２４−Ｌからレベルシフタ２５−Ｌに入力されたゲート信号ＧＮは、信号レベルがＨＶからＬＶにシフトされ、タイミング信号ｓＮ＿ＦＢＬとしてエンド信号生成部２１−Ｌに供給される。

Ｎチャネル目のシフトレジスタの出力信号であるシフトデータ信号ｓＮｒ（ｓＮｏ）の信号レベルをＬＶからＨＶにシフトした信号がゲート信号ＧＮであり、ゲート信号ＧＮの信号レベルをＨＶからＬＶにシフトした信号がタイミング信号ｓＮ＿ＦＢＬである。従って、破線矢印で示すように、シフトデータ信号ｓＮｒがタイミング信号ｓＮ＿ＦＢＬとしてエンド信号生成部２１−Ｌに供給されることになる。

エンド信号生成部２１−Ｌは、タイミング信号ｓＮ＿ＦＢＬをクロック信号ｃｌｋの立下りのタイミングで取込み、エンド信号ｓｔｖｏｌとして出力する。

以上の動作により、ゲート信号ＧＮ〜Ｇ９６０が１フレーム分のゲート信号として出力される。

本実施例のゲートドライバ回路２００は、ＦＢパッド２４−Ｒ及び２４−Ｌを有し、シフト方向が右方向である場合にはＦＢパッド２４−Ｒが出力パッド２３−Ｎに接続され、シフト方向が左方向である場合にはＦＢパッド２４−Ｌが出力パッド２３−Ｎに接続される。そして、シフト方向が右方向である場合には、ＦＢパッド２４−Ｒに入力されたゲート信号ＧＮに基づいてエンド信号生成部２１−Ｒがエンド信号ｓｔｖｏｒを生成し、シフト方向が左方向である場合には、ＦＢパッド２４−Ｌに入力されたゲート信号ＧＮに基づいてエンド信号生成部２１−Ｌがエンド信号ｓｔｖｏｌを生成する。

ゲート信号ＧＮが出力されたタイミングに応じてエンド信号ｓｔｖｏｒ又はエンド信号ｓｔｖｏｌが生成されるため、シフト方向が右方向である場合にはＮチャネル分のゲート信号Ｇ１〜ＧＮがゲートラインＧＬ１〜ＧＬＮに出力され、シフト方向が左方向である場合には（９６０−Ｎ＋１）チャネル分のゲート信号ＧＮ〜Ｇ９６０がゲートラインＧＬＮ〜ＧＬ９６０に出力される。

従って、本実施例のゲートドライバ回路２００によれば、シフトレジスタによる信号のシフト方向が右方向又は左方向のいずれであっても、所望のチャネル数に対応したゲート信号の出力を行うことができる。

また、実施例１と同様、表示パネル上に設けられた接続配線（信号ラインＬ２又はＬ３）によって、出力パッド２３−ＮとＦＢパッド２４−Ｒ又は２４−Ｌとが接続されることにより、上記構成が実現されるため、セレクタや制御信号を増やすことなくチャネル数を選択することができる。従って、回路規模及びチップサイズを増大させることなく、所望のチャネル数に対応したゲート信号の出力を行うことができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、１〜９６０ｃｈ目までのシフトレジスタを有し、最大で９６０のチャネル数（ゲートライン数）に対応可能なゲートドライバ回路について説明した。しかし、最大のチャネル数はこれに限られず、ｋ個（ｋ：ｎ以上の整数）のシフトレジスタを有するゲートドライバ回路に本発明を適用することが可能である。

また、上記実施例における各レベルシフタは、ゲート出力（ゲート信号）をロジック信号に変換可能であれば良く、その回路構成は限定されない。

また、実施例１において、エンド信号生成部１１がエンド信号ｓｔｖｏをリセット信号としてシフトレジスタ１０−１〜１０−９６０に供給する構成（図３）について説明したが、同様の構成を実施例２に適用しても良い。すなわち、実施例２において、エンド信号生成部２１−Ｒ及び２１−Ｌがエンド信号ｓｔｖｏｒ及びｓｔｖｏｌをリセット信号として左右切替付シフトレジスタ２０−１〜２０−９６０に供給する構成としても良い。

１００，２００ ゲートドライバ回路
１０−１〜１０−９６０ シフトレジスタ
１１ エンド信号生成部
１２−１〜１２−９６０ レベルシフタ
１３−１〜１３−９６０ 出力パッド
１４ ＦＢパッド
１５ レベルシフタ
２０−１〜２０−９６０ 左右切替付シフトレジスタ
２１−Ｒ，２１−Ｌ エンド信号生成部
２２−１〜２２−９６０ レベルシフタ
２３−１〜２３−９６０ 出力パッド
２４−Ｒ，２４−Ｌ ＦＢパッド
２５−Ｒ，２５−Ｌ レベルシフタ

Claims (3)

1. 表示パネルの第１〜第ｎのゲートライン（ｎ：２以上の整数）に接続され、第１〜第ｎのゲート信号を生成して前記第１〜第ｎのゲートラインに供給するゲートドライバ回路であって、
   スタート信号及びクロック信号の供給を受け、前記スタート信号を前記クロック信号に応じたタイミングで取り込み、第１のシフトデータ信号として出力する第１のシフトレジスタと、
   前記第１のシフトレジスタを第１段として順に第２〜第ｋ段（ｋ：ｎ以上の整数）まで接続され、前段の出力信号を取込み、前記クロック信号に応じたタイミングでシフトして第２〜第ｋのシフトデータ信号として次段に出力する第２〜第ｋのシフトレジスタと、
   前記第１〜第ｋのシフトデータ信号の信号レベルをシフトした信号を第１〜第ｋのゲート信号として出力する第１〜第ｋの出力端と、
   前記第１〜第ｋの出力端のうち第ｎの出力端に接続配線を介して接続され、第ｎのゲート信号の入力を受ける入力端と、
   前記入力端に接続され、前記第ｎのゲート信号に基づいてエンド信号を生成するエンド信号生成部と、
   を有することを特徴とするゲートドライバ回路。
2. 前記接続配線は、前記表示パネル上に設けられていることを特徴とする請求項１に記載のゲートドライバ回路。
3. 前記第１〜第ｋのシフトレジスタは、切替信号に応じてシフト方向を順方向又は逆方向に変更可能であり、
   前記エンド信号生成部は、シフト方向が順方向である場合に前記エンド信号を生成する第１のエンド信号生成部と、シフト方向が逆方向である場合に前記エンド信号を生成する第２のエンド信号生成部と、を含み、
   前記第ｎの出力端は、前記接続配線及び前記入力端を介して、前記第１のエンド信号生成部又は前記第２のエンド信号生成部のいずれか一方に接続されていることを特徴とする請求項１又は２に記載のゲートドライバ回路。

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