JPH1074060A - シフトレジスタ回路および画像表示装置 - Google Patents

シフトレジスタ回路および画像表示装置

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JPH1074060A
JPH1074060A JP8229588A JP22958896A JPH1074060A JP H1074060 A JPH1074060 A JP H1074060A JP 8229588 A JP8229588 A JP 8229588A JP 22958896 A JP22958896 A JP 22958896A JP H1074060 A JPH1074060 A JP H1074060A
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Abstract

(57)【要約】 【課題】 シフトレジスタ回路を複数のブロックに分割
し、分割した各ブロックを選択的に駆動するための制御
信号を内部生成することで、消費電力を低減し、端子数
を削減するとともに双方向のスキャンを可能にする。 【解決手段】 シフトレジスタ回路をn個の回路ブロッ
クに分割し、これの前後に付加回路ブロックを設け、分
割された各回路ブロックBLKiに対応させて、それぞ
れクロック信号制御回路CTRLiを設け、該クロック
信号制御回路のうち所定のものを、これに対する回路ブ
ロックの前段側回路ブロックBLK(i−1)、および
後段側回路ブロックBLK(i+1)内のラッチ回路の
出力信号によって該クロック信号の供給制御を行い、双
方向のスタート信号の転送を可能とした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はシフトレジスタ回路
およびそれを用いた画像表示装置に関するものである。
【0002】
【従来の技術】マトリクス型表示装置としては各種の構
成が挙げられるが、近年、その中で、各画素に含まれる
スイッチング素子として能動素子を用いたアクティブマ
トリクス型表示装置の開発が進み、その市場への普及が
拡大している。アクティブマトリクス型表示装置は、通
常、表示パネル内の画素群を駆動するための駆動回路を
有している。この駆動回路として、例えば、シフトレジ
スタ回路が挙げられる。
【0003】まず、一般的なシフトレジスタの構成を図
8に示す。このシフトレジスタは同図に示すように、ラ
ッチ回路LT1〜LTN(ここではN段とする)にクロ
ック信号CK,およびこれを反転したクロック信号/C
Kを供給することによりスタート信号STを順に転送
し、出力信号OUT1〜OUTNを得る。
【0004】次に、これらのシフトレジスタにおいて、
隣接する2段分のラッチ回路LTk、LT(k+1)
(kは1≦k<Nの奇数)の具体的な構成例を図9に示
す。図9において、前段のラッチ回路LTkはインバー
タ91とクロックドインバータ92、93から、後段の
ラッチ回路LT(k+1)はインバータ94とクロック
ドインバータ95、96からなる。クロックドインバー
タ92、93、95、96は制御端子の入力がアクティ
ブ状態のときに通常のインバータとして機能し、非アク
ティブ状態のときには出力をハイインピーダンスとす
る。
【0005】各ラッチ回路LTk、LT(k+1)はそ
れぞれインバータ91、94と一方のクロックドインバ
ータ92、95とを巡回状態にし、フリップフロップ回
路を構成している。また、入力されるスタート信号ST
をそれぞれクロックドインバータ93、96とインバー
タ91、94を介して次段に転送するとともに、これら
インバータ91、94の出力から出力信号OUTk、O
UT(k+1)を得るようにしている。そして、クロッ
ク信号CKは、前段のラッチ回路LTkにおける他方の
クロックドインバータ93の制御端子と後段のラッチ回
路LT(k+1)における一方のクロックドインバータ
95の制御端子に供給され、反転したクロック信号/C
Kは、前段のラッチ回路LTkにおける、一方のクロッ
クドインバータ92の制御端子と後段のラッチ回路LT
(k+1)における他方のクロックドインバータ96の
制御端子に接続されている。
【0006】上記シフトレジスタにおけるラッチ回路L
Tk、LT(k+1)ではクロック信号がアクティブと
なると、前段ラッチ回路LTkがスタート信号STをク
ロックドインバータ93を介して取り込むとともに、後
段のラッチ回路LT(k+1)が入力を遮断して直前ま
で入力されていたスタート信号STをインバータ94と
クロックドインバータ95のフリップフロップ回路で保
持する。また、次の半周期にクロック信号/CKがアク
ティブになると、前段のラッチ回路LTkが入力を遮断
して直前まで入力されていたスタート信号STをインバ
ータ91とクロックドインバータ92のフリップフロッ
プ回路で保持するとともに、後段のラッチ回路LT(k
+1)がこのラッチ回路LTkから出力されるスタート
信号STをクロックドインバータ96を介して取り込
む。したがって、これらのラッチ回路LTk、LT(k
+1)は、クロック信号の立ち上がりと立ち下がりによ
って順次前段のスタート信号STをラッチして次段に転
送する動作を行う。
【0007】次に、アクティブマトリクス型液晶表示装
置の概略構成図を図10に示す。図10に示すように、
アクティブマトリクス型液晶表示装置は、液晶パネルA
RYとデータ信号線駆動回路SDと走査信号線駆動回路
GDとを有している。液晶パネルARYは、ガラスなど
からなる2枚の透明基板を液晶を介して向かい合わせに
配置したものである。そして、一方の透明基板にはm本
のデータ信号線SL1〜SLmとn本の走査信号線GL
1〜GLnとが縦横に碁盤の目状に形成されるととも
に、これらデータ信号線SLi(iは1≦i≦mの整
数)と走査信号線GLj(jは1≦j≦nの整数)の各
交差部に画素PIXi,jが形成されている。 データ
信号線駆動回路SDは,データ信号DATをデータクロ
ック信号CKSとスタート信号SPSによりサンプリン
グし、データ信号線SL1〜SLmにそれぞれ振り分け
て送出する駆動回路である。走査信号線駆動回路は、走
査クロック信号CKGとスタート信号SPGにより走査
信号線GL1〜GLnを順に1本ずつ走査して、データ
信号線SL1〜SLmに送出された各データ信号DAT
を書き込むべき1行の画素PIX1,j〜PIXm,j
を選択する回路である。また、信号GPSは、走査信号
線に入力するパルスのパルス幅を可変とするために入力
されている。
【0008】ここで、データ信号線駆動回路について説
明を行う。データ信号線駆動回路がデータ信号DATを
各データ信号線SLiに送出する方式には、点順次駆動
方式と線順次駆動方式とがある。点順次駆動方式は、デ
ータ信号DATをサンプリングするたびにデータ信号線
SLiに送出する方式であり、線順次駆動方式は、1水
平期間にわたって順次サンプリングしたデータ信号DA
Tをいったんそれぞれホールドし、これら1行分のデー
タ信号DATをデータ信号線SL1〜SLmに一斉に送
出する方式である。データ信号線駆動回路はいずれの方
法の場合にもシフトレジスタを用いるが、回路構成が簡
単な点順次駆動方式を用いたデータ信号線駆動回路を図
11に示す。
【0009】図11に示すように、このデータ信号線駆
動回路は、m段のラッチ回路LT1〜LTmからなるシ
フトレジスタを備え、データクロック信号CKSに同期
してスタート信号SPSが順次各段のラッチ回路LTi
(1≦i≦m)で転送される。スタート信号SPSは、
1水平期間ごとに1パルスが出力されるパルス信号であ
る。そして、各段のラッチ回路LTiからパラレルに出
力されるこのスタート信号SPSのラッチ信号はそれぞ
れバッファ回路BUF1〜BUFmを介してサンプリン
グスイッチASW1〜ASWmの制御端子に入力され
る。各バッファ回路BUFi(1≦i≦m)は、ラッチ
回路で保持されたスタート信号SPSを増幅し、必要に
応じて反転して出力する回路であり、各サンプリングス
イッチASWi(1≦i≦m)は、制御端子の入力に応
じて回路のON/OFFを行うアナログスイッチであ
る。
【0010】また、データ信号DATは、これらのサン
プリングスイッチASW1〜ASWmを介してそれぞれ
データ信号線SL1〜SLmに送出される。したがっ
て、このデータ信号線駆動回路は、1水平期間ごとに、
スタート信号SPSのパルスが、シフトレジスタの各段
のラッチ回路LTiで順次転送されることにより、各サ
ンプリングスイッチASWiを順にONにしてデータ信
号DATをサンプリングし、各データ信号線SLiに送
出する。
【0011】次に、液晶パネルARYを説明する。液晶
パネルARYにおけるデータ信号線SLiと走査信号線
GLjの各交差部に形成される画素PIXi,jは図1
2に示すように、スイッチ素子SWと液晶容量Cl、お
よび補助容量Csからなる画素容量とによって構成され
る。スイッチ素子SWは、一方の透明基板上に形成され
たMOS構成の薄膜トランジスタ(TFT)であり、ゲ
ートが走査信号線GLjに接続されている。液晶容量C
lは一方の透明基板上の当該画素PIXi,j内に形成
された画素電極と他方の透明基板上の共通電極との間の
液晶を介した容量であり、補助容量Csは、この液晶容
量Clに蓄積される電荷を補うために必要に応じて一方
の透明基板に設けられる容量素子である。そして、これ
ら液晶容量Clの画素電極と補助容量Csの一方の電極
がスイッチ素子SWのソース−ドレイン間を介してデー
タ信号線SLiに接続されている。このため、上記走査
信号線駆動回路GDの走査により走査信号線GLjがア
クティブになると、当該行の画素PIX1,j〜PIX
m,jの各スイッチ素子SWがONとなり、上記データ
信号線駆動回路SDからデータ信号線SL1〜SLMに
送出されたデータ信号DATがそれぞれの画素PIX
1,j〜PIXm,jの液晶容量Clと補助容量Csに
書き込まれる。したがって、この液晶表示装置は、デー
タ信号DATに応じて液晶パネルARYの各画素PIX
i,jにおける液晶容量Clの印加電圧が変化するの
で、当該画素PIXi,jの透過率や反射率が制御され
て、n行m列の画素による画像表示を行っている。
【0012】また、近年マトリクス型画像表示装置では
ディスプレイ一体型ビデオカメラやデジタルスチルカメ
ラとしての用途が拡大している。特に、ディスプレイ一
体型ビデオカメラにおいて、通常の被写体の撮影には通
常表示、撮影者自身の撮影には鏡像表示等の切り替えが
必要であり、これに対応すべく双方向にスタート信号の
転送が可能な各駆動回路(データ信号DATのデータ信
号線SL1〜SLmへの送出方向を逆方向からでも可能
なデータ信号線駆動回路、走査信号線GL1〜GLnの
逆方向からの走査も可能な走査信号線駆動回路)が要求
されている。
【0013】上記要求を満たすために、双方向にスター
ト信号の転送が可能なシフトレジスタを用いたデータ信
号線駆動回路や、走査信号線駆動回路が開発されてい
る。
【0014】双方向にスタート信号の転送が可能なシフ
トレジスタ(双方向シフトレジスタ、ここではK段とす
る)を図13に、図13において隣接する2段のラッチ
回路LTk、LT(k+1)(kは1≦k<Kの奇数)
の具体的な構成例を図14に示す。
【0015】図13に示すように、シフトレジスタのそ
れぞれのラッチ回路にスキャン信号LRが入力され、双
方向にスタート信号が転送可能となっている。
【0016】図14に示すように、前段のラッチ回路L
Tkは4個のクロックドインバータ101〜103、1
07からなり、後段のラッチ回路LT(k+1)も同様
に4個のクロックドインバータ104〜106、108
からなる。入力信号としては、通常のシフトレジスタ回
路にスタート信号の転送方向を決定するスキャン信号L
Rと、これの反転信号スキャン信号バー/LRを追加し
た構成となる。
【0017】そして、クロック信号CKは、前段のラッ
チ回路LTkにおけるクロックドインバータ103の制
御端子と後段のラッチ回路LT(k+1)におけるクロ
ックドインバータ105の制御端子に供給され、クロッ
ク信号/CKは、前段のラッチ回路LTkにおける、ク
ロックドインバータ102の制御端子と後段のラッチ回
路LT(k+1)におけるクロックドインバータ106
の制御端子に接続されている。そしてスキャン信号LR
が前段ラッチ回路LTkのクロックドインバータ101
および、後段ラッチ回路LT(k+1)のクロックドイ
ンバータ104に、そしてスキャン信号バー/LRは前
段ラッチ回路LTkのクロックドインバータ107およ
び、後段ラッチ回路LT(k+1)のクロックドインバ
ータ108の制御端子に接続される。
【0018】前記シフトレジスタにおいて、スタート信
号STをラッチ回路LTkに入力し、ラッチ回路LTk
からLT(k+1)に転送する場合、スキャン信号LR
をアクティブとすることで、前段ラッチ回路LTkのク
ロックドインバータ101、後段ラッチ回路LT(k+
1)のクロックドインバータ104が通常のインバータ
として機能し、前段ラッチ回路LTkのクロックドイン
バータ107、後段ラッチ回路LT(k+1)のクロッ
クドインバータ108がハイインピーダンスとなり、上
述した通常のシフトレジスタと同様の動作を行い、OU
Tk、OUT(k+1)の順で出力信号を得ることがき
る。
【0019】次に、ラッチ回路LT(k+1)からLT
kに転送する場合には、スキャン信号バー/LRをアク
ティブとすることで、ラッチ回路LTkのクロックドイ
ンバータ107、ラッチ回路LT(k+1)のクロック
ドインバータ108が通常のインバータとして機能し、
ラッチ回路LTkのクロックドインバータ101、ラッ
チ回路LT(k+1)のクロックドインバータ104が
ハイインピーダンスとなり、前述の場合とは逆の動作を
行いOUT(k+1)、OUTkの順で出力信号を得る
ことがきる。
【0020】そして、図10におけるデータ信号線駆動
回路SD、または走査信号線駆動回路GDが有するシフ
トレジスタを前記双方向シフトレジスタに置き換えるこ
とで、データ信号線駆動回路であれば、双方向のデータ
信号線のスキャンが実現され左右反転表示が可能とな
り、走査信号線駆動回路であれば、双方向の走査信号線
のスキャンが実現され上下反転表示が可能となる。
【0021】
【発明が解決しようとする課題】しかし、上述した両シ
フトレジスタは、1水平期間(データ信号線駆動回路)
や、1垂直期間(走査信号線駆動回路)ごとに1パルス
転送するだけなので、スタート信号STの転送に伴う消
費電力(電源端子からみた消費電力)はそれほど大きく
ならない。しかし、クロック信号CKや/CKは、各段
のラッチ回路LTk(kは1≦k≦Kの整数)のクロッ
クドインバータ102、103やクロックドインバータ
105、106の制御端子に入力され、1水平期間や1
垂直期間内にも繰り返し信号レベルが頻繁に変化する。
しかも表示装置で用いられているシフトレジスタの段数
Kは極めて多いものであり、VGA規格の場合にはデー
タ信号線駆動回路では640段、走査信号線駆動回路で
は480段が必要となる。さらに、XGA規格になる
と、データ信号線駆動回路では1024段、走査信号線
駆動回路では768段が必要となる。
【0022】このため、従来のシフトレジスタはクロッ
ク信号CKの信号線における寄生容量や、クロックドイ
ンバータのゲート容量などを充電するために大量の電流
が流れ、消費電流が非常に大きくなるという問題点があ
った。
【0023】そこで、上記課題を解決するために、シフ
トレジスタを複数の回路ブロックに分割し、スタート信
号のパルス部分が転送されている回路ブロックにのみク
ロック信号を供給し、このクロック信号による消費電力
の増大を抑制する技術が特公昭63−50717号公報
に開示されている。これは、分周回路で分周したクロッ
ク信号に同期させて、シフトレジスタを分割した回路ブ
ロックの数に相当する段数を有する選択用のシフトレジ
スタでスタート信号を転送することにより、クロック信
号の供給を必要とする回路ブロックを順次選択したもの
であるが、上記技術を双方向のシフトレジスタに適用し
たものはない。
【0024】
【課題を解決するための手段】本発明は、クロック信号
に基づき入力信号に応じた信号を出力するラッチ回路を
複数直列に接続した回路ブロックと、それぞれの回路ブ
ロックのラッチ回路にクロック信号を供給するクロック
信号制御回路と、を備え、スタート信号を該クロック信
号と同期して順次転送してなるシフトレジスタ回路にお
いて、該シフトレジスタ回路は該スタート信号を双方向
に転送することが可能であることを特徴としたものであ
り、そのことにより上記目的が達成される。
【0025】また、前記クロック制御回路に対応する回
路ブロックの前段の回路ブロックの出力信号と、後段の
回路ブロックの出力信号と、によってクロック制御回路
から供給されるクロック信号が制御されることが好まし
い。
【0026】また、前記クロック制御回路に対応する回
路ブロックの前段の回路ブロックの出力信号は、最終段
から2段目以前のラッチ回路の出力であり、後段の回路
ブロックの出力信号は、2段目以降のラッチ回路の出力
であることが好ましい。。
【0027】また、シフトレジスタの両端に、隣接する
回路ブロックへのクロック信号の供給停止を制御する付
加回路ブロックを備えたことが好ましい。
【0028】また、シフトレジスタ回路の入力信号は、
該付加回路ブロックと該回路ブロックとの間に入力され
ることが好ましい。
【0029】前記付加回路ブロックのうちスタート信号
入力側の付加回路ブロックは、スタート信号の入力に伴
い停止することが好ましい。
【0030】また、前記付加回路ブロックは、2段以上
のラッチ回路を直列接続してなることが好ましい。
【0031】また、前記クロック信号制御回路は、ブロ
ック内のラッチ回路へのクロック信号の供給を行う論理
回路を備え、該論理回路には初期化信号が入力されるこ
とが好ましい。
【0032】また、前記ラッチ回路を構成するトランジ
スタ素子は多結晶シリコン薄膜を用いることが好まし
い。
【0033】本発明は、マトリクス状に配置された複数
の画素、該画素の各列に対応して配置された複数のデー
タ信号線、該複数のデータ信号線に所定のタイミング信
号に同期して順次、映像信号データを出力するデータ信
号線駆動回路、該画素の各行に対応して配置された走査
信号線、該複数の走査信号線に所定のタイミング信号に
同期して順次走査信号を出力する走査信号線駆動回路を
有し、各走査信号線から供給される走査信号に同期して
各データ信号線から各画素に画像表示のための映像信号
が供給される液晶パネル、を備えたアクティブマトリク
ス型画像表示装置において、該データ信号線駆動回路も
しくは走査信号線駆動回路には、映像データを取り込む
ためのサンプリング信号を各データ信号線に対応して順
次出力する回路として前記シフトレジスタを使用したこ
とを特徴とするものであり、それによって上記目的が達
成される。
【0034】また、前記データ信号線駆動回路および走
査信号線駆動回路の少なくとも一方は該駆動回路を構成
する回路素子は、前記液晶パネルを構成する基板上に画
素を構成する素子と同一プロセスで形成された素子であ
ることが、好ましい。
【0035】以下、作用について説明する。
【0036】本発明によれば、クロック信号に基づき入
力信号に応じた信号を出力するラッチ回路を複数直列に
接続した回路ブロックと、それぞれの回路ブロックのラ
ッチ回路にクロック信号を供給するクロック信号制御回
路と、を備え、スタート信号を該クロック信号と同期し
て順次転送してなるシフトレジスタ回路において、該シ
フトレジスタ回路は該スタート信号を双方向に転送する
ことが可能であることを特徴としたので、シフトレジス
タ部で消費する消費電力を低減する、と同時に本発明を
例えばディスプレイ一体型ビデオカメラに適用した場合
には通常表示、鏡像表示の切り替えが可能となる。ま
た、本発明をプロジェクションに適用した場合には、通
常の床置きとして設置、天井から吊り下げての設置に対
応可能となる。
【0037】前記クロック制御回路に対応する回路ブロ
ックの前段の回路ブロックの出力信号と、後段の回路ブ
ロックの出力信号と、によってクロック制御回路から供
給されるクロック信号が制御されることを特徴としたの
で、外部にクロック信号CKの供給を制限するための大
規模な回路を接続する必要がなく、簡単な回路でクロッ
ク信号を制御することが出来るため回路規模が小さくな
る。
【0038】前記クロック制御回路に対応する回路ブロ
ックの前段の回路ブロックの出力信号は、最終段から2
段目以前のラッチ回路の出力であり、後段の回路ブロッ
クの出力信号は、2段目以降のラッチ回路の出力である
ことを特徴としたので、該クロック制御回路に対応する
回路ブロックの最終段の出力をLレベル(非アクティブ
な状態)として終了させることができる。
【0039】シフトレジスタの両端に、隣接する回路ブ
ロックへのクロック信号の供給停止を制御する付加回路
ブロックを備えたことを特徴としたので、最終回路ブロ
ックの最終出力をLレベル(非アクティブな状態)とし
て終了させることができる。すなわち、最終段の回路ブ
ロックの転送状態を完全に終了できる。
【0040】シフトレジスタ回路のスタート信号は、該
付加回路ブロックと該回路ブロックとの間に入力される
ことを特徴としたので、スタート信号が付加回路ブロッ
クから初段の回路ブロックへ転送される際、クロック信
号に対する内部クロック信号の遅延に起因し該スタート
信号が正常に転送されないという不具合は生じない。
【0041】前記付加回路ブロックのうちスタート信号
入力側の付加回路ブロックは、スタート信号の入力に伴
い停止することを特徴としたので、さらなる消費電力の
低減を可能にする。
【0042】前記付加回路ブロックは、2段以上のラッ
チ回路を直列接続してなることを特徴としたので、最終
回路ブロックの最終出力をLレベル(非アクティブな状
態)として終了させることができる。
【0043】前記クロック信号制御回路は、ブロック内
のラッチ回路へのクロック信号の供給を行う論理回路を
備え、該論理回路には初期化信号が入力されることを特
徴としたので、電源投入時における不安定な内部状態を
リフレッシュさせ、内部のラッチ回路の出力を全て正常
なLレベル(非アクティブ状態)とすることで、スター
ト信号が正常に転送されないという不具合は生じない。
【0044】前記ラッチ回路を構成するトランジスタ素
子は多結晶シリコン薄膜を用いたことを特徴としたの
で、例えば同一基板上に他の周辺回路を容易に形成でき
る。
【0045】本発明によれば、マトリクス状に配置され
た複数の画素、該画素の各列に対応して配置された複数
のデータ信号線、該複数のデータ信号線に所定のタイミ
ング信号に同期して順次、映像信号データを出力するデ
ータ信号線駆動回路、該画素の各行に対応して配置され
た走査信号線、該複数の走査信号線に所定のタイミング
信号に同期して順次走査信号を出力する走査信号線駆動
回路を有し、各走査信号線から供給される走査信号に同
期して各データ信号線から各画素に画像表示のための映
像信号が供給される液晶パネル、を備えたアクティブマ
トリクス型画像表示装置において、該データ信号線駆動
回路もしくは走査信号線駆動回路に、前記シフトレジス
タを使用したことを特徴としたので、シフトレジスタ部
で消費する消費電力を低減する、と同時に本発明を例え
ばディスプレイ一体型ビデオカメラに適用した場合には
通常表示、鏡像表示の切り替えが可能となる。また、本
発明をプロジェクションに適用した場合には、通常の床
置きとして設置、天井から吊り下げての設置に対応可能
となる。
【0046】前記データ信号線駆動回路および走査信号
線駆動回路の少なくとも一方は該駆動回路を構成する回
路素子は、前記液晶パネルを構成する基板上に画素を構
成する素子と同一プロセスで形成された素子であること
を特徴としたので、液晶パネルの額縁部分を小さくする
ことが出来、実装コストが低減出来る。
【0047】
【発明の実施の形態】以下、本発明の実施形態について
説明する。 (実施形態1)本発明の実施形態1におけるシフトレジ
スタ回路の構成図を図1に示す。本実施形態では、1ビ
ットの双方向にスタート信号の転送が可能なシフトレジ
スタ回路(図14に示されたもの)を段方向にラッチ回
路m段ずつn個の回路ブロックに分割した場合について
説明する。ただし、本発明のシフトレジスタ回路の分割
数や、各回路ブロックにおけるラッチ回路の段数は任意
であり、回路ブロック毎に段数が異なってもよい。ま
た、複数ビットのシフトレジスタ回路にも同様に本発明
を適用することができる。
【0048】図1は本発明の実施形態1におけるシフト
レジスタ回路であり、n個の回路ブロック(ラッチ回路
群)BLK1〜BLKnと付加回路ブロック(付加ラッ
チ回路群)BLKx、BLKyとこれら回路ブロック群
BLK1〜BLKnに対応して設けられたクロック信号
制御回路CTRL1〜CTRLn、およびアナログスイ
ッチASW1〜6によって構成されている。
【0049】n個の回路ブロックBLK1〜BLKn
は、入出力が順次直列に接続され、スタート信号STは
アナログスイッチASW1、ASW2、ASW4、AS
W5を介して付加回路ブロックBLKx、CTRL1,
BLKy、CTRLnにそれぞれ接続される。前記シフ
トレジスタ回路のクロック信号CKは付加回路ブロック
BLKx、BLKyとクロック信号制御回路CTRL1
〜CTRLnに接続され、該クロック制御回路では、そ
れぞれ内部クロック信号CK1〜CKn、およびこれら
の反転信号であるクロック信号/CK1〜/CKnを生
成し、それぞれの回路ブロックBLK1〜BLKnに供
給している。
【0050】各クロック信号制御回路CTRL1〜CT
RLnはセット端子S、リセット端子Rを備えており、
クロック信号制御回路CTRL1のセット端子Sにはア
ナログスイッチASW2を介したスタート信号STと、
アナログスイッチASW3を介した回路ブロックBLK
xの出力OUTxが接続されている。CTRL2〜CT
RLnのセット端子Sには、それぞれ対応する回路ブロ
ックの1つ前の回路ブロックのパラレル出力における最
終段から2段以前の出力が接続される。図1において
は、最終段から2段目の出力がクロック信号制御回路C
TRL2〜CTRLnのセット端子Sに接続している。
そして、リセット端子Rにはそれぞれ対応する回路ブロ
ックの1つ後の回路ブロックにおけるパラレル出力にお
いて2段以降の出力が接続される。図1においては、2
段目の出力がクロック信号制御回路CTRL1〜CTR
L(n−1)のリセット端子Rに接続している。
【0051】クロック信号制御回路CTRLnのリセッ
ト端子Rには、アナログスイッチASW5を介したスタ
ート信号STと、アナログスイッチASW6を介した回
路ブロックBLKyの出力OUTyとが接続される。そ
して、スタート信号STの転送方向を決定するスキャン
信号LR、および反転信号の/LRが、回路ブロックB
LK1〜BLKn、クロック信号制御回路CTRL1〜
CTRLn、付加回路ブロックBLKx、BLKyに接
続している。
【0052】上記、回路ブロックBLK1〜BLKnは
それぞれm段に直列接続された双方向にスタート信号S
Tを転送可能なラッチ回路LT1〜LTmからなる。そ
して、クロック制御回路CTRL1〜CTRLnから出
力される内部クロック信号CK1〜CKn、および内部
クロック信号/CK1〜/CKnはそれぞれ対応した回
路ブロック内のラッチ回路LT1〜LTmに供給され、
これらの各出力信号OUT1,1〜OUT1,mは外部
に出力される。また、以降の回路ブロックBLK2〜B
LKnの出力OUT2,1〜OUTn,mについても同
様であり、OUT1,1〜OUTn,mがシフトレジス
タ回路のパラレル出力として外部に送り出されることと
なる。また、スキャン信号LR、および/LRは、すべ
てのラッチ回路に接続されている。
【0053】付加回路ブロックBLKx、BLKyは、
2段のラッチ回路を直列接続したものであり、スタート
信号STは回路ブロックBLKxのラッチ回路LT1に
アナログスイッチASW1を、回路ブロックBLKyの
ラッチ回路LT2にアナログスイッチASW4を、それ
ぞれ介して接続されている。
【0054】図2は、クロック信号制御回路CTRLi
(iは1≦i≦nの整数)の構成例を示している。クロ
ック信号制御回路は、NORゲート21、22、クロッ
クドインバータ23、24、および各1個のNANDゲ
ート25、インバータ26から構成される。同図に示す
ように、NORゲート21、22の入出力を相互に接続
してRSフリップフロップ回路を構成し、NORゲート
21の他方の入力にセット端子Sを、NORゲート22
の他方の入力にリセット端子Rを接続する。該回路の出
力Qに制御端子にスキャン信号バー/LRを接続したク
ロックドインバータ24を、出力/Qには、に制御端子
にスキャン信号LRを接続したクロックドインバータ2
3を接続する。そして、これらの2つの出力を選択信号
SBiとし、NANDゲート25の一方の端子に入力
し、他方の入力端子にはクロック信号CKを入力する。
これの出力を内部クロック信号/CKi(1≦i≦m)
とし、インバータ26を介した信号/CKiの反転信号
を内部クロック信号CKi(1≦i≦m)とする。
【0055】スキャン信号LRがアクティブの場合、ク
ロックドインバータ23が通常のインバータとして機能
し、クロックドインバータ24はハイインピーダンスと
なる。このため、セット端子Sが一旦アクティブとなれ
ば、出力/Qが非アクティブとなり、クロックドインバ
ータ23を介して選択信号SBiがアクティブとなる。
次に、セット端子Sが非アクティブとなっても選択信号
SBiのアクティブ状態を保持する。また、リセット端
子Rの入力が一旦アクティブとなると、選択信号SBi
が非アクティブとなり、その後リセット端子Rの入力が
非アクティブに戻っても選択信号SBiの非アクティブ
状態は保持される。
【0056】スキャン信号LRが非アクティブの場合
は、クロックドインバータ23がハイインピーダンスと
なり、クロックドインバータ24は通常のインバータと
して機能する。このため、リセット端子Rが一旦アクテ
ィブとなれば、出力Qが非アクティブとなり、クロック
ドインバータ24を介し、選択信号SBiがアクティブ
となる。セット端子Sが非アクティブとなっても選択信
号SBiのアクティブ状態を保持する。また、セット端
子Sの入力が一旦アクティブとなると、選択信号SBi
が非アクティブとなり、その後セット端子Sの入力が非
アクティブに戻っても選択信号SBiの非アクティブ状
態は保持される。
【0057】上記、選択信号SBiはスキャン信号LR
がアクティブのときは、セット端子Sの入力がアクティ
ブになってから、リセット端子Rがアクティブとなるま
での期間アクティブ状態となり、内部クロック信号CK
i、該信号の反転信号である内部クロック信号/CKi
が出力される。
【0058】また、スキャン信号LRが非アクティブの
ときには、リセット端子Rの入力がアクティブになって
から、セット端子Sがアクティブとなるまでの期間アク
ティブ状態となり、内部クロック信号CKi、該信号の
反転信号である内部クロック信号/CKiが出力され
る。
【0059】次に動作について説明する。図3は実施形
態1のシフトレジスタ回路の動作を示すタイムチャート
である。本実施形態においては、各回路ブロックBLK
iが16段(m=16)のラッチ回路LT1〜16で構
成されているものとする。また、クロック信号1周期を
期間Tとし、内部クロック信号/CK1〜/CKnにつ
いての説明は省略する。
【0060】まず、スキャン信号LRがアクティブの場
合について説明する。スキャン信号LRがアクティブの
場合、図1におけるアナログスイッチASW1、ASW
2、ASW6が導通状態、アナログスイッチASW3、
ASW4、ASW5が非導通状態となり、図14に示さ
れたラッチ回路において、クロックドインバータ10
1、104が通常のインバータとして機能し、クロック
ドインバータ107、108がハイインピーダンスとな
る。
【0061】スタート信号STがHレベルに立ち上がる
とクロック制御回路CTRL1のセット端子SがHレベ
ル(アクティブ)となり、少し遅れて選択信号SB1が
Hレベルとなることで内部クロック信号CK1が回路ブ
ロックBLK1に供給され始める。
【0062】そして、この内部クロック信号CK1が立
ち上がると、付加回路ブロックBLKx(ラッチ回路2
段)を介してスタート信号STが回路ブロックBLK1
に入力され、当該回路ブロックにおける第1段のラッチ
回路LT1の出力OUT1,1が時刻t1にHレベル
(アクティブ)となる。また、この内部クロック信号C
K1が時刻t2に立ち下がると、第2段のラッチ回路L
T2の出力OUT1,2がHレベルに立ち上がる。これ
らの出力信号OUT1,1とOUT1,2はそれぞれの
期間Tの後にLレベルにもどり、以降内部クロック信号
の立ち上がりと立ち下がりのたびに出力信号OUT1,
3〜OUT1,16が順次期間TずつHレベルとなる。
【0063】次に、時刻t3に前記出力信号OUT1,
15がHレベルに立ち上がると、クロック信号制御回路
CTRL2のセット端子SがHレベルとなり、少し遅れ
て選択信号SB2がHレベルとなるので、内部クロック
信号CK2が回路ブロックBLK2に供給され始める。
そして、時刻t4における内部クロック信号CK2の2
回目の立ち上がり(スキャン信号LRが非アクティブ状
態時、後述する理由から期間Tだけマージンを必要とす
る)で、回路ブロックBLK2の第1段のラッチ回路L
T1の出力信号OUT2,1がHレベルとなる。また、
第2段のラッチ回路LT2の出力信号OUT2,2がH
レベルとなる時刻t5にクロック信号制御回路CTRL
1のリセット端子RにHレベルが入力され、選択信号S
B1がLレベルとなることで内部クロック信号CK1が
停止する。また、この内部クロック信号CK1は回路ブ
ロックBLK1の最終段ラッチ回路LT16の出力信号
OUT1,16が立ち上がってからクロック1パルス
分、余分に回路ブロックBLK1に供給することでラッ
チ回路LTmがLレベルを取り込み、保持し、出力信号
OUT1,16を正常なLレベルとして終了させること
ができる。
【0064】この内部クロックCKiが1パルス分マー
ジンを必要とする理由を図9、図15をもとに説明す
る。図15は、ラッチ回路2段分(図9)のタイムチャ
ートである。まず、図15において、時刻t1に反転ク
ロック信号/CKiがアクティブとなることで、ラッチ
回路LT(k+1)におけるクロックドインバータ96
は通常のインバータとして機能し、クロックドインバー
タ95はハイインピーダンスとなり、前段ラッチ回路L
Tkの出力OUTkのHレベルを取り込みOUT(k+
1)がHレベルを出力する。次に、クロック信号CKi
がアクティブとなる時間T2にラッチ回路LT(k+
1)のクロックドインバータ95がインバータとして機
能し、クロックドインバータ96がハイインピーダンス
となることでOUT(k+1)はHレベルを保持する。
最後に、再び反転クロック信号/CKiがアクティブと
なる時間t3に前段ラッチ回路LTkの出力OUTkの
Lレベルを取り込みOUT(k+1)がLレベルを出力
する。従って出力OUT(k+1)が立ち上がってから
立ち下がるためには、少なくとも時刻t1〜t3までの
時間、つまりクロック信号1パルス分マージンを必要と
する。
【0065】このようにして、回路ブロックBLK1は
選択信号SB1がHレベル(アクティブ)となる期間だ
け内部クロック信号が供給され、転送動作を開始し、そ
して完了する。以降のブロックについても同様の動作が
行われることにより、クロック信号CKが順に内部クロ
ック信号CK2〜CKnとして回路ブロックBLK2〜
BLKnに供給され、時刻t6に最終回路ブロックBL
Knの最終段のラッチ回路LT16の出力信号OUT
n,16がHレベルとなる。
【0066】そして、ラッチ回路2段からなる付加回路
ブロックBLKyから時刻t7にリセット信号となるO
UTyがHレベルとなり、最終のクロック信号制御回路
CTRLnのリセット端子RにHレベルを入力すること
で、内部クロック信号CKnの供給が停止させる。この
付加回路ブロックBLKx、BLKyは最終段の回路ブ
ロックの転送動作を完全に終了させるために付加され
る。
【0067】次に、スキャン信号が非アクティブの場合
について説明する。スキャン信号が非アクティブの場
合、図1のアナログスイッチASW3、ASW4、AS
W5が導通状態、アナログスイッチASW1、ASW
2、ASW6が非導通状態となり、図14に示されたラ
ッチ回路において、クロックドインバータ107、10
8が通常のインバータとして機能し、クロックドインバ
ータ101、104がハイインピーダンスとなる。
【0068】スタート信号STは付加回路ブロックBL
Kyとクロック信号制御回路CTRLnのリセット端子
Rに入力され、内部クロック信号CKnが供給を開始
し、付加回路ブロックBLKyを介したスタート信号S
Tが回路ブロックBLKnのラッチ回路LTmに入力さ
れ、内部クロック信号CKnに同期して、ラッチ回路L
Tm、LT(m−1)〜LT1の順に転送される。そし
て、最終回路ブロックとなる回路ブロックBLK1への
内部クロック信号CK1の供給が付加回路ブロックBL
Kxからの出力OUTxがクロック信号制御回路のセッ
ト端子Sに入力されることで停止する。
【0069】したがって、スキャン信号がアクティブの
場合とは逆にOUTn,mからOUTY1,1の順に出
力を得ることができる。
【0070】以上説明したように、本発明におけるシフ
トレジスタ回路はスタート信号STがHレベルとなるパ
ルス部分を転送する回路ブロックBLKiにのみクロッ
ク信号CKを供給している。したがって、このクロック
信号CKはシフトレジスタ回路全体のほぼ1/nのラッ
チ回路にのみ供給されるために、信号線における寄生容
量やクロックドインバータ102、103、105、1
06(図14)のゲート容量などで消費される電力を低
減できる。
【0071】しかも、クロック信号のCKの供給の開始
と終了のタイミングパルスを、前後の回路ブロックBL
K1〜BLKnや付加回路ブロックBLKx、BLKy
のラッチ回路L1、LT2の出力から取得しているので
簡単な回路構成のクロック信号制御回路CTRL1〜C
TRLnを設けるだけでクロック信号の供給を制御する
ことができ、回路規模が必要以上に大きくなることがな
い。また、外部にクロック信号CKの供給を制限するた
めの大規模な回路を接続する必要がないことから、実装
面においても信頼性の向上やコストダウンを図ることが
できる。また、上記シフトレジスタ回路は、単結晶シリ
コントランジスタを用いて形成した場合にも有効である
が、特に多結晶シリコン薄膜トランジスタを用いて形成
した場合に効果が顕著となる。これは、多結晶シリコン
薄膜トランジスタの素子特性が単結晶シリコントランジ
スタに比べて劣るために、素子サイズを大きくする必要
があり、これに伴って回路容量が大きくなることと、こ
の素子特性が劣ることにより駆動電圧が高くなることか
らクロック信号による消費電力が大きくなることによ
る。
【0072】(実施形態2)本発明の第2の実施形態に
ついて図4を用いて説明する。これは実施形態1で述べ
たシフトレジスタ回路のスタート信号STの入力箇所、
付加回路ブロックBLKx、BLKyへのクロック信号
の供給方法を変更したものであり、基本的な動作につい
ては実施形態1と同様である。
【0073】同図において、スタート信号STが、アナ
ログスイッチASW1を介し付加回路ブロックBLKx
と回路ブロックBLK1の間に、アナログスイッチAS
W2を介しクロック信号制御回路CTRL1のセット端
子Sに、アナログスイッチASW4を介し付加回路ブロ
ックBLKyと回路ブロックBLKnの間に、アナログ
スイッチASW5を介しクロック信号制御回路CTRL
nのリセット端子Rにそれぞれ入力される。また、付加
回路ブロックBLKxのラッチ回路LT1からの出力O
UTxはASW3を介しクロック信号制御回路CTRL
1のセット端子Sに、付加回路ブロックBLKyのラッ
チ回路LT2からの出力OUTyはASW6を介してク
ロック信号制御回路CTRLnのリセット端子Rに入力
される。そして、付加クロック信号制御回路CTRL
x、CTRLyを配置し、それぞれにクロック信号CK
を、付加クロック信号制御回路CTRLxにはスキャン
信号バー/LRが、付加クロック信号制御回路CTRL
yにはスキャン信号LRが入力される。
【0074】図5に付加クロック信号制御回路の構成を
示す。この付加クロック信号制御回路は、NANDゲー
ト51、53とインバータ52、54からなり、NAN
Dゲート51、53のそれぞれの2本の入力のうち一方
の入力にクロック信号CKが入力される。また、他方の
入力に付加クロック信号制御回路CTRLxの場合は、
スキャン信号バー/LRが、付加クロック信号制御回路
CTRLyの場合は、スキャン信号LRが入力され、内
部クロック信号CKx、/CKx、およびCKy、/C
Kyが生成される。そして内部クロック信号CKx、/
CKxが付加回路ブロックBLKxに、および内部クロ
ック信号CKy、/CKyが付加回路ブロックBLKy
にそれぞれ供給される。
【0075】次に、図4を用いて動作を説明する。ここ
では、付加回路ブロックBLKx、BLKy部分につい
ての説明を行う。他の基本動作については、実施形態1
と同様である。
【0076】ただし、スタート信号STとシフトレジス
タ回路のパラレル出力信号OUT1,1〜OUTn,m
は、付加回路ブロックBLKx、BLKy内の2段のラ
ッチ回路を介さないので出力のタイミングがTだけ早く
なる。
【0077】まず、スキャン信号LRが、アクティブ状
態の場合について説明を行う。スキャン信号LRが、ア
クティブ状態の場合、アナログスイッチASW1、AS
W2、ASW6が導通状態であり、残りのアナログスイ
ッチは非導通状態である。スキャン信号LRがアクティ
ブであるため、付加クロック信号制御回路CTRLyが
内部クロック信号CKy、/CKyを供給し付加回路ブ
ロックBLKyは通常動作を行うが、付加クロック信号
制御回路CTRLxは内部クロック信号CKx、/CK
xを供給せず、付加回路ブロックBLKxは停止状態と
なり、実施形態1と同様の動作を行う。
【0078】次に、スキャン信号LRが、非アクティブ
状態の場合の説明を行う。スキャン信号LRが、非アク
ティブ状態の場合、アナログスイッチASW1、ASW
2、ASW6が非導通状態であり、残りのアナログスイ
ッチは導通状態となる。上述した場合とは逆に付加回路
ブロックBLKxは通常動作を行うが、付加回路ブロッ
クBLKyは停止状態となる。すなわち、実施形態1で
は付加回路ブロックBLKx、BLKyとも動作を行っ
ていたのが、どちらか一方の付加回路ブロックだけが動
作していることとなり、消費電力の削減が図れる。 し
たがって、実施形態1と同様の効果を有するだけでな
く、更なる消費電力の低減が可能となる。
【0079】さらに、実施形態1の構成であれば、例え
ばスキャン信号LRがアクティブ時、スタート信号ST
の転送は付加回路ブロックBLKxではクロック信号C
Kで、その後の回路ブロックBLK1では内部クロック
信号CK1に同期して転送される。このクロック信号C
Kと内部クロック信号CK1とを比較すると、内部クロ
ック信号CK1の負荷が大きく、通過するトランジスタ
の数が多いため内部クロックCK1の遅延が大きい。し
たがって、実施形態1の構成ではスタート信号STが付
加回路ブロックBLKxから回路ブロックBLK1に転
送される際に、クロック信号の遅延に起因して正常に転
送されない可能性があるが実施形態2の構成ではこうい
ったことは起こらない。
【0080】(実施形態3)実施形態1及び2における
クロック信号制御回路の他の構成について図6を用いて
説明する。図6に示す本実施形態のクロック信号制御回
路CTRLiは図2に対し、NANDゲート67を追加
し、初期化信号INITを入力し、クロックドインバー
タの制御端子に入力されるスキャン信号LR、/LRを
入れ替えた構成である。
【0081】本発明に使用したシフトレジスタ回路を構
成するラッチ回路は正帰還がかかる構成となっているた
め、電源投入時の内部状態によってはラッチ回路の出力
がアクティブになるものがある。実施形態1及び2にお
いては、シフトレジスタ回路におけるある特定段(ラッ
チ回路)の出力信号を用いてクロック信号制御回路を開
閉しているので、電源投入時にその特定段(特にリセッ
トをかけているラッチ回路の出力)の出力がアクティブ
となっていると、その前の回路ブロックへのクロック信
号の供給が遮断される。その結果、当該回路ブロックの
シフトレジスタ回路では信号の走査が行われない。
【0082】前記問題を回避するためには、少なくとも
電源投入時にすべてのラッチ回路の出力を非アクティブ
とする必要がある。本構成では電源投入時に初期化信号
INITを入力することで、セット端子S、リセット端
子Rの状態にかかわらず、すべてのラッチ回路にクロッ
ク信号を供給することができる。この状態でスタート信
号を走査することにより、1走査期間後にはすべてのラ
ッチ回路の出力が非アクティブとなる。その結果、以降
の走査期間においては実施形態1及び2に示された動作
を行っても上述した不具合を防止できる。
【0083】(実施形態4)本発明の第4の実施形態に
よるアクティブマトリクス型画像表示装置について説明
する。
【0084】本実施形態における画像表示装置は図7に
示すアクティブマトリクス型の液晶表示装置でのデータ
信号線駆動回路SDa走査信号線駆動回路GDaの少な
くとも一方に上記実施形態1もしくは2に示されたシフ
トレジスタ回路を用いたものである。
【0085】動作については、シフトレジスタ回路を各
回路ブロックに分割し、選択的に動作させる構成である
ので消費電力削減の効果を得ると同時にスキャン信号L
Rの状態を変えることで左右反転、上下反転が可能とな
る。従って、本発明をディスプレイ一体型ビデオカメラ
に適用した場合には通常表示、鏡像表示の切り替えが可
能となり、本発明をプロジェクションに適用した場合に
は、通常の床置きとして設置、天井から吊り下げての設
置に対応可能となる。
【0086】また、これらの駆動回路を単結晶シリコン
を用いるIC(集積回路)を用い、液晶パネルARYに
対し、外付けとした構成としてもよいが、多結晶シリコ
ン薄膜トランジスタを用い、これら駆動回路と液晶パネ
ルARYとを同一の基板上に形成してもよい。この場合
には実施形態1で述べたように効果が顕著である。
【0087】
【発明の効果】以上のように本発明によれば、シフトレ
ジスタ回路における転送動作が必要となる回路ブロック
にのみ順次クロック信号を供給するので、このクロック
信号をシフトレジスタ回路全体に供給する場合に比べ、
信号線の寄生容量や、ラッチ回路のゲート容量などで消
費される電力を大幅に低減できる。しかも、前後の回路
ブロックの出力信号によって、各回路ブロックへのクロ
ック信号の供給を制御できるので、シフトレジスタ回路
の規模が大きくなることがない。さらには、双方向の転
送動作にも対応可能となっているため、本発明をディス
プレイ一体型ビデオカメラに適用した場合には通常表
示、鏡像表示の切り替えが可能となり、本発明をプロジ
ェクションに適用した場合には、通常の床置きとして設
置、天井から吊り下げての設置に対応可能となる。。
【図面の簡単な説明】
【図1】本発明の実施形態1におけるシフトレジスタ回
路の構成を示すブロック図である。
【図2】本発明におけるクロック信号制御回路の構成を
示す図である。
【図3】本発明の実施形態1におけるシフトレジスタ回
路の動作を説明するタイムチャートである。
【図4】本発明の実施形態2におけるシフトレジスタ回
路の構成を示すブロック図である。
【図5】本発明の実施形態2における付加クロック信号
制御回路の構成を示すブロック図である。
【図6】本発明の実施形態3におけるクロック信号制御
回路の構成を示すブロック図である。
【図7】本発明の実施形態4におけるアクティブマトリ
クス型画像表示装置の構成を示すブロック図である。
【図8】従来のシフトレジスタ回路の構成を示すブロッ
ク図である。
【図9】従来のシフトレジスタ回路を構成するラッチ回
路の構成を示すブロック図である。
【図10】従来のアクティブマトリクス型液晶表示装置
の構成を示すブロック図である。
【図11】従来の画像表示装置のデータ信号線駆動回路
の構成を示すブロック図である。
【図12】従来のアクティブマトリクス型液晶表示装置
の画素の構成を示す図である。
【図13】双方向シフトレジスタ回路の構成を示すブロ
ック図である。
【図14】双方向シフトレジスタ回路を構成するラッチ
回路の構成を示すブロック図である。
【図15】ラッチ回路2段分のタイムチャートである。
【符号の説明】 SD データ信号線駆動回路 GD 走査信号線駆動回路 SPS データ信号線駆動回路のスタート信号 SPG 走査信号線駆動回路のスタート信号 CKS データ信号線駆動回路のクロック信号 CKG 走査信号線駆動回路のクロック信号 SL データ信号線 GL 走査信号線 CTRL クロック信号制御回路 BLK 回路ブロック ST スタート信号 ASW アナログスイッチ CK クロック信号 LT ラッチ回路 OUT 出力信号 LR スキャン信号 SBi 選択信号 S セット端子 R リセット端子 CKi 内部クロック信号

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 クロック信号に基づき入力信号に応じた
    信号を出力するラッチ回路を複数直列に接続した回路ブ
    ロックと、それぞれの回路ブロックのラッチ回路にクロ
    ック信号を供給するクロック信号制御回路とを備え、ス
    タート信号を該クロック信号と同期して順次転送してな
    るシフトレジスタ回路において、 前記シフトレジスタ回路は前記スタート信号を双方向に
    転送することが可能であることを特徴とするシフトレジ
    スタ回路。
  2. 【請求項2】 前記クロック制御回路に対応する回路ブ
    ロックの前段の回路ブロックの出力信号と、後段の回路
    ブロックの出力信号と、によってクロック制御回路から
    供給されるクロック信号が制御されることを特徴とする
    請求項1記載のシフトレジスタ回路。
  3. 【請求項3】 前記クロック制御回路に対応する回路ブ
    ロックの前段の回路ブロックの出力信号は、最終段から
    2段目以前のラッチ回路の出力であり、後段の回路ブロ
    ックの出力信号は、2段目以降のラッチ回路の出力であ
    ることを特徴とする請求項2記載のシフトレジスタ回
    路。
  4. 【請求項4】 シフトレジスタの両端に、隣接する回路
    ブロックへのクロック信号の供給停止を制御する付加回
    路ブロックを備えたことを特徴とする請求項3記載のシ
    フトレジスタ回路。
  5. 【請求項5】 シフトレジスタ回路のスタート信号は、
    該付加回路ブロックと該回路ブロックとの間に入力され
    ることを特徴とする請求項4記載のシフトレジスタ回
    路。
  6. 【請求項6】 前記付加回路ブロックのうちスタート信
    号入力側の付加回路ブロックは、スタート信号の入力に
    伴い停止することを特徴とする請求項4記載のシフトレ
    ジスタ回路。
  7. 【請求項7】 前記付加回路ブロックは、2段以上のラ
    ッチ回路を直列接続してなることを特徴とする請求項4
    記載のシフトレジスタ回路。
  8. 【請求項8】 前記クロック信号制御回路は、回路ブロ
    ック内のラッチ回路へのクロック信号の供給を行う論理
    回路を備え、該論理回路には初期化信号が入力されるこ
    とを特徴とする請求項4記載のシフトレジスタ回路。
  9. 【請求項9】 前記ラッチ回路を構成するトランジスタ
    素子は多結晶シリコン薄膜を用いたことを特徴とする請
    求項1〜8記載のシフトレジスタ回路。
  10. 【請求項10】 マトリクス状に配置された複数の画
    素、該画素の各列に対応して配置された複数のデータ信
    号線、該複数のデータ信号線に所定のタイミング信号に
    同期して順次映像信号データを出力するデータ信号線駆
    動回路、該画素の各行に対応して配置された走査信号
    線、該複数の走査信号線に所定のタイミング信号に同期
    して順次走査信号を出力する走査信号線駆動回路を有
    し、各走査信号線から供給される走査信号に同期して各
    データ信号線から各画素に画像表示のための映像信号が
    供給される液晶パネルを備えたアクティブマトリクス型
    画像表示装置において、 前記データ信号線駆動回路もしくは走査信号線駆動回路
    には、請求項1〜9のうちいずれかに記載のシフトレジ
    スタを使用したことを特徴とする画像表示装置。
  11. 【請求項11】 前記データ信号線駆動回路および走査
    信号線駆動回路の少なくとも一方の駆動回路を構成する
    回路素子は、前記液晶パネルを構成する基板上に画素を
    構成する素子と同一プロセスで形成された素子であるこ
    とを特徴とする請求項10記載の画像表示装置。
JP22958896A 1996-08-30 1996-08-30 シフトレジスタ回路および画像表示装置 Expired - Fee Related JP3325780B2 (ja)

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