JP2018142653A - 半導体装置及びその製造方法、電力変換装置 - Google Patents
半導体装置及びその製造方法、電力変換装置 Download PDFInfo
- Publication number
- JP2018142653A JP2018142653A JP2017036899A JP2017036899A JP2018142653A JP 2018142653 A JP2018142653 A JP 2018142653A JP 2017036899 A JP2017036899 A JP 2017036899A JP 2017036899 A JP2017036899 A JP 2017036899A JP 2018142653 A JP2018142653 A JP 2018142653A
- Authority
- JP
- Japan
- Prior art keywords
- region
- space
- semiconductor device
- conductivity type
- silicon carbide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】Vthの低下が少なく、かつ低界面準位密度を得られる半導体装置及びその製造方法並びにこの半導体装置を用いた電力変換装置を提供する。【解決手段】半導体装置の製造方法であって、炭化ケイ素基板11の一方の主面に第1導電型のエピタキシャル層12を形成し、エピタキシャル層12の一部に、第2導電型の領域14を形成し、第2導電型の領域14に接するように、第1導電型の領域13を形成し、炭化ケイ素基板11を収容する空間を不活性ガスを含む雰囲気に調整して該空間を昇温し、昇温した前記空間内に酸素ガスを通気して前記炭化ケイ素基板11を酸化し、前記空間を不活性ガスを含む雰囲気に調整して該空間を降温する半導体装置の製造方法である。【選択図】 図2
Description
本発明は、半導体装置及びその製造方法、電力変換装置に関する。
インバータを構成するパワーデバイスとして、MOSFET(金属酸化膜半導体電界効果トランジスタ)が知られており、SiC(炭化珪素)を用いたパワーMOSFET(以下、単にSiCパワーMOSFETという。)が近年注目されている。SiCは、Si(珪素)と比較して絶縁破壊電界強度が約7倍、禁制帯幅が約3倍と大きいため、SiCパワーMOSFETにおいて、耐圧を確保するためのドリフト層(エピタキシャル層)の厚さを薄くすることができる。従って、Siを用いたパワーMOSFETと比較して、オン抵抗を低減することができ、パワーデバイスを低損失化することが可能である。
SiCとしては、例えば結晶性の良好な4H−SiCの適用が検討されている。しかしながら、4H−SiC等のSiCを用いたパワーMOSFETでは、チャネル移動度が理論予測値より低くなることが知られている。従って、オン抵抗の低減の観点から、SiCパワーMOSFETにおけるチャネル移動度の向上が求められている。
SiCパワーMOSFETにおいてチャネル移動度が低下する原因として、チャネル界面における界面準位の増加が挙げられる。例えば非特許文献1には、ゲート絶縁膜形成時に、1100℃程度でSiC表面を単純に熱酸化したときに、チャネル表面付近に炭素を過剰に含む層が形成されることで、界面準位が増加し、これにより、反転層チャネルでのキャリア移動度が低下する点が指摘されている。
界面準位を低減させる方法として、一酸化窒素や亜酸化窒素を用いてアニールする方法が知られている(非特許文献2参照)。また、界面準位を低減させる方法として、非特許文献3には、RTA装置を用いて酸化する方法が提案されている。
T.Zheleva,et al.,"Transition layers at the SiO2/SiC interface",Apply Physics Letters 93,022108 (2008)
M.Noborio,J.Suda,S.Beljakowa,M.Krieger,and T.Kimoto,phys.stat.sol.(a)206,2374 (2009)
R.H.Kikuchi et al.,APL 105,032106
非特許文献2に記載の方法では、アニール処理により、SiC/SiO2界面に窒素が導入されるため、窒素が正の固定電荷として振る舞い、Vthが低下してノーマリーオンとなる可能性がある。
一方、非特許文献3に記載の方法では、酸素分圧と酸化温度とを調整することにより、SiCを酸化してSiO2を生成する際に炭素をCOとして脱離させることができるため、チャネル表面付近における炭素の量を低減することができ、Vthの低下を抑制しつつ、低い界面準位密度を得ることが可能である。
しかしながら、一般に用いられるRTA装置は高温仕様ではなく、また一般にはRTA装置は枚葉式であるため、非特許文献3に記載の方法は、プロセスコストの観点から、SiCパワーMOSFETの量産には適さない。
そこで、本発明の目的は、Vthの低下が少なく、かつ低界面準位密度を得られる半導体装置及びその製造方法並びにこの半導体装置を用いた電力変換装置を提供することにある。
本発明に係る半導体装置の製造方法の好ましい実施形態としては、半導体装置の製造方法であって、炭化ケイ素基板の一方の主面に第1導電型のエピタキシャル層を形成し、前記エピタキシャル層の一部に、第2導電型の領域を形成し、前記第2導電型の領域に接するように、第1導電型の領域を形成し、前記炭化ケイ素基板を収容する空間を不活性ガスを含む雰囲気に調整して該空間を昇温し、昇温した前記空間内に酸素ガスを通気して前記炭化ケイ素基板を酸化し、前記空間を不活性ガスを含む雰囲気に調整して該空間を降温することを特徴とする。
また、本発明に係る半導体装置の好ましい実施形態としては、第1導電型の炭化ケイ素基板と、前記炭化ケイ素基板の一方の主面に形成された第1導電型のエピタキシャル層と、前記エピタキシャル層の一部に形成された第2導電型の領域と、第2導電型の領域に接する第1導電型の領域と、前記エピタキシャル層上に形成された、二酸化ケイ素を主成分とするゲート絶縁膜と、を有し、前記エピタキシャル層と前記ゲート酸化膜との界面近傍の領域における、Si−C結合に対するC−C結合の存在比率が、7.2%以下であることを特徴とする。
また、本発明に係る電力変換装置の好ましい実施形態としては、上記した実施形態に係る半導体装置をスイッチング素子として有することを特徴とする。
本発明によれば、Vthの低下が少なく、かつ低界面準位密度を得られる半導体装置及びその製造方法並びにこの半導体装置を用いた電力変換装置を実現することができる。
本発明者らは、枚葉式と比較してプロセスコストを低減可能な、バッチ式の縦型炉を用いてSiCを酸化する際の、縦型炉内の酸素分圧及び温度の影響について検討したところ、以下の知見を得た。
即ち、RTA装置を用いた場合には、昇降温に掛かる時間が短いため、昇降温中の雰囲気が酸化膜に与える影響は小さいが、炉体を用いる酸化膜形成プロセスにおいては、昇降温中の雰囲気の調整が、酸化膜における炭素成分の低減において重要である事を見出した。
また、例えばパワー用途において一般的に用いられる、NチャネルのSiC−MOSFETを製造する際には、P型のベース領域に注入した不純物イオンのプロファイルが、酸化処理の際に変化するため、その変化状態を見越したイオン注入を行うことで、SiC−MOSFETにおいて、所望のVthを得られる事を見出した。
まず、縦型炉を用いてSiCを酸化する際の、酸素分圧及び酸化温度の影響について説明する。SiCを酸化する場合、Siは酸素と結合してSiO2を生成し、Cは酸素と結合してCOを生成し、COガスとして酸化膜外に脱離するのが、ゲート絶縁膜の形成にとって理想的な反応である。即ち、COを生成しなかった余剰炭素は、C−C結合を生成する場合があり、この余剰炭素(C−C結合)が酸化膜に残留すると、界面準位増加の原因となる。このため、酸化膜における余剰炭素(C−C結合)の量は、極力低減することが望ましい。
SiCの酸化において、COの生成を促進するためには、(1)酸化温度を高温とする、(2)酸素分圧を下げることが有効である。一方、酸化温度を高温とし、かつ非常に低い酸素分圧下で酸化を行うと、SiC表面のSiが昇華し、面荒れの原因となる。
例えば、Si半導体装置形成プロセスでは、不活性ガス中でSi基板を高温に暴露すると、表面のSiが昇華し、面荒れの原因となる。このため、一般に、1000℃以上の高温でSi基板を酸化する時には、不活性ガス等で希釈した酸素雰囲気中で昇温し、Si表面をわずかに酸化することで、面荒れを防止している。
SiC半導体装置形成プロセスにおいても同様に、高温下、不活性ガス雰囲気中でアニール等の熱処理を行うと面荒れが生じるため、不活性ガス等による希釈酸素雰囲気中で昇温することが、面荒れ防止には有効である。一方、昇温時に酸素を通気すると、低温での酸化反応を伴うため、余剰炭素が発生し易い。
従って、SiCの酸化において、面荒れを防止しつつ、CO脱離を促進するには、適切な酸化温度と酸素分圧を選択することが求められる。以上の点を考慮して、SiCを酸化してSiO2膜を形成するときに、成膜体において低界面準位密度を得られる酸化温度及び酸素分圧の条件について、以下に図1〜3により検討した。
図1に、縦型炉の炉内温度を昇温して、SiCを酸化し、次いで縦型炉の炉内温度を降温してキャパシタを作成したときの、昇温工程及び降温工程の気体雰囲気と、得られたキャパシタにおける界面準位密度Ditとの関係を検証した結果を示す。図1中(1)は、窒素雰囲気中で昇温し、酸化し、窒素雰囲気中で降温した仕様(N2/N2と呼称する)であり、(2)は、酸素雰囲気中で昇温し、酸化し、窒素雰囲気中で降温した仕様(O2/N2と呼称する)であり、(3)は、窒素雰囲気中で昇温し、酸化し、酸素雰囲気中で降温した仕様(N2/O2と呼称する)であり、(4)は、酸素雰囲気中で昇温し、酸化し、酸素雰囲気中で降温した仕様(O2/O2と呼称する)である。
図1に示すように、各キャパシタの界面準位密度Ditは、(1)のN2/N2の仕様が最も低く、次いで(2)のO2/N2の仕様と(3)のN2/O2の仕様が低く、(4)のO2/O2の仕様が最も高い結果となった。この結果から、昇温時及び降温時の両ステップにおける、低温状態での酸化が、界面準位密度Dit増加の原因になっていると推定できる。
従って、界面準位密度低減の観点からは、SiCを酸化して酸化膜を形成する際には、図2(a)に示すレシピシーケンスを採用し、昇温時及び降温時には、加熱炉内に酸素を流さず、不活性ガス雰囲気とすることが望ましい。
また、昇温時及び降温時に加熱炉内に酸素ガスを流す場合には、界面準位密度低減には、酸素ガスを不活性ガス等により希釈すること、即ち酸素分圧を下げる事が有効であると考えられる。一方、CO生成の促進に適した酸素分圧は、各温度域によって異なる。従って、例えば図2(b)に示すレシピシーケンスを採用し、昇温時には、温度上昇に伴い酸素分圧を徐々に連続的に高くするように、加熱炉内に流す酸素量を制御することが好ましい。
また、図2(b)に示す様な、線形的即ち連続的な圧力制御を行うのは、実際のプロセスでは困難な場合がある。このため、例えば図2(c)に示す様に、CO生成を促進する条件から外れない程度に酸素分圧を多段状に変化させるレシピシーケンスを採用し、加熱炉内に流す酸素量を制御することが好ましい。
図2(b)〜(c)のレシピシーケンスにおいては、加熱炉内の酸素分圧をPO2、加熱炉の炉内温度をTとしたとき、T≧1300℃ではlogPO2<5.0056、1000℃<T<1300℃ではlogPO2<−13400/(T+273)+13.5、1000℃>TではlogPO2<3の範囲を満たすように、加熱炉内の酸素分圧PO2を設定して、縦型炉の炉内温度の昇温、縦型炉の炉内温度の降温及びSiCの酸化を行うことが好ましい。
次に、酸化温度を1000℃、1300℃、1400℃に設定して、SiCを酸化することによりゲート絶縁膜を形成したキャパシタの、各酸化温度毎の界面準位密度を検証した。検証結果を図3(a)に示す。なお、図3(a)の検証においては、加熱炉の昇温及び降温は、加熱炉内に酸素を流さずに行った。また、SiCの酸化の際には、酸素ガスの希釈は行わず、大気圧条件下で酸化を行った。
図3(a)に示すように、酸化温度が1000℃の場合と比較して、酸化温度が1300℃の場合の方が、界面準位密度が明らかに低くなっている。図3(a)の検証結果より、少なくとも1300℃以上の温度でSiCを酸化する場合には、加熱炉内の酸素分圧を大気圧以下に設定することで、COの生成を促進できることが確認できる。一方、加熱炉内の酸素分圧を下げ過ぎると、SiCの酸化レートが低下し、所望の膜厚の酸化膜を得るのに要する酸化時間が増加し、プロセスコストが増大する。従って、例えば酸化温度を1300℃に設定する場合には、酸素分圧を、1×103Pa〜大気圧に設定するのが好ましい。
次に、SiCの酸化温度を1000℃、1300℃に設定してSiO2膜(酸化膜)を形成したときの、SiC/SiO2界面におけるC−Cの結合量の定量を、XPS(X−ray Photoelectron Spectroscopy)により行い、各酸化温度毎の、成膜体における余剰炭素量を検証した。検証結果を図3(b)に示す。
図3(b)では、XPSのC1sスペクトル分析により得られた、SiC/SiO2界面におけるC−C結合の原子%の、Si−C結合の原子%に対する比率(C−C結合/ Si−C結合)を縦軸に示しており、これにより、成膜体における余剰炭素量の酸化温度依存性を示している。
なお、図3(b)は、SiCを酸化する際の加熱炉内の酸素温度及び酸素分圧を、図2(a)に示すレシピシーケンスにて調整して、SiC上にSiO2膜を形成したものについて、検証した結果である。また、図3(b)の検証は、具体的には、上記のようにして炭化ケイ素基板上に形成したSiO2膜を薬剤により除去した後の炭化ケイ素基板表面を、XPS(X−ray Photoelectron Spectroscopy)により測定して行ったものである。
図3(b)に示すように、SiC/SiO2界面における、Si−C結合の原子%に対するC−C結合の原子%の比率は、酸化温度1000℃では7.2%であり、酸化温度1300℃では4.5%であり、酸化温度の上昇に伴い、C−Cの結合量が減少することが確認できる。図3(b)の検証結果から、SiC/SiO2界面におけるC−C結合量を減らすには、例えば1300℃以上の高温で酸化することが、酸化条件として好適であると考えられる。
また、界面準位密度低減の観点からは、上記図2〜3で説明した手法により形成する酸化膜の膜厚は、30nm以下が好ましい。酸化膜を厚膜化すると、酸化膜形成時や熱処理時に、酸化膜からCOが脱離し難くなり、膜中にCOが残存し易くなる。
次に、ベース領域に注入する不純物イオンの濃度プロファイルの影響について説明する。SiC−MOSFETの作製プロセスにおいては、不純物の活性化温度が例えば1600℃以上と非常に高いため、イオン注入法を用いてベース領域に不純物イオンをドーピングし、活性化アニールを経た後に、ゲート絶縁膜やゲート電極といった上部構造を形成するのが一般的である。例えば一般的なNチャネルのMOSのチャネル部には、Al等のP型のイオンが注入されている。本発明者らは、不純物イオンの濃度と、不純物イオン注入後の酸化処理(例えば、ゲート絶縁膜の形成)との関係を、SiC−MOSFETを作製して検討したところ、Alを不純物イオンとして用いた場合には、例えば1150℃以上の酸化によって、SiC/SiO2界面から約200nmまでの深さ領域でのAlの不純物濃度プロファイルが変化し、酸化量が増すことでVthが低下することを突き止めた。
上記した問題に対する対策を、図4(a)〜(c)を用いて説明する。なお、図4(a)〜(c)では、上記した問題を解決する形態としての、ウェル領域におけるAl濃度プロファイルを示している。なお、図4(a)〜(c)では、SiCにより構成されるベース領域に、不純物イオンとしてAlを注入して得られたウェル領域のAl濃度プロファイルを示しており、このウェル領域上に、その後の酸化工程によりSiO2膜が形成されて、SiC−SiO2積層体が形成される。
例えば図4(a)に示すように、SiC/SiO2界面から、ウェル領域の深さ方向に100nm(0.1μm)程度の深さまでの表面近傍領域のAl濃度を高くするように、ベース領域にAl注入する方法が挙げられる。ここで、ウェル領域の深さ方向とは、ウェル領域の主面に対して垂直な方向をいう。図4(a)において、SiC/SiO2界面からウェル領域の深さ方向に約500nm付近には、パンチスルー防止を目的としたAl濃度ピークを有している。
但し、図4(a)に示す方法では、処理条件によっては、表面近傍領域への高濃度のイオン注入により、SiCの結晶性が壊れて欠陥が増える場合がある。なお、図4(a)中破線で示すグラフは、従来のSiC−MOSFETにおけるウェル領域の一般的なAl濃度プロファイルを示しており、この点は、図4(b)〜(c)においても同様である。
また、上記した問題に対する対策として、図4(b)に示すように、SiC/SiO2界面から、ウェル領域の深さ方向に約200nm以上500nm以下の領域のAl濃度が高くなるように、ベース領域にAl注入する方法が挙げられる。この深さ領域は、酸化処理がAl不純物の濃度プロファイルに与える影響が少なく、かつVthの値に対して寄与する領域である。このため、この深さ領域にAl濃度ピークが存在するようにAl注入を行うことで、酸化処理によるVthの低下を抑制することができる。図4(b)において、SiC/SiO2界面から、ウェル領域の深さ方向に約500nm付近に存在するAl濃度ピークは、パンチスルー防止を目的としたピークである。
即ち、Vthの調整を目的とするAl濃度ピークを、SiC/SiO2界面から、ウェル領域の深さ方向に約200nm以上500nm以下の領域に有し、パンチスルー防止を目的とするAl濃度ピークを、SiC/SiO2界面から、ウェル領域の深さ方向に約500nmを超える領域に有するように、Al注入を行うことで、パンチスルーを防止しつつ、酸化処理によるVthの低下を抑制することができる。
なお、SiC/SiO2界面から、ウェル領域の深さ方向に約200nm以上500nm以下の領域におけるAl濃度を高くする場合には、この深さ領域のAl濃度プロファイルを、ピークではなくプラトーを有するようにして、階段状の濃度プロファイルとなるように、Al注入してもよい。
また、図4(c)に示すように、ウェル領域の表面近傍のAl濃度を低減した濃度プロファイルとすることにより、表面付近の結晶性を保ちつつ、高いVthを得る事ができる。なお、図4(c)に示す形態の場合には、ウェル領域の表面付近のAlの濃度プロファイルは、チャネル領域でパンチスルーしない程度に低くするのが好ましい。図4(c)において、SiC/SiO2界面から、ウェル領域の深さ方向に約200nm付近のAl濃度ピークは、Vth低下防止を目的としたピークであり、ウェル領域の深さ方向に約500nm付近のAl濃度ピークは、パンチスルー防止を目的としたピークである。
以上、図4(a)〜(c)で説明したように、SiC/SiO2界面からウェル領域の深さ方向に、少なくとも2つの濃度ピークを有する濃度プロファイルとすることで、パンチスルーを防止しつつ、Vthの低下を少なくすることが可能となる。
上記した図1〜図4での検証結果に基づき、Vthの低下が少なく、かつ低い界面準位密度を有するSiC−MOSFETを、実施形態1〜2にて詳述する。
<半導体装置の構成>
図5は、実施形態1に係る半導体装置の概略平面図であり、図6(a)〜(c)にそれぞれ示す領域全体の上層に形成された配線(ゲート配線及びソース電極)の平面図である。図6(a)〜(c)は、実施形態1に係る半導体装置である半導体チップの概略平面図であり、半導体チップの主面の拡散層レイアウトを示す平面図である。図7は図6(a)〜(c)に示す半導体チップのA−A´線(素子領域の一部)の断面図である。
図5は、実施形態1に係る半導体装置の概略平面図であり、図6(a)〜(c)にそれぞれ示す領域全体の上層に形成された配線(ゲート配線及びソース電極)の平面図である。図6(a)〜(c)は、実施形態1に係る半導体装置である半導体チップの概略平面図であり、半導体チップの主面の拡散層レイアウトを示す平面図である。図7は図6(a)〜(c)に示す半導体チップのA−A´線(素子領域の一部)の断面図である。
実施形態1では、半導体装置として、MOSFETの半導体チップ10の構成を例に説明する。図5において、平面形状が四角形である半導体チップ10の主面の中央部は、MOSFETの最小単位構造となるユニットセルUC(図6参照)が複数個配置された素子領域(アクティブ領域)30となっている。また、半導体チップ10の主面の外縁側の領域には、素子領域30を環状に囲むJTE(Junction Termination Extension)構造のターミネーション領域13が設けられている。
図7に示すように、半導体チップ10は、n+型の炭化ケイ素基板11と、炭化ケイ素基板11の一方の主面上に形成されたn型炭化ケイ素からなるエピタキシャル層12とを有する。炭化ケイ素基板11とエピタキシャル層12との間には、n型不純物の濃度がエピタキシャル層12より高いエピタキシャル層であるバッファー層(図示せず)が形成されている。
炭化ケイ素基板11は、六方晶系SiCの<1−100>方向に沿って延在する互いに平行な2辺と、<1−100>方向に対して直交する<11−20>方向に沿って延在する互いに平行な2辺とを有し、その外形寸法は、例えば縦×横=10mm×10mm程度である。また、炭化ケイ素基板11の主面は、例えば(0001)面である。
ユニットセルUCは、エピタキシャル層12の一部に離散的に形成された、p型半導体領域であるウェル領域14と、ウェル領域14内に、このウェル領域14と接するように形成された、n+型半導体領域であるソース領域15と、ウェル領域14の電位を固定するためのp+型半導体領域である第1コンタクト領域16とを有している。ユニットセルUCは、第1コンタクト領域16を中心として、その周囲にソース領域15、ウェル領域14が順に配置された平面レイアウトを有している。
ウェル領域14は、p型の不純物イオンとしてAlイオンが注入されており、ウェル領域14内のAl濃度プロファイルが、後述するゲート絶縁膜17とウェル領域14との界面から、ウェル領域14の深さ方向に、少なくとも二つの濃度ピークを有するように形成されている。ウェル領域14における濃度プロファイルの好適な形態としては、具体的には、図4(a)〜(c)において説明した形態が挙げられる。
ゲート絶縁膜17は、SiO2を主成分とする層であり、互いに隣り合うユニットセルUCのエピタキシャル層12上に形成されている。エピタキシャル層12の上方には、ゲート絶縁膜17を介してゲート電極18が形成されており、ゲート電極18上には、このゲート電極18を覆うように、層間絶縁膜19が形成されている。
ゲート絶縁膜17は、熱酸化膜17Aと、堆積酸化膜17B(図11(c)参照)とを有している。熱酸化膜17Aは、SiO2を主成分とする層であり、エピタキシャル層12の熱酸化により形成される層である。熱酸化膜17Aは、上記したCO生成を促進する条件(例えば図2〜3参照)で、エピタキシャル層12を熱酸化して形成されている。熱酸化膜17Aは、概ね5nm〜30nmの膜厚に形成される。熱酸化膜17A形成時の具体的な条件は、後に詳述する。
堆積酸化膜17Bは、CVD法により熱酸化膜17A上に形成される層であり、SiO2を主成分とし、かつ不純物として水素元素及び窒素元素を含有する層である。熱酸化膜17Aと堆積酸化膜17Bとは、互いに異なる屈折率を有している。
エピタキシャル層12とゲート絶縁膜17との界面近傍の領域における、Si−C結合に対するC−C結合の存在比率は、7.2%以下である。Si−C結合、C−C結合の存在量は、例えばXPSにより、この界面領域におけるそれぞれの結合の存在量(原子%)を測定することにより得ることができる。これにより、界面準位密度の低いMOSFETを実現することができる。エピタキシャル層12とゲート絶縁膜17との界面近傍の領域における、Si−C結合に対するC−C結合の存在比率は、より好ましくは、4.5%以下である。また、この界面領域には、窒素元素が約1%以上含まれていてもよい。
なお、ゲート絶縁膜17は、必ずしも堆積酸化膜17Bを有していなくてもよく、熱酸化膜17A単独で構成されていてもよい。但し、ゲート絶縁膜17Bを全体の厚さを、30nmを超える厚さに形成したい場合には、熱酸化膜17Aと堆積酸化膜17Bとでゲート絶縁膜17を構成することが好ましい。
各ユニットセルUCのゲート電極18は、層間絶縁膜19に形成されたコンタクトホール(図示せず)を通じてゲート配線20(図5参照)に電気的に接続されており、各ゲート電極18には、ゲート配線20を通じてゲート電圧が印加される。
複数のユニットセルUCのソース領域15は並列に接続されている。ソース領域15及び第1コンタクト領域16は、それぞれの一部の領域上に、層間絶縁膜19を除去して形成されたコンタクトホール22が形成されており、各ソース領域15は、第1コンタクト領域16と共に、コンタクトホール22を通じてソース電極21に電気的に接続されている。 ゲート配線20、ソース電極21は、それぞれ、半導体チップ10の表面を覆うパッシベーション膜から露出したゲートパッド20P、ソースパッド21Pを通じて半導体チップ10の外部の制御回路に電気的に接続される。
ターミネーション領域13は、半導体チップ10の外縁側の領域のエピタキシャル層12に形成されており、p型半導体領域であるウェル領域14とn型のエピタキシャル層12との界面における電界を緩和するためのp−型半導体領域である。
なお、ターミネーション領域13は、素子領域30を環状に囲むp−型半導体領域を複数本有するFLR(Field Limiting Ring)構造であってもよい。また、ターミネーション領域13の外側にさらにチャネルストッパ領域29を設けてもよい。
炭化ケイ素基板11の他方の主面である裏面には、n+型半導体領域であるドレイン領域25と、ドレイン領域25と電気的に接続するドレイン電極26とが形成されている。なお、ドレイン領域25とドレイン電極26の間には、裏面シリサイド領域27を形成してもよい。
従って、MOSFETを駆動させる電流は、ドレイン電極26から、ドレイン領域25、炭化ケイ素基板11を通り、さらにエピタキシャル層12のゲート絶縁膜17の近傍の領域を通って、ウェル領域14からソース領域15へと流れる。
<半導体装置の製造方法>
次に、実施形態2では、実施形態1に係る半導体装置である半導体チップ10の製造方法について、図8〜11を用いて説明する。なお、図8〜11は、いずれも、図6(a)〜(c)のA−A´線に対応する領域の断面を示す。
次に、実施形態2では、実施形態1に係る半導体装置である半導体チップ10の製造方法について、図8〜11を用いて説明する。なお、図8〜11は、いずれも、図6(a)〜(c)のA−A´線に対応する領域の断面を示す。
まず、図8(a)に示すように、炭化ケイ素基板11の主面上に、ステップフロー成長法を用いてエピタキシャル層12を形成する。エピタキシャル層12に導入するn型不純物は、例えば窒素(N)であり、その濃度は、1×1014〜1×1017cm−3程度である。また、エピタキシャル層12の厚さは30μm程度に形成する。なお、この時点において、炭化ケイ素基板11は、直径3〜8インチ程度の半導体ウェハである。実施形態2では、主面としてSi面を用いたが、C面を用いても良い。
次に、フォトレジスト膜をマスクにしたイオン注入法により、素子領域30を囲む領域のエピタキシャル層12にアルミニウム(Al)などのp型不純物を導入することによってターミネーション領域13を形成する(図5参照)。ターミネーション領域13に導入するp型不純物の濃度は1×1016〜1×1019cm−3程度である。
次に、図8(b)に示すように、フォトレジスト膜41をマスクにしたイオン注入法により、素子領域30のエピタキシャル層12の一部にアルミニウムなどのp型不純物を導入することによってウェル領域14を形成する。ウェル領域14に導入するp型不純物の濃度は、1×1018cm−3程度であり、イオン注入の最大エネルギーは、500keV程度である。
p型不純物の導入時には、後述するゲート絶縁膜形成工程における酸化処理に伴うVth低下防止のため、ウェル領域14のp型不純物の濃度に関して、例えば図4(a)〜(c)に示す濃度プロファイルを有するように、p型不純物の注入量を調整して行うことが好ましい。適用できる濃度プロファイルは、具体的には、図4(b)〜(c)に示すような、複数ピークを有するか又は多段状の濃度プロファイルや、図4(a)に示すような、表面近傍に濃度ピークを有する濃度プロファイルである。これにより、後述するゲート絶縁膜形成工程において、CO生成を促進する条件下で酸化を行うことにより生じる、ウェル領域14でのAl不純物濃度の変動を抑制することができる。
次に、図8(c)に示すように、フォトレジスト膜42をマスクにしたイオン注入法により、ウェル領域14の一部に窒素などのn型不純物を導入することによってソース領域15を形成する。ソース領域15に導入するn型不純物の濃度は、1×1020cm−3程度であり、イオン注入の最大エネルギーは、120keV程度である。
次に、図8(d)に示すように、フォトレジスト膜43をマスクにしたイオン注入法により、ウェル領域14内の、ソース領域15に隣接する一部の領域に、アルミニウムなどのp型不純物を導入することで、ウェル領域14の一部に第1コンタクト領域16を形成する。また、同様にして、ターミネーション領域13の一部の領域に、アルミニウムなどのp型不純物を導入することで、ターミネーション領域13の一部に第2コンタクト領域(不図示)を形成する。第1コンタクト領域16及び第2コンタクト領域に導入するp型不純物の濃度は、1×1020cm−3程度であり、イオン注入の最大エネルギーは、150keV程度である。
この時、ウェル領域14の形成時と同様の理由から、p型不純物の導入時には、第1コンタクト領域16及び第2コンタクト領域のp型不純物の濃度に関して、例えば図4(a)〜(c)に示す濃度プロファイル形状を有するように、p型不純物の注入量を調整して行うことが好ましい。これにより、後述するゲート絶縁膜形成工程において、CO生成を促進する条件下で酸化を行うことにより生じる、第1コンタクト領域16及び第2コンタクト領域でのAl不純物濃度の変動を抑制することができ、良好なコンタクト特性を得る事ができる。 次いで、MOSFETのオン抵抗を低減するため、イオン注入法により、隣り合うユニットセルUCのウェル領域14間のエピタキシャル層12に、窒素などのn型不純物を導入してもよい。このn型不純物の濃度は、3×1016cm−3程度であり、イオン注入の最大エネルギーは、1000keV程度である。
次に、図8(e)に示すように、表面保護層44を形成して、イオン注入法により、炭化ケイ素基板11の裏面に窒素などのn型不純物を導入することによって、ドレイン領域25を形成する。ドレイン領域25に導入するn型不純物の濃度は、1×1019cm−3〜1×1021cm−3程度である。
次に、表面保護層44をアッシング等により除去した後、CVD法により、エピタキシャル層12の主面上に炭素膜を堆積することにより、エピタキシャル層12の表面を保護するキャップ層を形成する(図示せず)。次いで、炭化ケイ素基板11を1700℃程度でアニールすることにより、図8(b)〜(e)の各工程でエピタキシャル層12及び炭化ケイ素基板11に導入した不純物を活性化する。
次に、キャップ層をアッシング等により除去した後、エピタキシャル層12の表面に残ったキャップ層の残渣や、エピタキシャル層12の表面のダメージ層を除去するために、炭化ケイ素基板11を熱酸化し、次いでエピタキシャル層12の表面に形成された酸化膜をフッ酸で除去する、いわゆる犠牲酸化処理を行う。なお、犠牲酸化に用いる酸化方法は、熱酸化やプラズマを用いた低温の酸化法を用いても良い。犠牲酸化に熱酸化を用いる場合、COの生成を促進する条件を用いても良い。これによって、余剰炭素が少ないSiC表面を実現できる。また、犠牲酸化以外の方法でダメージ層を除去するために、例えば高温の水素雰囲気中でのエッチングや塩化水素雰囲気でのエッチングを用いても良い。
次に、CVD法により、エピタキシャル層12の表面に酸化シリコンを堆積させてフィールド絶縁膜(不図示)を形成し、エピタキシャル層12の表面全体を覆った後、フィールド絶縁膜上に形成したフォトレジスト膜をマスクにして層間絶縁膜をエッチングすることにより、素子領域部を開口する。
次に、図9(a)に示すように、エピタキシャル層12上にゲート絶縁膜17を形成する。図11(a)〜(c)を用いて、ゲート絶縁膜17の形成方法を詳述する。図11(a)〜(c)は、チャネル近傍の断面図を拡大して示す図である。
まず、ウェル領域14を含むエピタキシャル層12(図11(a)参照)の表面に、例えば15nmの、SiO2を主成分とする熱酸化膜17Aを形成する(図11(b)参照)。熱酸化膜17Aは、酸素分圧及び酸化温度を、CO生成を促進する条件(例えば図2〜図3参照)に調整して、炭化ケイ素基板11に形成されたエピタキシャル層12を乾燥酸素雰囲気中で熱酸化することにより形成することができる。具体的には、炭化ケイ素基板11を収容する空間を、窒素ガス等の不活性ガスを含む雰囲気として昇温し、この空間内で炭化ケイ素基板11を酸化した後、不活性ガスを含む雰囲気として降温する。
例えば図2(a)に示すように、炭化ケイ素基板11を収容する空間内を、不活性ガス雰囲気として昇温し、所定の温度に達した後、この空間内に酸素ガスを通気し、エピタキシャル層12上に熱酸化膜17Aを形成した後、この空間内を、不活性ガス雰囲気として降温することがよい。
また、図2(b)又は図2(c)に示すように、炭化ケイ素基板11を収容する空間内を、不活性ガスと酸素ガスとの混合雰囲気として、昇温及び降温を行ってもよい。この場合、昇温時には、炭化ケイ素基板11を収容する空間内の温度上昇に伴い、酸素分圧を連続的に又は段階的に増加させるようにして、酸素ガスを通気し(図2(b)、(c)参照)、降温時には、炭化ケイ素基板11を収容する空間内の温度降下に伴い、酸素分圧を連続的に又は段階的に減少させるようにして、酸素ガスを通気することがよい(図2(b)、(c)参照)。この場合、炭化ケイ素基板を収容する空間内の酸素分圧をPO2、空間内の温度をTとしたときの、酸素分圧PO2の好適な範囲については、図2(b)、(c)において説明した範囲と同様であり、その説明を省略する。
熱酸化膜17A形成時の酸化温度は、図3(a)、(b)において説明した理由から、1000℃以上とすることが好ましく、1300℃以上とすることがより好ましい。
次に、図11(c)に示すように、CVD法を用いて、熱酸化膜17A上に堆積酸化膜17Bを堆積させる。熱酸化膜17A及び堆積酸化膜17Bにより、ゲート絶縁膜17が形成される。堆積酸化膜17Bは、ゲート絶縁膜17の厚さを所望の膜厚とするように形成する。例えば、ゲート絶縁膜17の厚さを50nmとする場合には、堆積酸化膜17Bを35nm堆積させればよい。なお、上記した説明では、熱酸化膜17Aの膜厚を15nmとした場合について説明したが、熱酸化膜17Aは、好適には、膜厚を15〜30nmの範囲で形成することがよい。 堆積酸化膜17Bは、膜質の観点から、例えばモノシランやジシランとN2O、TEOS等を高温で反応させて形成する、所謂熱CVD膜を用いるのが好ましい。例えば、モノシランとN2Oを反応させて形成した堆積酸化膜17B中には、主成分であるSiO2と共に、窒素や水素からなる不純物成分が含まれる。また、TEOSを用いて形成した堆積酸化膜17B中には、主成分であるSiO2中に、水素からなる不純物成分が含まれる。なお、熱酸化膜17Aには、ウェル領域14に注入されたAlの一部が、酸化によって取り込まれることがあるが、堆積酸化膜17Bには、このAlは殆ど取り込まれない。
堆積酸化膜17Bの形成後、ゲート絶縁膜17の膜質を改善するために、酸素を含む雰囲気で、炭化ケイ素基板11をPOA(Post Oxidation Annealing)してもよい。POAを行う際には、上記したように、CO生成を促進する条件で形成した熱酸化膜17Aの、SiC/SiO2界面の状態を維持する観点から、炭化ケイ素基板が酸化しない程度の温度、例えば乾燥雰囲気であれば900℃以下の温度でアニールすることが好ましい。これにより、低界面準位密度の界面を維持すると共に、界面への窒素導入によるVthの低下を抑制することができる。
また、ゲート絶縁膜17の膜質を改善するために、堆積酸化膜17Bを形成した後の炭化ケイ素基板11を、一酸化窒素(NO)雰囲気又は亜酸化窒素(N2O)雰囲気でアニールしてもよい。この際には、上記したように、CO生成を促進する条件で形成した熱酸化膜17Aの、SiC/SiO2界面の状態を維持する観点から、炭化ケイ素基板11の酸化の影響が無い程度の温度でアニールすることが好ましい。例えば一酸化窒素(NO)雰囲気であれば、1200℃以下の温度でアニールすることが好ましい。これにより、CO生成を促進する条件で形成することにより得られた、低界面準位密度の界面に対して、約1%以上の窒素が導入されるため、更に界面準位密度を低減することができる。
上記したように、POAを行ったり、NO又はN2O雰囲気下でのアニールを行ったりすることによって、堆積酸化膜17B中の不純物成分を低減することができる。但し、アニール温度が低かったり、アニール時間が短かったりすると、不純物成分を除去しきる事ができない。
一方、アニール温度を過度に高温としたり、アニール時間が長すぎたりすると、堆積酸化膜17B中の不純物除去の点では良いが、SiCの酸化が生じることがある。従って、上記した適切なアニール条件を選択して行うことが望ましい。
上記にようにしてゲート絶縁膜17を形成することで、SiC/SiO2界面におけるXPSのC1sスペクトル分析により得られる、Si−C結合(原子%)に対するC−C結合(原子%)の存在比率を、7.2%以下とすることができる。また、熱酸化膜17Aの形成を、上記したCO生成を促進する条件下で、かつ酸化温度を1300℃として行った場合には、SiC/SiO2界面におけるXPSのC1sスペクトル分析により得られる、Si−C結合(原子%)に対するC−C結合(原子%)の存在比率を、4.5%以下とすることができる。
なお、図11(a)〜(c)では、ゲート絶縁膜17の膜厚を、例えば約50nm程度とするSiC−DMOSFETを例として説明したが、ゲート絶縁膜17の所望の膜厚が、30nmより薄い場合には、CVD法により堆積酸化膜17Bを形成する工程を省いても良い。このように、ゲート絶縁膜17を、堆積酸化膜17Bを含まない構成とする形態は、例えば、図13及び図14に示すような、SiC−CMOS等を形成する場合に有効である。
即ち、エピタキシャル層12の表面の熱酸化を行い、例えば30nmの熱酸化膜をゲート絶縁膜17として形成する。このときの熱酸化の条件は、図11(b)の熱酸化膜17Aの形成において説明したのと同様、CO生成を促進する条件にて行う。その後、ゲート絶縁膜17の膜質を改善するために、酸素を含む雰囲気で、炭化ケイ素基板11をアニールしてもよい。この際には、CO生成を促進する条件で形成したゲート絶縁膜17の、SiC/SiO2界面の状態を維持する観点から、炭化ケイ素基板が酸化しない程度の温度、例えば乾燥雰囲気であれば900℃以下の温度でアニールすることが好ましい。
また、ゲート絶縁膜17の膜質を改善するために、一酸化窒素(NO)雰囲気又は亜酸化窒素(N2O)雰囲気で、炭化ケイ素基板11をアニールしてもよい。この際には、上記したように、CO生成を促進する条件で形成したゲート絶縁膜17の、SiC/SiO2界面の状態を維持する観点から、炭化ケイ素基板の酸化の影響が無い程度の温度でアニールすることが好ましい。例えば一酸化窒素(NO)雰囲気であれば、1200℃以下の温度でアニールすることが好ましい。
次に、図9(b)〜(c)に示すように、CVD法により、ゲート絶縁膜17上に、n型の多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極18を形成する。なお、この後、ゲート電極18の角部をラウンディングさせる目的で、ゲート電極18の酸化を行ってもよい。
次に、図9(d)に示すように、CVD法により酸化シリコンを堆積させて、エピタキシャル層12の表面を覆うように、酸化シリコンからなる層間絶縁膜19を形成する。次いで、図10(a)に示すように、層間絶縁膜19上に形成したフォトレジスト膜をマスクにして、層間絶縁膜19及びゲート絶縁膜17をドライエッチングすることにより、素子領域30に形成されたソース領域15の一部及び第1コンタクト領域16の一部をそれぞれ露出させる、第1コンタクトホール22を形成し、これと共に、素子領域30を囲む領域に形成された、第2コンタクト領域(不図示)の一部を露出させる第2コンタクトホール(不図示)を形成する。
また、この時、素子領域に形成されたゲート電極18の一部を露出させるコンタクトホール(図示せず)も、層間絶縁膜19に形成する。この後、図10(b)に示すように、コンタクト抵抗低減のために、ソース領域15及び第1コンタクト領域16の露出面をシリサイド化する、シリサイド工程を行ってもよい。
次に、図10(c)に示すように、層間絶縁膜19及び第1コンタクトホール22上に金属膜を堆積し、次いで、金属膜上にフォトレジスト膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングにより金属膜をパターニングすることで、図5に示すような平面形状を有するゲート配線20及びソース電極21を形成する。金属膜は、例えばスパッタリング法により堆積したチタン(Ti))膜、窒化チタン(TiN)膜及びアルミニウム膜の積層膜で構成する。
ソース電極21は、素子領域30の層間絶縁膜19に形成された第1コンタクトホール22を通じて、ソース領域15及び第1コンタクト領域16と電気的に接続されると共に、素子領域30を囲む領域の層間絶縁膜19に形成された、第2コンタクトホール(不図示)を通じて、第2コンタクト領域(不図示)と電気的に接続される。また、ゲート配線20は、素子領域30の層間絶縁膜19に形成されたコンタクトホール(不図示)を通じてゲート電極18と電気的に接続される。
次に、層間絶縁膜19上にパッシベーション膜を形成した後、フォトレジスト膜(不図示)をマスクにしたドライエッチングによりパッシベーション膜をパターニングすることにより、ゲート配線20の一部を露出するゲートパット20P(図5参照)を形成すると共に、ソース電極21の一部を露出するソースパッド21P(図5参照)を形成する。パッシベーション膜は、CVD法により堆積した酸化シリコン膜若しくは窒化シリコン膜、又は塗布法により堆積したポリイミド樹脂膜などで構成する。
次に、図10(d)に示すように、炭化ケイ素基板11の裏面に形成されたドレイン領域25上にドレイン電極26を形成した後、炭化ケイ素基板11をダイシングすることによって、図1に示す、実施形態1の半導体装置が完成する。炭化ケイ素基板11の裏面のドレイン電極26は、例えばスパッタリング法で堆積したチタン膜、ニッケル(Ni)膜及び金(Au)膜の積層膜で構成する。
図12は、実施形態3に係るトレンチ型のMOSFETの構成を示す断面図である。実施形態3に係るトレンチ型のMOSFETは、実施形態2で説明した、CO生成を促進する条件にて形成したゲート絶縁膜217を備えている。
図12において、211は炭化ケイ素基板であり、212はエピタキシャル層であり、214はウェル領域であり、216は第1コンタクト領域であり、215はソース領域であり、225はドレイン領域であり、217はゲート絶縁膜であり、219は層間絶縁膜であり、218はゲート電極であり、221はソース電極であり、226はドレイン電極であり、260はトレンチ側壁部であり、261はトレンチ底部である。
図12に示すトレンチ型のMOSFETを製造する際には、ソース領域215とウェル領域214とが、主面に対して垂直となるように配置されたトレンチ側壁面260とトレンチ底面261に対し、熱酸化を行うことで、ゲート絶縁膜217を形成する。一般に、主面がSi面で酸化温度が低い場合、トレンチ側壁面260とSi面の酸化レートの差が大きいため、形成される熱酸化膜は、トレンチ底部よりも側壁部の方が厚くなる。この場合には、電界が強く掛かる、トレンチ底部の絶縁膜が薄いため、信頼性に欠ける。
実施形態3のトレンチ型のMOSFETでは、上記したトレンチ側壁面260及びトレンチ底面261に対し、実施形態3にて説明した、CO生成を促進する条件で熱酸化を行う。この手法において、界面準位密度低減の観点からは、酸化温度を高温として、薄膜の熱酸化膜を形成するのが好適な膜形成条件である。このような条件で熱酸化を行った場合、酸化温度を高温とするにつれて、側壁面とSi面との酸化レートの差が少なくなり、熱酸化膜の、トレンチ底部と側壁部との膜厚差が小さくなる。また、実施形態3にて説明した、CO生成を促進する条件で形成した熱酸化膜と、熱CVDにより形成した堆積酸化膜とを組み合わせる事により、形成されるゲート絶縁膜217の、トレンチ底部と側壁部との膜厚差を、更に小さくすることができる。
また、主面がC面である場合には、トレンチ底部の方が、側壁部よりも酸化レートが速い。従って、この場合にも、実施形態2にて説明した、CO生成を促進する条件で熱酸化を行って、トレンチ底部及び側壁部にゲート絶縁膜217を構成する熱酸化膜を形成することで、トレンチ底部の酸化膜厚を側壁部よりも厚くできる。従って、トレンチ底部のゲート信頼性を高くすることができる。
図13は、実施形態4に係るSiC−CMOSの構成を示す断面図であり、図14は、図13に示すSiC−CMOSの要部回路図である。実施形態4に係るSiC−CMOSは、実施形態2で説明した、CO生成を促進する条件にて形成したゲート絶縁膜117を備えている。
図13において、101はnMOSであり、102はpMOSであり、103はn−半導体基板であり、104は裏面電極であり、112はn型エピタキシャル層であり、106はp型拡散層であり、107はn+ソース層であり、108はn+ドレイン層であり、109はp+コンタクト層であり、110はnMOSのソース電極であり、111はnMOSの基板電極であり、1200は出力電極であり、117はゲート絶縁膜であり、114はnMOSのゲート電極であり、115はp+ソース層であり、116はp+ドレイン層であり、1700はn+コンタクト層であり、118はpMOSのソース電極であり、119はpMOSの基板電極であり、120はpMOSのゲート電極である。
また、図14において、101はnMOSであり、102はpMOSであり、123は入力端子であり、124は出力端子であり、125は高電圧端子(Vdd)であり、126は低電圧端子(Vss)である。
実施形態5では、実施形態1に係る半導体装置を備えた電力変換装置について説明する。図15は、実施形態5に係る電力変換装置(インバータ)の回路図である。
図15に示すように、実施形態5のインバータは、パワーモジュール302内に、スイッチング素子であるSiC−MOSFET304と、ダイオード305とを有する。各単相において、端子を介して、電源電圧(Vcc)と負荷(例えばモータ)301の入力電位との間にSiC−MOSFET304とダイオード305とが逆並列に接続されており(上アーム)、負荷301の入力電位と接地電位(GND)との間にもSiC−MOSFET素子304とダイオード305とが逆並列に接続されている(下アーム)。つまり、負荷301では各単相に2つのSiC−MOSFET304と2つのダイオード305が設けられており、3相で6つのスイッチング素子304と6つのダイオード305が設けられている。そして、個々のSiC−MOSFET304のゲート電極には、端子を介して、制御回路303が接続されており、この制御回路303によってSiC−MOSFET304が制御されている。従って、実施形態5のインバータは、制御回路303でパワーモジュール302を構成するSiC−MOSFET304を流れる電流を制御することにより、負荷301を駆動することができる。
パワーモジュール302内での、SiC−MOSFET304の機能について以下に説明する。負荷301として、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷301に入力する必要がある。制御回路303はSiC−MOSFET304を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。SiC−MOSFET304は、このパルス幅変調動作を行うための矩形波を作り出す。
SiC−MOSFET304に、前述の実施形態1の半導体装置を用いることにより、例えば、SiC−MOSFET304のゲート絶縁膜/SiCにおける低い界面準位密度によりオン抵抗が小さいので、冷却のためのヒートシンクなどの構造を小さくし、パワーモジュール302を小型化及び軽量化することができ、ひいては電力変換装置を小型化及び軽量化することができる。また、ゲート絶縁膜/SiCにおける低い界面準位密度によりSiC−MOSFET304のゲート絶縁膜の信頼性が高いので、パワーモジュール302を長寿命化することができる。
また、実施形態5の電力変換装置は、3相モータシステムとすることができる。例えば、負荷301として3相モータを備えた3相モータシステムにおいて、スイッチング素子に前述の実施形態1で説明した半導体装置を備えた電力変換装置を用いることにより、3相モータシステムの小型化や高性能化を実現することができる。
実施形態6では、実施形態1に係る半導体装置を備える電力変換装置を説明する。図16は、実施形態6に係る電力変換装置(インバータ)の回路図である。
図16に示すように、実施形態6のインバータは、パワーモジュール402内にスイッチング素子としてSiC−MOSFET404を備えている。各単相において、端子を介して、電源電圧(Vcc)と負荷(例えばモータ)401の入力電位との間にSiC−MOSFET404が接続されており(上アーム)、負荷401の入力電位と接地電位(GND)との間にもSiC−MOSFET素子404が接続されている(下アーム)。つまり、負荷401では各単相に2つのSiC−MOSFET404が設けられており、3相で6つのスイッチング素子404が設けられている。そして、個々のSiC−MOSFET404のゲート電極には、端子を介して、制御回路403が接続されており、この制御回路403によってSiC−MOSFET404が制御されている。従って、実施形態6のインバータでは、制御回路403でパワーモジュール402内のSiC−MOSFET404を流れる電流を制御することにより、負荷401を駆動することができる。
パワーモジュール402内のSiC−MOSFET404の機能について以下に説明する。SiC−MOSFETの機能の1つとして、実施形態6でも実施形態5と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。実施形態6ではさらに、SiC−MOSFET404は、実施形態5のダイオード305の役割も担う。例えば、モータのように負荷401にインダクタンスを含む場合、SiC−MOSFET404をOFFしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない(還流電流)。実施形態5では、ダイオード305がこの役割を担う。一方、実施形態6では、同期整流駆動を用いるので、環流電流を流す役割をSiC−MOSFET404が担う。実施形態6の同期整流駆動では、還流時にSiC−MOSFET404のゲートをONにし、SiC−MOSFET404を逆導通させる。
したがって、還流時導通損失はダイオードの特性ではなく、SiC−MOSFET404の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のSiC−MOSFETが共にOFFとなる不動作時間が必要となる。この不動作時間の間はSiC−MOSFET404のドリフト層とp型ボディ層によって形成される内蔵PNダイオードが駆動する。ただし、SiCはキャリアの走行距離がSiより短く、不動作時間の間の損失は小さく、例えば、実施形態5のダイオード305をSiCショットキーバリアダイオードとした場合と、同等である。
このように、実施形態6では、SiC−MOSFET404に、前述の実施形態1の半導体装置を用いることにより、例えば、SiC−MOSFET404が高性能な分、還流時の損失を小さくでき、さらなる高性能化が可能になる。また、還流ダイオードをSiC−MOSFET404とは別に設けないため、パワーモジュール402をさらに小型化することができる。
また、実施形態6の電力変換装置は、3相モータシステムとすることができる。例えば、負荷301として3相モータを備えた3相モータシステムにおいて、パワーモジュール402に、前述の実施形態1の半導体装置を備えることにより、3相モータシステムの小型化や高性能化を実現することができる。
実施形態5又は実施形態6で説明した3相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。実施形態7では、図17及び図18を用いて、3相モータシステムを搭載した自動車を説明する。図17は、実施形態7の電気自動車の構成を示す概略図である。図18は、実施形態7に係る電気自動車に備えられた昇圧コンバータの回路図である。
図17に示すように、実施形態7の電気自動車は、駆動輪501a及び駆動輪501bが接続された駆動軸502に動力を入出力可能とする3相モータ503と、3相モータ503を駆動するためのインバータ504と、バッテリ505と、を備える。さらに、実施形態7の電気自動車は、昇圧コンバータ508と、リレー509と、電子制御ユニット510と、を備え、昇圧コンバータ508は、インバータ504が接続された電力ライン506と、バッテリ505が接続された電力ライン507とに接続されている。
3相モータ503は、永久磁石が埋め込まれたロータと、3相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ504には、前述の実施形態5又は前述の実施形態6において説明したインバータを用いることができる。
昇圧コンバータ508は図18に示すように、インバータ513に、リアクトル511及び平滑用コンデンサ512が接続された構成からなる。インバータ513は、例えば、前述の実施形態6で説明したインバータと同様であり、インバータ内の素子構成も同じである。実施形態7でも、実施形態6と同様にスイッチング素子をSiC−MOSFET514とし、同期整流駆動させる。
図17の電子制御ユニット510は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、3相モータ503のロータ位置を検出するセンサからの信号、又はバッテリ505の充放電値などを受信する。そして、インバータ504、昇圧コンバータ508、及びリレー509を制御するための信号を出力する。
このように、実施形態7によれば、電力変換装置であるインバータ504及び昇圧コンバータ508に、前述の実施形態5及び前述の実施形態6の電力変換装置を用いることができる。また、3相モータ503、及びインバータ504などからなる3相モータシステムに、前述の実施形態5又は前述の実施形態6の3相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化や電力変換装置の省スペース化を図ることができる。
なお、実施形態7では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ505が燃料電池スタックとなった燃料電池自動車にも同様に上述の3相モータシステムを適用することができる。
実施形態5及び実施形態6の3相モータシステムは、鉄道車両に用いることができる。実施形態8では、3相モータシステムを用いた鉄道車両を図19を用いて説明する。図19は、実施形態8に係る鉄道車両のコンバータ及びインバータを含む回路図である。
図19に示すように、鉄道車両には架線OW(例えば25kV)からパンタグラフPGを介して電力が供給される。トランス609を介して電圧が1.5kVまで降圧され、コンバータ607で交流から直流に変換される。さらに、キャパシタ608を介してインバータ602で直流から交流に変換されて、負荷601である3相モータが駆動される。コンバータ607内の素子構成は実施形態5のようにSiC−MOSFET及びダイオードを併用してもよく、また実施形態6のようにSiC−MOSFET単独でもよい。
実施形態8では、実施形態6のようにスイッチング素子をSiC−MOSFET604として同期整流駆動させる。なお、図19では、実施形態6で説明した制御回路は省略している。また、図中、符号RTは線路、符号WHは車輪を示す。
このように実施形態8によればコンバータ607に、実施形態5又は実施形態6の電力変換装置を用いることができる。また、負荷601、インバータ602、及び制御回路からなる3相モータシステムに、実施形態5又は実施形態6の3相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化や、3相モータシステムを含む床下部品の小型化による低床化及び軽量化を図ることができる。
以上実施形態5〜8で説明したように、実施形態1、3及び4に係る半導体装置は、パワーモジュール、インバータ、自動車および鉄道車両に有効に適用することができる。
10…半導体チップ、11…炭化ケイ素基板、12…エピタキシャル層、13…ターミネーション領域、14…ウェル領域、15…ソース領域、16…第1コンタクト領域、17、117、217…ゲート絶縁膜、17A…熱酸化膜、17B…堆積酸化膜、18…ゲート電極、19…層間絶縁膜、20…ゲート配線、20P…ゲートパッド、21P…ソースパッド、21…ソース電極、22…コンタクトホール、25…ドレイン領域、26…ドレイン電極、27…裏面シリサイド領域、29チャネルストッパ領域、30…素子領域、260…トレンチ側壁部、261…トレンチ底部、101…nMOS、102…pMOS、302、402…パワーモジュール、304、404、514、604…SiC−MOSFET、305…ダイオード、513、602…インバータ、508…昇圧コンバータ、607…コンバータ、UC…ユニットセル
Claims (15)
- 半導体装置の製造方法であって、
炭化ケイ素基板の一方の主面に第1導電型のエピタキシャル層を形成し、
前記エピタキシャル層の一部に、第2導電型の領域を形成し、
前記第2導電型の領域に接するように、第1導電型の領域を形成し、
前記炭化ケイ素基板を収容する空間を不活性ガスを含む雰囲気に調整して該空間を昇温し、
昇温した前記空間内に酸素ガスを通気して前記炭化ケイ素基板を酸化し、
前記空間を不活性ガスを含む雰囲気に調整して該空間を降温する
ことを特徴とする半導体装置の製造方法。 - 前記空間を不活性ガス雰囲気に調整して該空間を昇温し、
前記空間を不活性ガス雰囲気に調整して該空間を降温することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記空間内の温度の上昇に伴い酸素分圧を連続的に又は段階的に増加させるように該空間内に酸素ガスを通気して該空間内を不活性ガスと酸素ガスとの混合雰囲気に調整して、前記空間を昇温し、
該空間内の温度の降下に伴い酸素分圧を連続的に又は段階的に減少させるように該空間内に酸素ガスを通気して該空間内を不活性ガスと酸素ガスとの混合雰囲気に調整して、前記空間を降温することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記空間内の酸素分圧をPO2、前記空間内の温度をTとしたとき、前記酸素分圧PO2を、T≧1300℃ではlogPO2<5.0056、1000℃<T<1300℃ではlogPO2<−13400/(T+273)+13.5、1000℃>TではlogPO2<3の範囲を満たすように調整して、前記空間を昇温し、前記炭化ケイ素基板を酸化し、及び前記空間を降温することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記炭化ケイ素基板の酸化により、前記エピタキシャル層上に熱酸化膜を形成し、
前記空間内に酸化性ガスを通気し、該空間内で前記炭化ケイ素基板をアニールすることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記熱酸化膜上に、CVD法により酸化膜を堆積させて堆積酸化膜を形成し、
前記空間内に酸化性ガスを通気し、該空間内で前記炭化ケイ素基板をアニールすることを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記空間内に、前記酸化性ガスとしてNOガスを通気し、前記空間内の温度を1200℃以下として前記炭化ケイ素基板をアニールすることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記空間の温度を1300℃以上で、前記炭化ケイ素基板を酸化させることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エピタキシャル層に第2導電型のイオンを注入して、前記第2導電型の領域としてウェル領域を形成し、
前記ウェル領域内に第1導電型のイオンを注入して、第1導電型の領域としてソース領域を形成し、
炭化ケイ素基板の他方の主面に第1導電型のイオンを注入してドレイン領域を形成し、
前記炭化ケイ素基板の酸化により、前記エピタキシャル層上に熱酸化膜を有するゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を作成し、
前記ソース領域上にソース電極を形成し、
前記ドレイン領域上に金属膜を堆積してドレイン電極を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 第1導電型の炭化ケイ素基板と、
前記炭化ケイ素基板の一方の主面に形成された第1導電型のエピタキシャル層と、
前記エピタキシャル層の一部に形成された第2導電型の領域と、
第2導電型の領域に接する第1導電型の領域と、
前記エピタキシャル層上に形成された、二酸化ケイ素を主成分とするゲート絶縁膜と、を有し、
前記エピタキシャル層と前記ゲート酸化膜との界面近傍の領域における、Si−C結合に対するC−C結合の存在比率が、7.2%以下であることを特徴とする半導体装置。 - 前記ゲート絶縁膜は、前記エピタキシャル層上に形成された、二酸化ケイ素を主成分とする熱酸化膜を有することを特徴とする請求項10に記載の半導体装置。
- 前記ゲート絶縁膜は、前記熱酸化膜上に、二酸化ケイ素を主成分としかつ水素元素及び窒素元素を含有する堆積酸化膜を更に有し、
前記熱酸化膜と前記堆積酸化膜とは、互いに異なる屈折率を有することを特徴とする請求項11に記載の半導体装置。 - 前記第2導電型の領域における第2導電型のイオンの濃度プロファイルは、
前記ゲート絶縁膜と前記第2導電型の領域との界面から、前記第2導電型の領域の深さ方向に、少なくとも二つの濃度ピークを有することを特徴とする請求項10に記載の半導体装置。 - 前記エピタキシャル層に離散的に形成された、前記第2導電型の領域であるウェル領域と、
前記ウェル領域内に形成された、第1導電型の領域であるソース領域と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域と電気的に接続するソース電極と、
前記炭化ケイ素基板の他方の主面に形成された第1導電型のドレイン領域と、
前記ドレイン領域と電気的に接続するドレイン電極と、を有することを特徴とする請求項10に記載の半導体装置。 - 請求項10に記載の半導体装置をスイッチング素子として有することを特徴とする電力変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017036899A JP2018142653A (ja) | 2017-02-28 | 2017-02-28 | 半導体装置及びその製造方法、電力変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017036899A JP2018142653A (ja) | 2017-02-28 | 2017-02-28 | 半導体装置及びその製造方法、電力変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018142653A true JP2018142653A (ja) | 2018-09-13 |
Family
ID=63528329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017036899A Pending JP2018142653A (ja) | 2017-02-28 | 2017-02-28 | 半導体装置及びその製造方法、電力変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2018142653A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020155638A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社日立製作所 | 半導体装置およびその製造方法、並びに、半導体装置を用いた圧力伝送器 |
JP2021034616A (ja) * | 2019-08-27 | 2021-03-01 | トヨタ自動車株式会社 | 半導体装置 |
WO2022130788A1 (ja) * | 2020-12-18 | 2022-06-23 | 国立大学法人京都大学 | SiC半導体素子の製造方法及びSiCMOSFET |
-
2017
- 2017-02-28 JP JP2017036899A patent/JP2018142653A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020155638A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社日立製作所 | 半導体装置およびその製造方法、並びに、半導体装置を用いた圧力伝送器 |
JP7122993B2 (ja) | 2019-03-20 | 2022-08-22 | 株式会社日立製作所 | 半導体装置およびその製造方法、並びに、半導体装置を用いた圧力伝送器 |
JP2021034616A (ja) * | 2019-08-27 | 2021-03-01 | トヨタ自動車株式会社 | 半導体装置 |
WO2021038938A1 (ja) * | 2019-08-27 | 2021-03-04 | 株式会社デンソー | 半導体装置 |
JP7167881B2 (ja) | 2019-08-27 | 2022-11-09 | 株式会社デンソー | 半導体装置 |
WO2022130788A1 (ja) * | 2020-12-18 | 2022-06-23 | 国立大学法人京都大学 | SiC半導体素子の製造方法及びSiCMOSFET |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11158511B2 (en) | Semiconductor device and power converter including a copper film with a small grain size stress relaxtion layer | |
CN107112361B (zh) | 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆 | |
JP6514338B2 (ja) | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 | |
CN107112362B (zh) | 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆 | |
JP6336055B2 (ja) | 半導体装置、半導体装置の製造方法、電力変換装置、3相モータシステム、自動車、および鉄道車両 | |
WO2019171678A1 (ja) | 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 | |
WO2020208761A1 (ja) | 半導体装置および電力変換装置 | |
US11239079B2 (en) | Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator | |
JP2018142653A (ja) | 半導体装置及びその製造方法、電力変換装置 | |
US11764270B2 (en) | Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator | |
US10217811B1 (en) | Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator | |
JP7138770B2 (ja) | 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 | |
WO2011089861A1 (ja) | 半導体装置およびその製造方法 | |
JP7047981B1 (ja) | 炭化珪素半導体装置および電力変換装置 | |
JP2018037621A (ja) | 半導体装置およびその製造方法、電力変換装置 | |
JP6273020B2 (ja) | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 | |
JP6584940B2 (ja) | 半導体装置の製造方法 | |
JP6556892B2 (ja) | 半導体装置、半導体装置の製造方法、電力変換装置、3相モータシステム、自動車、および鉄道車両 | |
WO2016038695A1 (ja) | 半導体装置、パワーモジュール、電力変換装置、および鉄道車両 | |
WO2021038787A1 (ja) | 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 | |
JP7002998B2 (ja) | 半導体装置及びその製造方法、電力変換装置、3相モータシステム、自動車、並びに鉄道車両 | |
JP6592119B2 (ja) | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 | |
JP7072148B2 (ja) | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 | |
JP7051566B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6662695B2 (ja) | 炭化ケイ素半導体装置の製造方法 |