JP2018126913A - 画像形成装置 - Google Patents

Abstract

【課題】変倍によるモアレを視覚上見えにくくするため、元画像をライン毎にシフトして変倍しても、画像全体のノイズ・レベルとして見えてしまうことのない画像処理装置を提供する。
【解決手段】変倍処理部は、コントローラの画像信号を入力して、ＰＷＭ変換して変倍処理を実施する。元画像を乱数Ｒによってライン毎にシフトして変倍した場合、出力画像のラインの書き出し位置を１−Ｒだけキャンセルする方向にずらす。これによって、位置精度が向上してモアレもノイズも少ない良好な画質が得られる。
【選択図】図２１

Description

電子写真方式のディジタル複写機など、画像調整のためにディジタル変倍する分野に関連する技術である。

電子写真方式のディジタル複写機などにおいて、画像の階調性と温度、湿度などに対する環境安定性を両立するための技術として階調データをパルス幅に変調するＰＷＭ（PulseWidthModulation）方式が多く採用される。

図１４に沿って説明する。 原稿の読み取りやコンピュータから送信された画像データを直交する主走査方向、副走査方向で処理をする（図中ａ）。 主走査方向に並ぶ１ラインの画素を副走査方向に順に取り出して、ライン単位で処理をする（図中ａ〜ｂ）。 １ライン中の画素を先頭から取り出して、主走査方向に所定の数に分割する。 分割されたデータは元の画素値（図中では２、３、１、０、．．．）に応じて黒の位置、割合を所定のテーブルに従って決定してＰＷＭデータに変換する（図中ｂ〜ｃ）。 分割された画素を以下、画素片と呼ぶ。 次に画素片に対して一定間隔ごとに画素片のコピー、または削除をする（図中ｃ〜ｄ）。 この場合、倍率Mは以下の式で表される。

一定間隔での処理に端数があるため、近似式で表している。

図５の従来例のブロック図に沿って説明すると、イメージセンサ３０９からの信号を読み取り画像処理部１０１で受け取って補正して、コントローラ１０２でメモリ１０５への書き込み、読み出し制御をして、変倍処理部１０３に入力する。 クロック発生器１０６からのクロックをＰＬＬ １０７で逓倍して、変倍処理部１０３はからのＰＷＭ方式による画素片を 高速クロックでパラレル/シリアル変換１０４で変換して、レーザー制御部４０１を介して、半導体レーザーチップ４００を駆動する。

このような２値変倍方式での誤差は、ライン毎に同一条件で処理することで視覚的に誤差が目立つことが多い。 例えば、図１５のような縞パターンが入力されたとき、1ラインずつの処理は、図１６の上の画素片の列から下の画素片の列への変換が行われる。 画像全体としては、量子化による誤差が強調され 例えば 図１７に示すような縞の幅が 位置関係で変化する、所謂 モアレなどの現象が発生する。 なお、画素片の縦横比は図１５〜２１において、図の表しやすさのため、縦が短い縮尺とした。

こうした現象を防止する技術として、ライン毎に異なる変倍のパラメータを与えて誤差を目立たなくする方法がある。 例えば、同じ図１５の入力に対して、（ａ）〜（ｅ）のライン毎にランダムに1画素片以内の移動をさせて変倍する。 図１８は（ａ）〜（ｅ）のライン毎の変倍を示し、各上段の元の画像をランダムに移動して、入力と出力の画素との位置関係をライン毎に変化させている。 このため、濃度の変化点の境界位置がばらつく一方、平均位置としては正しい値に近づいて、視覚的に量子化による誤差を目立ちにくい変倍処理ができる。 図１９は、図１８の変倍処理に対応する変倍結果の画像を示す。

また、シフトレジスタを用いたハード構成について、特開2008−149471などに提案されている。

特開2008-149471号公報

しかしながら、一方で 量子化による誤差と 元画像にランダムな移動量を加えた誤差との両方が画素片位置のバラつきになる。 図１９では、左側の縦の黒い帯の最大幅は入力画像が２画素片であったのに対して、４画素片と大幅に増えている。 また、バラつきが大きいほど、電子写真上でガサツキとして現れる。 本発明は、バラつきを出来るだけ抑えて画素の位置精度が良く、ガサツキの少ない良好な変倍処理方式を得ることを目的とするものである。

課題を解決するため、入力した画像データを所定の第1の方向に拡大、縮小して出力する画像処理装置において、入力画像を第１の方向のラインを選択するライン選択手段と、ライン単位で処理するライン処理手段があり、ライン処理手段は以下の構成を持つ。 さらに、入力画素を複数に分割した画素片の単位に分割する画素分割手段と、入力画素の画素値から画素片の値に変換する画素値変換手段と、
１つまたは複数の画素片の単位ごとに、入力、出力間の相対位置を表す位相を演算する位相演算手段と、ライン毎に位相の初期値を生成する位相初期値生成手段と、位相演算手段の出力により１つまたは複数の画素片を増減して画像を拡大、縮小する画像処理方式であって、位相初期値生成手段の出力に応じて、各ラインの出力タイミングを調整する出力タイミング調整手段によって実現する。

また、出力タイミング調整手段は画像クロックの立ち上がり、立下りの両エッジを使用することで実現する。

本発明によれば、変倍処理をしても 画素片位置のバラつきを出来るだけ抑えて モアレやガサツキのない良好な画質を得るものである。

本発明の一実施の形態に係る画像形成装置の構成を示す断面図である。 図１に示す露光部の構成を示す図である。 実施例１のブロック構成を示す図である。 実施例２のブロック構成を示す図である。 従来例のブロック構成を示す図である。 実施例の変倍処理部のページ処理のフローを示す図である。 実施例の変倍処理部のライン処理のフローを示す図である。 実施例の変倍処理部のライン処理１のフローを示す図である。 実施例の変倍処理部のライン処理２のフローを示す図である。 実施例の変倍処理部のライン処理３のフローを示す図である。 実施例のPWM変換のテーブルである。 実施例１のＤＬＬの出力クロックの位相を示すタイミング・チャートである。 実施例１のＤＬＬの入力、及び出力のクロックとデータの関係を示すタイミング・チャートである。 背景技術を説明する図 入力の画像パターン 変倍前後の画素パターン 従来の変倍後の画像パターン 従来の変倍前後の画像パターン 従来の変倍後の出力画像パターン 実施例１の変倍後の出力画像パターン 実施例１の変倍前後の画素パターン 実施例の乱数発生器のブロック図 実施例２のパラレル/シリアル変換に供給されるクロックの位相を示すタイミング・チャートである。 実施例の応用に用いる遅延素子の回路図

［実施例１］
以下、本発明を実施するための最良の形態について、図面を参照して説明する。図１は、本発明の一実施の形態に係る画像形成装置の構成を示す断面図である。

図１において、原稿給紙装置３０１の上に積載された原稿は、１枚ずつ順次原稿台ガラス３０２面上に搬送される。原稿が搬送されると、スキャナユニット３０４内のランプ３０３が点灯して原稿を照射するとともに、スキャナユニット３０４が副走査方向に移動する。原稿からの反射光は、ミラー３０５，３０６，３０７を介してレンズ３０８を通過し、イメージセンサ部３０９に入力されて画像信号に変換される。イメージセンサ部３０９で得られた画像信号は、一旦、図示しない画像メモリに記憶され、再び読み出されて露光部３１０に入力される。

露光部３１０は、入力された画像信号に応じたレーザ光を発生し、このレーザ光を感光体３１１上に照射する。これによって感光体３１１上に潜像が作られ、この潜像が、現像器３１３によって現像されて感光体３１１上にトナー像が作られる。こうした潜像やトナー像の作成タイミングと同期して、転写部材積載部３１４または３１５から転写部材が搬送され、転写部３１６において、感光体３１１上のトナー像が転写部材上に転写される。転写部材上に転写されたトナー像は、定着部３１７にて転写部材に定着され、その後、この転写部材が排紙部３１８より装置外部に排出される。

転写後の感光体３１１の表面はクリーナ３２５によって清掃され、補助帯電器３２６において除電されて良好な帯電を得られるようにされる。その後、感光体３１１上の残留電荷が前露光ランプ３２７で消去され、そして、感光体３１１の表面が１次帯電器３２８で帯電される。こうした工程を繰り返すことで、複数枚の転写部材に対する画像形成が行われる。

図２は、図１に示す露光部３１０の構成を示す図である。図２において、４０１はレーザ制御部であり、４００は半導体レーザチップである。半導体レーザチップ４００の内部には、レーザ光を発生するレーザダイオードと、発生されたレーザ光の一部を検出するＰＤセンサとが設けられる。このレーザダイオードでは、ＰＤセンサからの検出信号を用いて、発生するレーザ光の強度を一定に保持するＡＰＣ（Auto Power Control）制御が行われる。

半導体レーザチップ４００から発生されたレーザビームは、コリメータレンズ４０５及び絞り４０２によって、所定のビーム径を持ったほぼ平行な光にされ、回転多面鏡４０３に入射される。回転多面鏡４０３は、矢印４０３ａの方向に等角速度の回転を行っており、この回転に伴って、入射したレーザビームが連続的に角度を変える偏向ビームとなって反射される。偏向ビームとなった光は、ｆ−θレンズ４０４により集光作用を受ける。同時に、ｆ−θレンズ４０４は、走査の時間的な直線性を保証するような歪曲収差の補正を行う。これによって、偏向光ビームは、感光体３１１上に矢印３１１ａの方向に等速で走査される。なお、ここで使用するｆ−θレンズ４０４は、汎用の比較的精度が低く、安価なものでよい。

３０６は、回転多面鏡４０３からの反射光を検出するビームディテクトセンサ（以下「ＢＤセンサ」という）であり、ＢＤセンサ３０６からの検出信号は、回転多面鏡４０３の回転と感光体３１１上への主走査方向の潜像形成との同期をとるための同期信号として用いられる。なお、上記の画像形成装置ではレーザ制御部４０１や感光体３１１を各１つ備える構成となっているが、本発明は、複数のレーザ制御部や感光体を備える構成の画像形成装置に対しても適用されるものである。

図３は、レーザ制御部４０１へ駆動信号を供給する ディジタル回路のブロック構成を示す図である。図３において、読み取り画像処理部１０１は イメージセンサ部３０９の出力信号をランプ３０３の照射ムラやイメージセンサ部３０９自体の感度ムラなどを補正して出力する。

コントローラ１０２は画像データを圧縮して メモリ１０５に格納する。 さらに、コントローラ１０２は プリント枚数に応じて メモリ１０５に格納された画像データを読み出し、解凍して 出力する。

変倍処理部１０３は コントローラ１０２の画像信号を入力して、ＰＷＭ変換して変倍処理を実施する。 本実施例では、コントローラからの画像信号は２bitで０〜３の範囲の値を取り、PWM変換後は８bitでレーザーのＯＮ／ＯＦＦパターンを表すビット・パターン・データに変換する。 図１１にPWMの変換テーブルを示す。 画素片をビット・パターン・データの各１bitで表し、変倍処理は画素片の単位で実施する。

クロック発生器１０６は各ブロックに動作クロックを供給すると共に、ＤＬＬ１０８に逓倍の基準信号を供給する。

ＤＬＬ １０８は、クロック発生器１０６の信号を 変倍処理部１０３からの６bitの位相選択信号に従い、８逓倍すると共に 基準信号との遅延量を制御して出力し パラレル/シリアル変換１０４に供給する。 図１２は、位相選択信号と出力クロックの関係を示すタイミングチャートを示す。 位相選択信号PS＝６３の時の遅れDelayを０、出力クロック１周期Tとして、以下で表す。

パラレル/シリアル変換１０４は、変倍処理部１０３の出力信号をシリアル信号に変換して、レーザー制御部４０１に供給する。 入力クロックに同期して 入力データを受け取り、ＤＬＬ １０８から受けた高速クロックを出力クロックとして、MSBから順に１bitずつ出力する。 この時、位相選択信号により ＤＬＬ １０８を介して クロック位相を可変して、出力データのタイミングを出力クロック周期以下で微調整する。 図１３は、クロックと入力データ、及び位相選択信号が０、３２の場合の出力データのタイミングチャートを示す。

元画像を乱数Rによってシフトさせた分、出力画像を負の方向にシフトさせるので、元画像を変形せずに 出力画像をシフトして元画像に割り当てて変倍したのと等価になる。

従来例で示した図１８の変倍に当てはめると、図２１のように出力画像に１−Rだけシフトさせている。 その結果は図２０の出力画像パターンになる。

図６は変倍処理部１０３の画像処理フローを示す。 ページ処理が開始すると（１−１）、変倍処理に用いる乱数を初期化する（１−２）。 ライン毎の画像処理をしては（１−３）、次のラインの選択をして（１−４）、ページの終了まで繰り返し（１−５）、ページ処理を完了する。

図７は図６の画像処理フローのライン処理（１−３）の詳細のフローを示す。 ライン処理を開始すると（２−１）、ライン処理１（２−２）、ライン処理２（２−３）、ライン処理３（２−４）の順に実施して、１つのラインに対するライン処理を終了する。

図８は、図７の画像処理フローのライン処理１（２−２）の詳細のフローを示す。 ライン処理１を開始すると（３−１）、ライン先頭の画素を選択する（３−２）。 選択画素に対して、図１１の変換テーブルに従い 画素の分割と共に ＰＷＭ変換する（３−３）。 次の画素を選択して（３−４）、ラインの全ての画素の処理終了まで繰り返し（３−５）、ライン処理１を終了する（３−６）
図９は、図７の画像処理フローのライン処理２（２−３）の詳細のフローを示す。 ライン処理２を開始すると（４−１）、ライン毎の乱数を生成して レジスタＲに格納する（４−２）。 レジスタＲは8bitで、LSBの単位は

と定義する。 生成多項式

によって２値の乱数ｒを生成するため、図２２に示すシフト・レジスタとExor（排他的論理和）で構成されるハードウェアを乱数生成毎にクロックを駆動する。 生成した乱数ｒにより、

として擬似的な８bitの乱数を生成して、位相レジスタPに格納する。

Ｐ［７：２］の６bitを、図３における 変倍処理部１０３からＤＬＬ １０８への位相選択信号として渡す。 こうして、乱数の量に応じて、ＤＬＬ １０８、パラレル/シリアル変換１０４を介して 画像信号の出力タイミングを制御する。

ラインの先頭の画素片を選択して（４−３）、位相演算する（４−４）。 変倍の倍率M（等倍を１とする）とした時、

で、M<1の時は２の補数で定義される。 位相レジスタPは10bitでLSBの単位は

と定義する。 位相レジスタPは

により求める。 位相レジスタPの示す値が１以上か P[9:8]で判定し（４−５）、１以上ならば（P[9:8]＝１）、P[9:8]=０を実施して、注目する画素片と同じ値の画素片を出力に挿入して（４−７）、次のステップ（４−９）に進む。

位相レジスタPの示す値が１未満ならば、負の値かをP[9]で判定し（４−６）、負の値（P[9]＝１）ならば、P[9:8]=０を実施して、注目する画素片を出力から削除して（４−８）、次のステップ（４−９）に進む。
位相レジスタPの示す値が０か正の値ならば、次の画素片を選択して、（４−９）、１ラインの全ての画素片の処理が終了を判定（４−１０）した場合、ライン処理２を終了する（４−１１）。 終了していなければ、ステップ（４−４）に戻って処理を繰り返す。

図１０は、図７の画像処理フローのライン処理１（２−４）の詳細のフローを示す。 ライン処理３を開始して（５−１）、書き出し位置までウェイトする（５−２）。 ライン先頭の画素片を選択する（５−３）。

パラレル/シリアル変換１０４のパラレルのビット幅Portとして、画素片を格納するバッファbuf[Ｐｏｒｔ−１：０]をクリアして、画素片単位のオフセット量ofsでポインタｉを初期化する（５−４）。 ライン処理２で処理した画素片の値を buf[i]に格納して、ポインタiをインクリメントして（５−５）、次の画素片を選択する（５−６）。 ポインタｉ＜Port ならば、ステップ５−５に戻って繰り返し処理をする。

ポインタｉ＜Port でない、即ち bufに格納された画素片数がパラレルのビット幅Portと等しくなったら、ポインタｉを０にリセットして（５−８）、クロックの立ち上がりを待って（５−９）、bufのデータを出力して（５−１０）、次の画素片を選択する（５−１１）。 全ての画素片の処理の終了を判定して（５−１２）、終了していなければ、ステップ（５−５）に戻って、繰り返し処理を続行する。 終了を判定すれば、ライン処理３を終了する（５−１３）。

［実施例２］
実施例２の基本構成は、レーザ制御部４０１へ駆動信号を供給する ディジタル回路のブロック構成だけが異なるので、図に従い説明する。 図４において、読み取り画像処理部１０１、コントローラ１０２、メモリ１０５の動作は実施例１の図３と同様である。

変倍処理部１０３も 基本的な動作は実施例１の図３と同様だが、変倍処理部１０３の動作フローの一部である図９における ステップ４−２の時に P[7]の１bitを位相選択信号として出力する点が異なる。クロック発生器１０６は各ブロックに動作クロックを供給すると共に、ＰＬＬ１０７に逓倍の基準信号を供給する。

ＰＬＬ １０７は、クロック発生器１０６の信号を８逓倍して出力して、直接 セレクタ１１０の入力０に入力する一方、反転バッファ１０９を介して波形を反転して セレクタ１１０の入力１に入力する。 セレクタ１１０は、変倍処理部１０３からの１bitの位相選択信号が１のとき、入力０の信号を出力して、位相選択信号が０のとき、入力１の信号を出力して、パラレル/シリアル変換１０４に供給する。 図２３は、位相選択信号と出力クロックの関係を示すタイミングチャートを示す。

パラレル/シリアル変換１０４は、変倍処理部１０３の出力信号をシリアル信号に変換して、レーザー制御部４０１に供給する。 入力クロックに同期して 入力データを受け取り、ＰＬＬ １０７からセレクタ１１０を介して受けた高速クロックを出力クロックとして、MSBから順に１bitずつ出力する。

本実施例では、ＰＬＬ １０７の出力クロックの立ち上がりと立下りの両方を駆動タイミングとして用いるので、ＰＬＬ １０７の出力波形のハイ期間とロー期間のデューティー比と、反転バッファの遅延量を適切に設計することで効果を上げることができる。 また、高速クロックはＧＨｚのオーダーであるために、精度を倍にするために クロック周波数を倍にするとカスタムＩＣでの実現が技術的、コスト的に困難になる。 本実施例によれば、画素の位置精度とコストの両方を同時に満たすものである。

さらに、実施例１、２において、ＤＬＬや、クロックの反転エッジを用いてクロックを調整したが、図２４に示すような遅延バッファとセレクタの組み合わせで遅延量を調整しても良い。 また、画像データを直接遅延調整しても良い。

１０１ 読み取り画像処理部
１０２ コントローラ
１０３ 変倍処理部
１０４ パラレル/シリアル変換
１０５ メモリ
１０６ クロック発生器
１０７ ＰＬＬ
１０８ ＤＬＬ
１０９ 反転バッファ
１１０ セレクタ
３１０ 露光制御部
３１１ 感光体
４００ 半導体レーザチップ（光源）
４０１ レーザ制御部
４０３ 回転多面鏡
４０４ ｆ−θレンズ

Claims (4)

1. 画像データを少なくとも第１の方向のライン単位で変倍する（２−３） 画像処理方式であって、
   ライン毎に変倍前の画素と 変倍後の画素の位置関係を演算する 位置演算手段（４−４）と、
   少なくとも 1つ以上のラインの位置演算手段の初期値が他と異なるよう制御する 初期位置決定手段（４−２）と、
   変倍前の画素値と 位置演算手段の結果を用いて、変倍後の画素を導く 画素値決定手段（４−５〜８）とを有する画像処理方式において、
   初期位置に応じて、変倍後のラインの先頭位置を調整する 出力位置調整手段を有することを特徴とする画像処理方式。
2. 請求項１に記載の画像処理装置において、出力位置調整手段は 初期位置決定手段の 初期位置の量で制御されたＤＬＬ（DelayLockLoop）（１０８）のクロックに同期することで調整することを特徴とする画像処理装置。
3. 請求項１に記載の画像処理装置において、第１のクロック（１０７）と、
   反転関係にある第２のクロック（１０９）と、
   初期位置決定手段の 初期位置の量で 第１または第２のクロックの一方をライン毎に選択する クロック選択手段（１１０）と、
   出力位置調整手段は 選択されたクロックに同期することで調整することを特徴とする 画像処理装置。
4. 請求項１に記載の画像処理装置において、出力位置調整手段は 初期位置決定手段の 初期位置の量で 複数ある遅延素子の個数を選択して、クロック、または画像データ、または両方の遅延量を制御することを特徴とする 画像処理装置。